JPH01191473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01191473A JPH01191473A JP63014452A JP1445288A JPH01191473A JP H01191473 A JPH01191473 A JP H01191473A JP 63014452 A JP63014452 A JP 63014452A JP 1445288 A JP1445288 A JP 1445288A JP H01191473 A JPH01191473 A JP H01191473A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術に関するもので、たと
えば、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造を有するＭ Ｉ Ｓ Ｆ Ｅ Ｔ （
Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ ）の製造技術に関するものである。
えば、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ ）構造を有するＭ Ｉ Ｓ Ｆ Ｅ Ｔ （
Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ ）の製造技術に関するものである。
ＬＤＤ構造については、プレスジャーナル発行Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８７年２月号
ｐ、９４〜１００に記載されている。その概要は、■ゲ
ートをパターニングしたのち５■ｎ−イオンを注入し。
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９８７年２月号
ｐ、９４〜１００に記載されている。その概要は、■ゲ
ートをパターニングしたのち５■ｎ−イオンを注入し。
■ＣＶＤによりＳｉＯ，を堆積して全面を異方性エツチ
ングにより側壁を形成し、■ｎ＋イオンを注入するもの
である。このような技術（従来技術１）にあっては、ド
レイン近傍の電界を緩和してホットキャリアの発生を防
止するという効果を有するものとして注目されている。
ングにより側壁を形成し、■ｎ＋イオンを注入するもの
である。このような技術（従来技術１）にあっては、ド
レイン近傍の電界を緩和してホットキャリアの発生を防
止するという効果を有するものとして注目されている。
ところが、上記の技術においてはソース側においてもｎ
−領域が形成されてしまう。特にゲート下にないｎ−領
域においては、ゲートコントロールしにくく、チャネル
が反転したあともそのまま抵抗が増大したままになる。
−領域が形成されてしまう。特にゲート下にないｎ−領
域においては、ゲートコントロールしにくく、チャネル
が反転したあともそのまま抵抗が増大したままになる。
これを解決するための手段として特開昭６１−１９４７
７７号公報が知られている。その技術は、■ゲートをバ
ターニングしたのち、■ｎ−イオンを注入し、■ドレイ
ン形成領域をマスクしたのち、ソース形成領域にｎ＋イ
オンを注入し、■ＣＶＤによりＳｉｎ、を堆積して全面
を異方性エツチングにより側壁を形成し、■ソース形成
領域及びドレイン形成領域にｎ＋イオンを注入するとい
うものである（従来技術２）。
７７号公報が知られている。その技術は、■ゲートをバ
ターニングしたのち、■ｎ−イオンを注入し、■ドレイ
ン形成領域をマスクしたのち、ソース形成領域にｎ＋イ
オンを注入し、■ＣＶＤによりＳｉｎ、を堆積して全面
を異方性エツチングにより側壁を形成し、■ソース形成
領域及びドレイン形成領域にｎ＋イオンを注入するとい
うものである（従来技術２）。
ところが、このような技術では、■高濃度不純物を注入
する工程が２回必要である事、■ソース。
する工程が２回必要である事、■ソース。
ドレインの不純物濃度が異なっているため、安定した特
性が得られない等の問題点を含んでいる。
性が得られない等の問題点を含んでいる。
本発明の目的は、製造工程が簡単でスルーブツトが良く
、しかも電流駆動能力が向上した半導体装置の製造技術
を提供するものである。
、しかも電流駆動能力が向上した半導体装置の製造技術
を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面からあきらかになるであろ
う。
本明細書の記述及び添付図面からあきらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、所望のＭＩＳ型ＦＥＴ（以下、単にＦＥＴと
いう）のドレイン側ゲート側面のみに側壁を形成するも
のである。
いう）のドレイン側ゲート側面のみに側壁を形成するも
のである。
上記した手段によれば、側壁はソース側へ形成されずド
レイン側のみに形成されているので、ｎ−領域なドレイ
ン側にのみ形成でき、しかもソースとドレインを一度の
不純物の導入で同時に形成できるものである。
レイン側のみに形成されているので、ｎ−領域なドレイ
ン側にのみ形成でき、しかもソースとドレインを一度の
不純物の導入で同時に形成できるものである。
第１Ａ図〜第１Ｇ図は本発明の一実施例である半導体装
置の製造方法説明図である。以下、図面に従い・Ｎチャ
ネル型の半導体装置の場合について説明する。第１Ｂ図
に示すように、半導体基板１を用意する。この基板１と
して例えば（１００）結晶面を有するｐ型巣結晶シリコ
ン基板が用いられている。この半導体基板の所望の位置
に、オーム社発行ＬＳＩプロセス工学第１版ｐ、１５７
等で周知の選択酸化法により素子間分離のためのフィー
ルド絶縁膜（図示せず）を形成する。
置の製造方法説明図である。以下、図面に従い・Ｎチャ
ネル型の半導体装置の場合について説明する。第１Ｂ図
に示すように、半導体基板１を用意する。この基板１と
して例えば（１００）結晶面を有するｐ型巣結晶シリコ
ン基板が用いられている。この半導体基板の所望の位置
に、オーム社発行ＬＳＩプロセス工学第１版ｐ、１５７
等で周知の選択酸化法により素子間分離のためのフィー
ルド絶縁膜（図示せず）を形成する。
その後、熱酸化によりゲート絶縁膜２を形成したのち、
例えばリン処理を施した多結晶ポリシリコンからなるゲ
ート３．４を形成する（なお、ゲート３で制御されるＦ
ＥＴをＱｔ 、ゲート４で制御されるＦＥＴ’ｆｅＱｍ
とする）。そして、このゲート３．４をマスクにしてｎ
型不純物であるリン５を１０Ｉ３ｃＩＲ−２オーダのド
ーズ量でイオン注入し、第１Ｃ図に示すような第１の半
導体層６ａ〜６ｄを形成する。次に、全面にＣＶ Ｄ
（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により、例えば酸化シリコンからなる絶縁膜７を
形成したのち、この絶縁膜７上にフォトレジスト膜８を
選択的に形成する。
例えばリン処理を施した多結晶ポリシリコンからなるゲ
ート３．４を形成する（なお、ゲート３で制御されるＦ
ＥＴをＱｔ 、ゲート４で制御されるＦＥＴ’ｆｅＱｍ
とする）。そして、このゲート３．４をマスクにしてｎ
型不純物であるリン５を１０Ｉ３ｃＩＲ−２オーダのド
ーズ量でイオン注入し、第１Ｃ図に示すような第１の半
導体層６ａ〜６ｄを形成する。次に、全面にＣＶ Ｄ
（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により、例えば酸化シリコンからなる絶縁膜７を
形成したのち、この絶縁膜７上にフォトレジスト膜８を
選択的に形成する。
いま、ＭＩＳ型Ｆ Ｅ Ｔ （Ｌ 、Ｑｔのうち、選
択したＦＥ、ＴＱ、にのみＬＤＤ構造を適用し、その他
のＦＥＴＱ、にはＬＤＤ構造を適用しないものとすると
、フォトレジスト膜８はＦ Ｅ Ｔ Ｑｌのドレイン（
Ｄ）側にのみ、合わせセンターをゲート３のゲート長Ｈ
のセンターにとり、合わせマージンを考慮して形成され
ている。
択したＦＥ、ＴＱ、にのみＬＤＤ構造を適用し、その他
のＦＥＴＱ、にはＬＤＤ構造を適用しないものとすると
、フォトレジスト膜８はＦ Ｅ Ｔ Ｑｌのドレイン（
Ｄ）側にのみ、合わせセンターをゲート３のゲート長Ｈ
のセンターにとり、合わせマージンを考慮して形成され
ている。
次にこの絶縁膜７を前記フォトレジスト膜８をマスクと
してゲート絶縁膜２ヘダメニジが加わらないようにウェ
ットエツチングあるいは等方性ドライエツチングにて除
去する。なお、異方性ドライエツチングでもオーバエツ
チングすることで絶縁膜７を除去することはできるが、
オーバエツチング時のダメージが考えられるので、等方
性ドライエツチングの方が好ましい。これにより、第１
Ｄ図に示すように所望の選択したＦＥＴＱｔのドレイン
（Ｄ）側止部のみに絶縁膜７ａが残ることになる。フォ
トレジスト族８の除去後、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ ）法などの異方性エツチング
にて、ＦＥＴＱｔのドレイン（Ｄ）側にのみ側壁９を形
成する。次に、第１Ｆ図に示すようにＦＥＴＱ、はゲー
ト３及び側壁９をマスクとして、ＦＥＴＱ、はゲート４
のみをマスクとして、ｎ型不純物、例えばひ素１０をＩ
Ｑ”ｍ”−２オーダのドーズ量でイオン注入し、第１Ｇ
図のごとく高不純物濃度の第２の半導体層１１ａ〜ｌｉ
ｄを形成する。このとき、ＦＥＴＱ、のドレインにおけ
る第２の半導体層１１ｂは、側壁９によりゲート３に対
しオフセットで形成されることになるため、高不純物濃
度領域である第２の半導体層１１ｂはチャネル１２とｎ
−領域１３を介して接合することになり、濃度勾配がゆ
るやかになり電界強度が緩和することになる。次に、全
面に例えばＣＶＤ等により、例えば３．５０ＯＡの厚い
Ｓ ｉ０１膜１４を形成したのちにコンタクトホール（
図示せス）ヲ形成し、配線（導電性ポリシリコン、アル
ミニウムなど）の形成を行なう。本実施例によれば、所
望の（必要な）ＦＥＴのドレイン側にのみ側壁を形成し
、ＬＤＤ構造を適用させ、ＬＤＤ構造が不要な、例えば
ｖｔｈ （１，きい値）の変動が回路特性に影響を与え
ないゲート保護回路等に側壁を形成しない通常のＦＥＴ
構造とすることができる。また、ＬＤＤ構造はそのｎ−
領域の表面において電流集中が生じ易いため、静電破壊
耐圧が極めて悪い。従って第２図で示すごとく、バッド
１５から入力された過大電圧がそのままＦＥＴＱ、のゲ
ート１６に印加されないようにするためのゲート保護回
路１７のＦＥＴＱ、をシングルドレイン［ｉのＦＥＴと
している。
してゲート絶縁膜２ヘダメニジが加わらないようにウェ
ットエツチングあるいは等方性ドライエツチングにて除
去する。なお、異方性ドライエツチングでもオーバエツ
チングすることで絶縁膜７を除去することはできるが、
オーバエツチング時のダメージが考えられるので、等方
性ドライエツチングの方が好ましい。これにより、第１
Ｄ図に示すように所望の選択したＦＥＴＱｔのドレイン
（Ｄ）側止部のみに絶縁膜７ａが残ることになる。フォ
トレジスト族８の除去後、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ ）法などの異方性エツチング
にて、ＦＥＴＱｔのドレイン（Ｄ）側にのみ側壁９を形
成する。次に、第１Ｆ図に示すようにＦＥＴＱ、はゲー
ト３及び側壁９をマスクとして、ＦＥＴＱ、はゲート４
のみをマスクとして、ｎ型不純物、例えばひ素１０をＩ
Ｑ”ｍ”−２オーダのドーズ量でイオン注入し、第１Ｇ
図のごとく高不純物濃度の第２の半導体層１１ａ〜ｌｉ
ｄを形成する。このとき、ＦＥＴＱ、のドレインにおけ
る第２の半導体層１１ｂは、側壁９によりゲート３に対
しオフセットで形成されることになるため、高不純物濃
度領域である第２の半導体層１１ｂはチャネル１２とｎ
−領域１３を介して接合することになり、濃度勾配がゆ
るやかになり電界強度が緩和することになる。次に、全
面に例えばＣＶＤ等により、例えば３．５０ＯＡの厚い
Ｓ ｉ０１膜１４を形成したのちにコンタクトホール（
図示せス）ヲ形成し、配線（導電性ポリシリコン、アル
ミニウムなど）の形成を行なう。本実施例によれば、所
望の（必要な）ＦＥＴのドレイン側にのみ側壁を形成し
、ＬＤＤ構造を適用させ、ＬＤＤ構造が不要な、例えば
ｖｔｈ （１，きい値）の変動が回路特性に影響を与え
ないゲート保護回路等に側壁を形成しない通常のＦＥＴ
構造とすることができる。また、ＬＤＤ構造はそのｎ−
領域の表面において電流集中が生じ易いため、静電破壊
耐圧が極めて悪い。従って第２図で示すごとく、バッド
１５から入力された過大電圧がそのままＦＥＴＱ、のゲ
ート１６に印加されないようにするためのゲート保護回
路１７のＦＥＴＱ、をシングルドレイン［ｉのＦＥＴと
している。
次に、本実施例の作用効果について説明する。
（１）所望のＦＥＴのドレイン側のみに側壁を形成する
ことにより、従来技術１と異なりソース側にはｎ−領域
を形成せずシングル構造とし、ドレイン側にはｎ−領域
を形成した構造を有するＦＥＴを選択的形成できる。ま
た、従来技術２と異なり、高濃度不純物導入を１回です
むという工程簡略化を達成できるという効果が得られる
。
ことにより、従来技術１と異なりソース側にはｎ−領域
を形成せずシングル構造とし、ドレイン側にはｎ−領域
を形成した構造を有するＦＥＴを選択的形成できる。ま
た、従来技術２と異なり、高濃度不純物導入を１回です
むという工程簡略化を達成できるという効果が得られる
。
（２）従来技術１と異なり、ホットキャリアの発生を抑
制しつつソース側のｎ−領域に起因する抵抗分を低減で
きるので、電流駆動能力を同上できるという効果が得ら
れる。
制しつつソース側のｎ−領域に起因する抵抗分を低減で
きるので、電流駆動能力を同上できるという効果が得ら
れる。
（３）従来技術２と異なり、高濃度不純物導入が１回で
すむため、ソース、ドレイン両者の不純物濃度をほぼ同
一にできマージン拡大、安定した素子特性が得られ易い
という効果が得られる。
すむため、ソース、ドレイン両者の不純物濃度をほぼ同
一にできマージン拡大、安定した素子特性が得られ易い
という効果が得られる。
（４）所望のＦＥＴのドレイン側のみに側壁を形成する
だけで、回路特性に応じてＬＤＤ構造を適用したＦＥＴ
とＬＤＤ構造を適用しないシングルドレイン構造のＦＥ
Ｔを一体的に形成できるという効果が得られる。
だけで、回路特性に応じてＬＤＤ構造を適用したＦＥＴ
とＬＤＤ構造を適用しないシングルドレイン構造のＦＥ
Ｔを一体的に形成できるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、ソース及びド
レインを形成したのちに、ドレイン側の側壁を除去して
も良い。また逆にソース及びドレインを形成したのちに
ソース側にも側壁を形成し、平坦化を考慮した構造とし
ても良い。
具体的に説明したが、本発明は上記実施例に限定される
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、ソース及びド
レインを形成したのちに、ドレイン側の側壁を除去して
も良い。また逆にソース及びドレインを形成したのちに
ソース側にも側壁を形成し、平坦化を考慮した構造とし
ても良い。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、特定のＭＩＳＦＥＴのしかもドレイン側のみ
に、ｎ−領域を形成できると共に、ソース領域とドレイ
ン領域を同時に形成でき、しかも不純物濃度を一様にで
きるため、素子特性の向上及び安定化を簡単な工程で行
なえるという効果がある。
に、ｎ−領域を形成できると共に、ソース領域とドレイ
ン領域を同時に形成でき、しかも不純物濃度を一様にで
きるため、素子特性の向上及び安定化を簡単な工程で行
なえるという効果がある。
第１Ａ図〜第１Ｇ図は本発明の一実施例である半導体装
置の製造方法説明図、 第２図は本発明の一実施例を適用した回路概略図である
。 １・・・半導体基板、２・・・ゲート絶縁膜、３，４゜
１６・・・ゲート、５・・・リン、６・・・第１の半導
体層、７・・・絶縁膜、８・・・フォトレジスト、９・
・・側壁、１０・・・ひ素、１１・・・第２の半導体層
、１２・・・チャネル、１３−ｎ−領域、１４− Ｓ
ｉＯ，膜、１５・・・第１Ａ図 第１Ｂ図 第１Ｃ図 ρｌ 第１Ｄ図 第１Ｅ図 第１戸図
置の製造方法説明図、 第２図は本発明の一実施例を適用した回路概略図である
。 １・・・半導体基板、２・・・ゲート絶縁膜、３，４゜
１６・・・ゲート、５・・・リン、６・・・第１の半導
体層、７・・・絶縁膜、８・・・フォトレジスト、９・
・・側壁、１０・・・ひ素、１１・・・第２の半導体層
、１２・・・チャネル、１３−ｎ−領域、１４− Ｓ
ｉＯ，膜、１５・・・第１Ａ図 第１Ｂ図 第１Ｃ図 ρｌ 第１Ｄ図 第１Ｅ図 第１戸図
Claims (1)
- １、第１導電型の半導体基板表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上の任意の位置にゲート
を形成する工程と、前記ゲートをマスクとしてソース、
ドレイン形成領域に第２導電型の第１の半導体層を形成
する工程と、半導体基板表面全面に絶縁膜を形成する工
程と、前記絶縁膜上にホトレジストを塗布したのち、ド
レイン形成領域上であってかつその所望部分のみを残し
、前記レジストを除去する工程と、前記残ったレジスト
をマスクとして絶縁膜を除去する工程と、レジストを取
り除いたのち前記絶縁膜でゲート側面に側壁を形成する
工程と、ソース、ドレイン形成領域に第２導電量であっ
て第１の半導体層よりも高濃度な第２の半導体層からな
るソース、ドレインを形成する工程を有する半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014452A JPH01191473A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014452A JPH01191473A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191473A true JPH01191473A (ja) | 1989-08-01 |
Family
ID=11861432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014452A Pending JPH01191473A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763301A (en) * | 1993-05-20 | 1998-06-09 | Lg Semicon Co., Ltd. | Method for fabricating thin film transistors |
| US5904528A (en) * | 1997-01-17 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of forming asymmetrically doped source/drain regions |
| KR100873816B1 (ko) * | 2002-07-08 | 2008-12-11 | 매그나칩 반도체 유한회사 | 트랜지스터 제조 방법 |
-
1988
- 1988-01-27 JP JP63014452A patent/JPH01191473A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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