JPH0766296A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH0766296A JPH0766296A JP5215825A JP21582593A JPH0766296A JP H0766296 A JPH0766296 A JP H0766296A JP 5215825 A JP5215825 A JP 5215825A JP 21582593 A JP21582593 A JP 21582593A JP H0766296 A JPH0766296 A JP H0766296A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】Ｎチャネル型ＭＯＳＦＥＴとＰチャネル型ＭＯ
ＳＦＥＴとを一体的に基板に形成した相補型ＭＯＳＦＥ
Ｔにおいて、Ｐチャネル型ＭＯＳＦＥＴのゲート電極に
隣接して形成される絶縁物からなる側体の幅をＮチャネ
ル型ＭＯＳＦＥＴのゲート電極に隣接して形成される絶
縁物からなる側体の幅を薄くしたＭＩＳ型半導体装置と
その製造方法。 【効果】本発明によれば、ＮＭＯＳの電流駆動力を犠牲
にすることなく、ＰＭＯＳの短チャネル効果を避けられ
る。また、方法では、光リソグラフィー工程を増すこと
なく、最適化された相補型ＭＯＳＦＥＴを製造できる。
ＳＦＥＴとを一体的に基板に形成した相補型ＭＯＳＦＥ
Ｔにおいて、Ｐチャネル型ＭＯＳＦＥＴのゲート電極に
隣接して形成される絶縁物からなる側体の幅をＮチャネ
ル型ＭＯＳＦＥＴのゲート電極に隣接して形成される絶
縁物からなる側体の幅を薄くしたＭＩＳ型半導体装置と
その製造方法。 【効果】本発明によれば、ＮＭＯＳの電流駆動力を犠牲
にすることなく、ＰＭＯＳの短チャネル効果を避けられ
る。また、方法では、光リソグラフィー工程を増すこと
なく、最適化された相補型ＭＯＳＦＥＴを製造できる。
Description
【０００１】
【産業上の利用分野】本発明は微細化に有利なＭＩＳ型
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの微細化が進につれ短チャ
ネル効果によるソース−ドレインのパンチスルーの問題
が困難になる。この問題を解決すべく、従来、ＬＤＤ
（lightly doped drain ）構造が考案されている。この
ＬＤＤ構造とは、例えば、Ｎチャネル型ＭＯＳＦＥＴを
考えた場合、ドレイン領域及びソース領域のフィールド
酸化膜側をＮ＋層とし、同チャネル形成層側をＮ−層と
するように、ドレイン及びソースのチャネル側端部の不
純物濃度を相対的に低く設定することでドレイン電界を
緩和し、耐圧を上げ、短チャネル効果を防止しようとい
うものである。
ネル効果によるソース−ドレインのパンチスルーの問題
が困難になる。この問題を解決すべく、従来、ＬＤＤ
（lightly doped drain ）構造が考案されている。この
ＬＤＤ構造とは、例えば、Ｎチャネル型ＭＯＳＦＥＴを
考えた場合、ドレイン領域及びソース領域のフィールド
酸化膜側をＮ＋層とし、同チャネル形成層側をＮ−層と
するように、ドレイン及びソースのチャネル側端部の不
純物濃度を相対的に低く設定することでドレイン電界を
緩和し、耐圧を上げ、短チャネル効果を防止しようとい
うものである。
【０００３】図１はこのＬＤＤ構造を持つ相補型ＭＯＳ
ＦＥＴ（ＮＭＯＳ領域１２０とＰＭＯＳ領域１３０とか
らなる構造）の一般的な製造プロセスのうち、特にソー
ス及びドレイン領域となる拡散層の形成方法ならびにそ
のＬＤＤ素子構造を示すものである。サリサイド工程の
一般的な方法をＮＭＯＳの場合について示すものであ
る。
ＦＥＴ（ＮＭＯＳ領域１２０とＰＭＯＳ領域１３０とか
らなる構造）の一般的な製造プロセスのうち、特にソー
ス及びドレイン領域となる拡散層の形成方法ならびにそ
のＬＤＤ素子構造を示すものである。サリサイド工程の
一般的な方法をＮＭＯＳの場合について示すものであ
る。
【０００４】図１（ａ）に示すように、まずシリコン基
板１０１上にフィールド酸化膜による素子分離領域１０
２、Ｎウェル領域１０３、Ｐウェル領域１０４、ゲート
酸化膜１０５、ゲートポリシリコン１０６、ゲートポリ
シリコン１０６上にＳｉＯ2１０７を形成する。次に、
図１（ｂ）に示す様にＮＭＯＳ領域にＡｓを２０ＫｅＶ
の加速で１×１０14ｃｍ-2イオン注入し、またＰＭＯＳ
領域にＢＦ2 を２０ＫｅＶの加速で１×１０14ｃｍ-2イ
オン注入しＬＤＤ構造の低濃度イオン注入領域１０８、
１０９を形成する。その後、基板全面にＳｉＯ2 膜を１
００ｎｍ堆積した後、ＲＩＥ法によりＳｉＯ2 膜を１０
０ｎｍエッチングする条件で行うことにより、ゲートポ
リシリコン１０６の両側側面にＳｉＯ2 側壁１１０を１
００ｎｍの幅で形成される。更にＮＭＯＳ領域にＡｓを
４０ＫｅＶの加速で１×１０15ｃｍ-2イオン注入し、ま
たＰＭＯＳ領域にＢＦ2 を３０ＫｅＶの加速で１×１０
15ｃｍ-2イオン注入しＬＤＤ構造の高濃度イオン注入領
域１１１、１１２を形成する。その後、ＲＴＡ（Rapid
Thermal Anneal）法を１０００℃、２０秒行うことによ
りイオン注入法により導入した不純物を活性化させる。
板１０１上にフィールド酸化膜による素子分離領域１０
２、Ｎウェル領域１０３、Ｐウェル領域１０４、ゲート
酸化膜１０５、ゲートポリシリコン１０６、ゲートポリ
シリコン１０６上にＳｉＯ2１０７を形成する。次に、
図１（ｂ）に示す様にＮＭＯＳ領域にＡｓを２０ＫｅＶ
の加速で１×１０14ｃｍ-2イオン注入し、またＰＭＯＳ
領域にＢＦ2 を２０ＫｅＶの加速で１×１０14ｃｍ-2イ
オン注入しＬＤＤ構造の低濃度イオン注入領域１０８、
１０９を形成する。その後、基板全面にＳｉＯ2 膜を１
００ｎｍ堆積した後、ＲＩＥ法によりＳｉＯ2 膜を１０
０ｎｍエッチングする条件で行うことにより、ゲートポ
リシリコン１０６の両側側面にＳｉＯ2 側壁１１０を１
００ｎｍの幅で形成される。更にＮＭＯＳ領域にＡｓを
４０ＫｅＶの加速で１×１０15ｃｍ-2イオン注入し、ま
たＰＭＯＳ領域にＢＦ2 を３０ＫｅＶの加速で１×１０
15ｃｍ-2イオン注入しＬＤＤ構造の高濃度イオン注入領
域１１１、１１２を形成する。その後、ＲＴＡ（Rapid
Thermal Anneal）法を１０００℃、２０秒行うことによ
りイオン注入法により導入した不純物を活性化させる。
【０００５】このＬＤＤ構造による短チャネル効果の抑
制作用と電流駆動力は低濃度領域の幅、すなわちゲート
の両側に形成される側壁の幅に大きく依存する。側壁幅
が大きくなると短チャネル効果は抑制されるが、低濃度
領域の寄生抵抗により電流駆動力は減少する。よってＬ
ＤＤ構造を採用する場合には側壁は短チャネル効果の制
限を満たす最小の幅とすることが素子特性を考えると良
い。
制作用と電流駆動力は低濃度領域の幅、すなわちゲート
の両側に形成される側壁の幅に大きく依存する。側壁幅
が大きくなると短チャネル効果は抑制されるが、低濃度
領域の寄生抵抗により電流駆動力は減少する。よってＬ
ＤＤ構造を採用する場合には側壁は短チャネル効果の制
限を満たす最小の幅とすることが素子特性を考えると良
い。
【０００６】また、ＮＭＯＳのソース、ドレインにはＡ
ｓをイオン注入することにより形成される拡散層を用い
るが、この拡散層はＰＭＯＳのソース、ドレインに用い
られるＢＦ2 をイオン注入することにより得られる拡散
層と比較すると、その拡散係数に起因して浅く形成する
ことが可能である。よって前述したように最良の素子特
性を得ることを考えるとＮＭＯＳの側壁幅はＰＭＯＳの
それに比べ薄くなる。
ｓをイオン注入することにより形成される拡散層を用い
るが、この拡散層はＰＭＯＳのソース、ドレインに用い
られるＢＦ2 をイオン注入することにより得られる拡散
層と比較すると、その拡散係数に起因して浅く形成する
ことが可能である。よって前述したように最良の素子特
性を得ることを考えるとＮＭＯＳの側壁幅はＰＭＯＳの
それに比べ薄くなる。
【０００７】ところが、従来相補型ＭＯＳＦＥＴはＮＭ
ＯＳとＰＭＯＳにおいて同一の側壁幅を用いてきた。こ
の構造の微細化はＰＭＯＳの短チャネル効果により制限
され、またＰＭＯＳの短チャネル効果の問題を避けよう
とするとＮＭＯＳの電流駆動力を犠牲にしなければなら
ないといった問題があった。
ＯＳとＰＭＯＳにおいて同一の側壁幅を用いてきた。こ
の構造の微細化はＰＭＯＳの短チャネル効果により制限
され、またＰＭＯＳの短チャネル効果の問題を避けよう
とするとＮＭＯＳの電流駆動力を犠牲にしなければなら
ないといった問題があった。
【０００８】
【発明が解決しようとする課題】以上のことから、短チ
ャネル効果の抑制と駆動力の確保の二つの要求を同時に
満足させる新規な構造の相補型ＭＯＳＦＥＴを構成する
半導体装置と工程数の増加を伴わない製造方法を提供す
ることにある。
ャネル効果の抑制と駆動力の確保の二つの要求を同時に
満足させる新規な構造の相補型ＭＯＳＦＥＴを構成する
半導体装置と工程数の増加を伴わない製造方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明のＭＩＳ型半導体
装置の構造は、ゲート電極に隣接して形成される絶縁物
からなる側体が、Ｎチャネル型ＭＯＳＦＥＴにおいてＰ
チャネル型ＭＯＳＦＥＴと比較して相対的に薄く形成さ
れている特徴を有している。
装置の構造は、ゲート電極に隣接して形成される絶縁物
からなる側体が、Ｎチャネル型ＭＯＳＦＥＴにおいてＰ
チャネル型ＭＯＳＦＥＴと比較して相対的に薄く形成さ
れている特徴を有している。
【００１０】このような構造は次のような製造プロセス
によって形成することができる。第１の方法は、ゲート
ポリシリコンをＲＩＥ法を用いて形成したのち、基板全
面に絶縁膜を堆積し、ＲＩＥ法によりエッチングするこ
とにより、ＰＭＯＳとＮＭＯＳの双方に同一の幅の側壁
を形成する。その後ＰＭＯＳ領域のみ光リソグラフィー
によりマスクして、ＮＭＯＳ領域に側壁のみエッチング
することにより、所望の側壁幅を得ることができる。こ
の際のエッチングの手段はＲＩＥ法であっても、溶液に
よるものであってもよい。
によって形成することができる。第１の方法は、ゲート
ポリシリコンをＲＩＥ法を用いて形成したのち、基板全
面に絶縁膜を堆積し、ＲＩＥ法によりエッチングするこ
とにより、ＰＭＯＳとＮＭＯＳの双方に同一の幅の側壁
を形成する。その後ＰＭＯＳ領域のみ光リソグラフィー
によりマスクして、ＮＭＯＳ領域に側壁のみエッチング
することにより、所望の側壁幅を得ることができる。こ
の際のエッチングの手段はＲＩＥ法であっても、溶液に
よるものであってもよい。
【００１１】第２の方法は、第１の方法と同様の方法で
まず双方に同一の幅の第１の側壁を形成したのち、この
側壁の外側にさらに異なった材料により第２の側壁を形
成し、その後、ＰＭＯＳ領域のみ光リソグラフィーによ
りマスクして、ＮＭＯＳ領域の第２の側壁を選択的に除
去する。この際のエッチングの手段はＲＩＥ法であって
も、溶液による方法であってもよいが、第１の側壁のエ
ッチング速度が遅いものである必要がある。
まず双方に同一の幅の第１の側壁を形成したのち、この
側壁の外側にさらに異なった材料により第２の側壁を形
成し、その後、ＰＭＯＳ領域のみ光リソグラフィーによ
りマスクして、ＮＭＯＳ領域の第２の側壁を選択的に除
去する。この際のエッチングの手段はＲＩＥ法であって
も、溶液による方法であってもよいが、第１の側壁のエ
ッチング速度が遅いものである必要がある。
【００１２】また本発明の製造方法を用いることによ
り、ＮＭＯＳ領域の側壁のエッチングはＮＭＯＳのソー
スおよびドレインへの不純物導入に先立ち行うことによ
り、特別に光リソグラフィー工程を追加する必要はなく
工程数はエッチング工程しか増えない。
り、ＮＭＯＳ領域の側壁のエッチングはＮＭＯＳのソー
スおよびドレインへの不純物導入に先立ち行うことによ
り、特別に光リソグラフィー工程を追加する必要はなく
工程数はエッチング工程しか増えない。
【００１３】
【作用】本発明の構造によれば、微細化はＰＭＯＳの短
チャネル効果により制限されず、ＮＭＯＳの電流駆動力
を犠牲にすることなく、ＰＭＯＳの短チャネル効果の問
題を避けることができ、短チャネル効果の抑制と駆動力
の確保の二つの要求を同時に満足させることが可能とな
る。
チャネル効果により制限されず、ＮＭＯＳの電流駆動力
を犠牲にすることなく、ＰＭＯＳの短チャネル効果の問
題を避けることができ、短チャネル効果の抑制と駆動力
の確保の二つの要求を同時に満足させることが可能とな
る。
【００１４】
【実施例】以下、本発明の実施例について説明する。本
発明による半導体装置は、図１に示すように、ＮＭＯＳ
領域２２０とＰＭＯＳ領域２３０とが基板２０１に一体
に構成され、特に、ＮＭＯＳ領域２２０のゲートの側壁
２１０がＰＭＯＳ領域２３０の側壁２１１より、その幅
を薄く形成している。
発明による半導体装置は、図１に示すように、ＮＭＯＳ
領域２２０とＰＭＯＳ領域２３０とが基板２０１に一体
に構成され、特に、ＮＭＯＳ領域２２０のゲートの側壁
２１０がＰＭＯＳ領域２３０の側壁２１１より、その幅
を薄く形成している。
【００１５】本発明による半導体装置の第一実施例を図
２を参照して説明する。図２（ａ）に示すように、まず
シリコン基板３０１上にフィールド酸化膜による素子分
離領域３０２、Ｎウェル領域３０３、Ｐウェル領域３０
４、ゲート酸化膜３０５、ゲートポリシリコン３０６、
ゲートポリシリコン３０６上にＳｉＯ2３０７を形成す
る。次に図２（ｂ）に示す様にＮＭＯＳ領域３２０にＡ
ｓを２０ＫｅＶの加速で１×１０14ｃｍ-2イオン注入
し、またＰＭＯＳ領域３３０にＢＦ2 を２０ＫｅＶの加
速で１×１０14ｃｍ-2イオン注入しＬＤＤ構造の低濃度
イオン注入領域３０８、３０９を形成する。その後、基
板全面にＳｉＯ2 膜を２００ｎｍ堆積した後、ＲＩＥ法
によりＳｉＯ2 膜を２００ｎｍエッチングする条件で行
うことにより、ゲートポリシリコン３０６の両側側面に
ＳｉＯ2 側壁３１０を２００ｎｍの幅で形成される。
２を参照して説明する。図２（ａ）に示すように、まず
シリコン基板３０１上にフィールド酸化膜による素子分
離領域３０２、Ｎウェル領域３０３、Ｐウェル領域３０
４、ゲート酸化膜３０５、ゲートポリシリコン３０６、
ゲートポリシリコン３０６上にＳｉＯ2３０７を形成す
る。次に図２（ｂ）に示す様にＮＭＯＳ領域３２０にＡ
ｓを２０ＫｅＶの加速で１×１０14ｃｍ-2イオン注入
し、またＰＭＯＳ領域３３０にＢＦ2 を２０ＫｅＶの加
速で１×１０14ｃｍ-2イオン注入しＬＤＤ構造の低濃度
イオン注入領域３０８、３０９を形成する。その後、基
板全面にＳｉＯ2 膜を２００ｎｍ堆積した後、ＲＩＥ法
によりＳｉＯ2 膜を２００ｎｍエッチングする条件で行
うことにより、ゲートポリシリコン３０６の両側側面に
ＳｉＯ2 側壁３１０を２００ｎｍの幅で形成される。
【００１６】次に図２（ｃ）に示す様に、ＰＭＯＳ領域
を光リソグラフィーによりマスクしたのち、ＲＩＥ法に
よりＳｉＯ2 膜を１００ｎｍエッチングする条件で追加
エッチングを行うことにより、ＳｉＯ2 側壁３１０の幅
は１００ｎｍの側壁３１５と薄くなる。さらにこの時の
フォトレジスト３１４を除去せず、Ａｓを４０ＫｅＶの
加速で１×１０15ｃｍ-2イオン注入することによりＮＭ
ＯＳ領域のＬＤＤ構造の高濃度イオン注入領域３１１を
形成する。次に図２（ｄ）に示す様に、レジスト３１４
を除去し、さらに光リソグラフィーによりＮＭＯＳ領域
をマスクしたのち、ＢＦ2 を３０ＫｅＶの加速で１×１
０15ｃｍ-2イオン注入しＰＭＯＳ領域のＬＤＤ構造の高
濃度イオン注入領域３１２を形成する。その後、ＲＴＡ
法を１０００℃、２０秒行うことによりイオン注入法に
より導入した不純物を活性化させる。
を光リソグラフィーによりマスクしたのち、ＲＩＥ法に
よりＳｉＯ2 膜を１００ｎｍエッチングする条件で追加
エッチングを行うことにより、ＳｉＯ2 側壁３１０の幅
は１００ｎｍの側壁３１５と薄くなる。さらにこの時の
フォトレジスト３１４を除去せず、Ａｓを４０ＫｅＶの
加速で１×１０15ｃｍ-2イオン注入することによりＮＭ
ＯＳ領域のＬＤＤ構造の高濃度イオン注入領域３１１を
形成する。次に図２（ｄ）に示す様に、レジスト３１４
を除去し、さらに光リソグラフィーによりＮＭＯＳ領域
をマスクしたのち、ＢＦ2 を３０ＫｅＶの加速で１×１
０15ｃｍ-2イオン注入しＰＭＯＳ領域のＬＤＤ構造の高
濃度イオン注入領域３１２を形成する。その後、ＲＴＡ
法を１０００℃、２０秒行うことによりイオン注入法に
より導入した不純物を活性化させる。
【００１７】上記実施例においてはＮチャネル型電界効
果型トランジスタの側壁の追加エッチングはＲＩＥ法に
より行ったが、溶液によるエッチングを行ってもよい。
次に本発明による半導体装置の第二実施例を図３を参照
して説明する。
果型トランジスタの側壁の追加エッチングはＲＩＥ法に
より行ったが、溶液によるエッチングを行ってもよい。
次に本発明による半導体装置の第二実施例を図３を参照
して説明する。
【００１８】図３（ａ）に示すように、まずシリコン基
板４０１上にフィールド酸化膜による素子分離領域４０
２、Ｎウェル領域４０３、Ｐウェル領域４０４、ゲート
酸化膜４０５、ゲートポリシリコン４０６、ゲートポリ
シリコン４０６上にＳｉＯ2４０７を形成する。次に図
３（ｂ）に示す様にＮＭＯＳ領域４２０にＡｓを２０Ｋ
ｅＶの加速で１×１０14ｃｍ-2イオン注入し、またＰＭ
ＯＳ領域４３０にＢＦ2 を２０ＫｅＶの加速で１×１０
14ｃｍ-2イオン注入しＬＤＤ構造の低濃度イオン注入領
域４０８、４０９を形成する。
板４０１上にフィールド酸化膜による素子分離領域４０
２、Ｎウェル領域４０３、Ｐウェル領域４０４、ゲート
酸化膜４０５、ゲートポリシリコン４０６、ゲートポリ
シリコン４０６上にＳｉＯ2４０７を形成する。次に図
３（ｂ）に示す様にＮＭＯＳ領域４２０にＡｓを２０Ｋ
ｅＶの加速で１×１０14ｃｍ-2イオン注入し、またＰＭ
ＯＳ領域４３０にＢＦ2 を２０ＫｅＶの加速で１×１０
14ｃｍ-2イオン注入しＬＤＤ構造の低濃度イオン注入領
域４０８、４０９を形成する。
【００１９】その後、基板全面にＳｉＮ膜を１００ｎｍ
堆積した後、ＲＩＥ法によりＳｉＮ膜を１００ｎｍエッ
チングする条件で行うことにより、ゲートポリシリコン
４０６の両側側面にＳｉＮ側壁４１０を１００ｎｍの幅
で形成される。次に図３（ｃ）に示す様に、基板全面に
ＳｉＯ2 膜を１００ｎｍ堆積した後、ＲＩＥ法によりＳ
ｉＯ2 膜を１００ｎｍエッチングする条件でエッチング
を行うことにより、ＳｉＮ側壁４１０の外側に幅１００
ｎｍのＳｉＯ2 側壁４１１が形成される。次に図３
（ｄ）に示す様に、ＰＭＯＳ領域を光リソグラフィーに
よりマスクしたのち、ＲＩＥ法によりＳｉＯ2 膜を１０
０ｎｍエッチングする条件で追加エッチングを行うこと
により、ＮＭＯＳ領域のＳｉＯ2 側壁４１１は除去され
る。さらにこの時のフォトレジスト４１４を除去せず、
Ａｓを４０ＫｅＶの加速で１×１０15ｃｍ-2イオン注入
することによりＮＭＯＳ領域のＬＤＤ構造の高濃度イオ
ン注入領域４１２を形成する。
堆積した後、ＲＩＥ法によりＳｉＮ膜を１００ｎｍエッ
チングする条件で行うことにより、ゲートポリシリコン
４０６の両側側面にＳｉＮ側壁４１０を１００ｎｍの幅
で形成される。次に図３（ｃ）に示す様に、基板全面に
ＳｉＯ2 膜を１００ｎｍ堆積した後、ＲＩＥ法によりＳ
ｉＯ2 膜を１００ｎｍエッチングする条件でエッチング
を行うことにより、ＳｉＮ側壁４１０の外側に幅１００
ｎｍのＳｉＯ2 側壁４１１が形成される。次に図３
（ｄ）に示す様に、ＰＭＯＳ領域を光リソグラフィーに
よりマスクしたのち、ＲＩＥ法によりＳｉＯ2 膜を１０
０ｎｍエッチングする条件で追加エッチングを行うこと
により、ＮＭＯＳ領域のＳｉＯ2 側壁４１１は除去され
る。さらにこの時のフォトレジスト４１４を除去せず、
Ａｓを４０ＫｅＶの加速で１×１０15ｃｍ-2イオン注入
することによりＮＭＯＳ領域のＬＤＤ構造の高濃度イオ
ン注入領域４１２を形成する。
【００２０】次に図３（ｅ）に示す様に、レジスト４１
４を除去し、さらに光リソグラフィーによりＮＭＯＳ領
域をマスクしたのち、ＢＦ2 を３０ＫｅＶの加速で１×
１０15ｃｍ-2イオン注入しＰＭＯＳ領域のＬＤＤ構造の
高濃度イオン注入領域４１３を形成する。その後、ＲＴ
Ａ法を１０００℃、２０秒行うことによりイオン注入法
により導入した不純物を活性化させる。上記実施例にお
いてはＮチャネル型電界効果型トランジスタのＳｉＯ2
側壁の除去はＲＩＥ法により行ったが、溶液によるエッ
チングを行ってもよい。
４を除去し、さらに光リソグラフィーによりＮＭＯＳ領
域をマスクしたのち、ＢＦ2 を３０ＫｅＶの加速で１×
１０15ｃｍ-2イオン注入しＰＭＯＳ領域のＬＤＤ構造の
高濃度イオン注入領域４１３を形成する。その後、ＲＴ
Ａ法を１０００℃、２０秒行うことによりイオン注入法
により導入した不純物を活性化させる。上記実施例にお
いてはＮチャネル型電界効果型トランジスタのＳｉＯ2
側壁の除去はＲＩＥ法により行ったが、溶液によるエッ
チングを行ってもよい。
【００２１】
【発明の効果】以上説明したように本発明によれば、本
発明の構造によれば、ＮＭＯＳの側壁幅をＰＭＯＳの側
壁幅より薄くすることにより、ＮＭＯＳの電流駆動力を
犠牲にすることなく、ＰＭＯＳの短チャネル効果の問題
を避けることができ、それぞれ最適化されたＰＭＯＳと
ＮＭＯＳからなる相補型ＭＯＳＦＥＴを得ることができ
る。また本発明の製造方法によれば光リソグラフィー工
程を増やすことなく形成することが可能となる。
発明の構造によれば、ＮＭＯＳの側壁幅をＰＭＯＳの側
壁幅より薄くすることにより、ＮＭＯＳの電流駆動力を
犠牲にすることなく、ＰＭＯＳの短チャネル効果の問題
を避けることができ、それぞれ最適化されたＰＭＯＳと
ＮＭＯＳからなる相補型ＭＯＳＦＥＴを得ることができ
る。また本発明の製造方法によれば光リソグラフィー工
程を増やすことなく形成することが可能となる。
【図１】 本発明の半導体装置を示す断面図。
【図２】 本発明のＭＯＳＦＥＴ製造プロセスの第１の
例を示す工程別概念図。
例を示す工程別概念図。
【図３】 本発明のＭＯＳＦＥＴ製造プロセスの第２の
例を示す工程別概念図。
例を示す工程別概念図。
【図４】 従来のＭＯＳＦＥＴの製造工程の一例を示す
工程別断面図。
工程別断面図。
２０１…基板 ２１０，２１１…側壁 ２２０…ＮＭＯ
Ｓ領域 ２３０…ＰＭＯＳ領域 ３０１，４０１…半導体基板 ３０２，４０２…素子分離領域 ３０３，４０３…Ｎウ
ェル ３０４，４０４…Ｐウェル ３０５，４０５…ゲート酸
化膜 ３０６，４０６…多結晶シリコン ３０７，４０７…Ｓ
ｉＯ2 膜 ３０８，４０８…Ｎ型低濃度不純物層 ３０９，４０９
…Ｐ型低濃度不純物層 ３１０，４１１…ＳｉＯ2 側壁 ３１１，４１２…Ｎ型
高濃度不純物層 ３１２，４１３…Ｐ型高濃度不純物層 ４１０…ＳｉＮ
側壁
Ｓ領域 ２３０…ＰＭＯＳ領域 ３０１，４０１…半導体基板 ３０２，４０２…素子分離領域 ３０３，４０３…Ｎウ
ェル ３０４，４０４…Ｐウェル ３０５，４０５…ゲート酸
化膜 ３０６，４０６…多結晶シリコン ３０７，４０７…Ｓ
ｉＯ2 膜 ３０８，４０８…Ｎ型低濃度不純物層 ３０９，４０９
…Ｐ型低濃度不純物層 ３１０，４１１…ＳｉＯ2 側壁 ３１１，４１２…Ｎ型
高濃度不純物層 ３１２，４１３…Ｐ型高濃度不純物層 ４１０…ＳｉＮ
側壁
Claims (2)
- 【請求項１】Ｎチャネル型ＭＯＳＦＥＴとＰチャネル型
ＭＯＳＦＥＴからなる相補型ＭＯＳＦＥＴについて、ゲ
ート電極に隣接して形成される絶縁物からなる側体が、
Ｐチャネル型ＭＯＳＦＥＴと比較して、Ｎチャネル型Ｍ
ＯＳＦＥＴにおいて相対的に薄く形成されることを特徴
とするＭＩＳ型半導体装置。 - 【請求項２】Ｎチャネル型ＭＯＳＦＥＴとＰチャネル型
ＭＯＳＦＥＴからなる相補型ＭＯＳＦＥＴにおいて、前
記Ｎチャネル型ＭＯＳＦＥＴと前記Ｐチャネル型ＭＯＳ
ＦＥＴとのゲート電極の両側に、絶縁物からなる側体を
同じ幅で形成した後、Ｎチャネル型ＭＯＳＦＥＴのソー
スおよびドレイン領域への不純物の導入に先だって、エ
ッチングを行うことにより、Ｎチャネル型ＭＯＳＦＥＴ
の前記側体の幅を薄くして形成することを特徴とするＭ
ＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215825A JPH0766296A (ja) | 1993-08-31 | 1993-08-31 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215825A JPH0766296A (ja) | 1993-08-31 | 1993-08-31 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766296A true JPH0766296A (ja) | 1995-03-10 |
Family
ID=16678888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215825A Pending JPH0766296A (ja) | 1993-08-31 | 1993-08-31 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766296A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (fr) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Dispositif a semi-conducteur |
| JP2008300505A (ja) * | 2007-05-30 | 2008-12-11 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7528406B2 (en) * | 1994-05-26 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
| US7572692B2 (en) | 2003-12-02 | 2009-08-11 | International Business Machines Corporation | Complementary transistors having different source and drain extension spacing controlled by different spacer sizes |
-
1993
- 1993-08-31 JP JP5215825A patent/JPH0766296A/ja active Pending
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| US7528406B2 (en) * | 1994-05-26 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method of fabricating same |
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| US7572692B2 (en) | 2003-12-02 | 2009-08-11 | International Business Machines Corporation | Complementary transistors having different source and drain extension spacing controlled by different spacer sizes |
| JP2008300505A (ja) * | 2007-05-30 | 2008-12-11 | Renesas Technology Corp | 半導体装置の製造方法 |
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