JPS6057971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6057971A JPS6057971A JP16515383A JP16515383A JPS6057971A JP S6057971 A JPS6057971 A JP S6057971A JP 16515383 A JP16515383 A JP 16515383A JP 16515383 A JP16515383 A JP 16515383A JP S6057971 A JPS6057971 A JP S6057971A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ＭＯ８型半導体装置の製造方法に関する。
従来よシ半導体装置の高密度・高集積・高速化に伴い、
ＭＯ８型トランジスタの微細化がなされている。このよ
うな微細ＭＯ８型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい値のシフトや、相補型半導体装置における
ラップアップ現象を招く恐れがあり、半導体装置の信頼
性を低下させる。
ＭＯ８型トランジスタの微細化がなされている。このよ
うな微細ＭＯ８型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい値のシフトや、相補型半導体装置における
ラップアップ現象を招く恐れがあり、半導体装置の信頼
性を低下させる。
従来、これらの対策としては、トランジスタのソース・
ドレイン近傍を低濃度拡散層とするＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、Ｇｒａｄｅｄ
Ｊｕｎｃｔｉｏｎ構造のトランジスタが提案されている
。
ドレイン近傍を低濃度拡散層とするＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、Ｇｒａｄｅｄ
Ｊｕｎｃｔｉｏｎ構造のトランジスタが提案されている
。
Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のトランジスタは
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠点がある
。ＬＤＤ構造のトランジスタは上記の欠点を抑制し、微
細ＭＯ８型トランジスタに適するものと言えるが、高濃
度ソース・ドレイン領域とゲート電極の領域とが重なり
合わないオフセットゲート構造となっている為、寄生抵
抗によりトランジスタの駆動能力（ｆｍ）が低下する。
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠点がある
。ＬＤＤ構造のトランジスタは上記の欠点を抑制し、微
細ＭＯ８型トランジスタに適するものと言えるが、高濃
度ソース・ドレイン領域とゲート電極の領域とが重なり
合わないオフセットゲート構造となっている為、寄生抵
抗によりトランジスタの駆動能力（ｆｍ）が低下する。
特にソース側でのゲート電極とのオフセット構造はドレ
イン近傍での電界集中を緩和する墨に何ら効果をもたさ
ず駆動能力ｙｍの低下だけをもたらしている。
イン近傍での電界集中を緩和する墨に何ら効果をもたさ
ず駆動能力ｙｍの低下だけをもたらしている。
この発明は、上述した従来装置の欠点を改良したもので
高密度・高集積・高速化が可能で、しかも信頼性の高い
半導体装置を製造する方法を提供することを目的とする
。
高密度・高集積・高速化が可能で、しかも信頼性の高い
半導体装置を製造する方法を提供することを目的とする
。
この発明は、ゲート電極を形成した後ゲート電極と自己
整合で低濃度不純物を導入し、低濃度拡散層を形成する
工程、その後絶縁膜又は導電膜を被着した後レジストを
塗布し、ソース又はドレインのいずれか一方を露出する
ようにパターニングした後レジストをマスクとして該絶
縁膜又は導電膜を除去し、レジストを除去する工程、更
にＲ・ＩＥを行なうことによυ、ソース・ドレインのい
ずれか一方のケ′−ト側壁に該膜を残す工程、その後高
濃度不純物をゲートとゲート側壁の該膜をマスクとして
導入することにより、高濃度拡散層を形成することを％
徴とする半導体装置の製造方法である。
整合で低濃度不純物を導入し、低濃度拡散層を形成する
工程、その後絶縁膜又は導電膜を被着した後レジストを
塗布し、ソース又はドレインのいずれか一方を露出する
ようにパターニングした後レジストをマスクとして該絶
縁膜又は導電膜を除去し、レジストを除去する工程、更
にＲ・ＩＥを行なうことによυ、ソース・ドレインのい
ずれか一方のケ′−ト側壁に該膜を残す工程、その後高
濃度不純物をゲートとゲート側壁の該膜をマスクとして
導入することにより、高濃度拡散層を形成することを％
徴とする半導体装置の製造方法である。
この発明を用いることにより、ドレイン側での拡散層領
域はゲート近傍では低濃度となり、従来のＬＤＩＩ）構
造のトランジスタと同様ドレイン側での電界集中を緩和
することが可能となり、ホットエレクトロンによるしき
い値のシフトや基板電流ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層が
形成される為、従来のＬｌ）Ｄｉ造のトランジスタと比
較して寄生抵抗は低減でき、駆動能力ｙｍの低下が抑制
される。従って高密度・高集積・高速化が可能でしかも
信頼性の高い半導体装置が可能となる。
域はゲート近傍では低濃度となり、従来のＬＤＩＩ）構
造のトランジスタと同様ドレイン側での電界集中を緩和
することが可能となり、ホットエレクトロンによるしき
い値のシフトや基板電流ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層が
形成される為、従来のＬｌ）Ｄｉ造のトランジスタと比
較して寄生抵抗は低減でき、駆動能力ｙｍの低下が抑制
される。従って高密度・高集積・高速化が可能でしかも
信頼性の高い半導体装置が可能となる。
発明の実施例として、ＮチャネルＭＯ８）ランジスタに
ついて本発明を適合した場合について述べる。まず第１
図に示すようにＰ型基板１にゲート酸化膜２・ゲート１
極を形成した稜、燐を２×１０ ｃｍ のドーズ量、イ
オン注入し、低濃度拡散層４を形成する。次に第２図に
示すように窒化膜を被着した後レジスト６を塗布し、ソ
ース領域及びゲート領域のソース近傍のレジストを除去
する。次にレジスト６をマスクとして０ＤＥ（ケミカル
ドライエツチング）により窒化膜５を除去し、レジスト
６を除去すると第３図に示すようになる。
ついて本発明を適合した場合について述べる。まず第１
図に示すようにＰ型基板１にゲート酸化膜２・ゲート１
極を形成した稜、燐を２×１０ ｃｍ のドーズ量、イ
オン注入し、低濃度拡散層４を形成する。次に第２図に
示すように窒化膜を被着した後レジスト６を塗布し、ソ
ース領域及びゲート領域のソース近傍のレジストを除去
する。次にレジスト６をマスクとして０ＤＥ（ケミカル
ドライエツチング）により窒化膜５を除去し、レジスト
６を除去すると第３図に示すようになる。
更にＲ，Ｉ Ｅ （リアクティブ、イオン、エツチング
）を行なうとゲート側壁部分にだけ窒化膜５が残る。
）を行なうとゲート側壁部分にだけ窒化膜５が残る。
次にゲート電極３と窒化膜５をマスクとして砒素ヲ５Ｘ
１０ ｆｆｉ のドーズ景、イオン注入すると、第４図
に示す様にソース側は高濃度拡散層、ドレイン側はゲー
ト近傍は低濃度拡散層、ゲートより少し離れたところは
高濃度拡散層となる。次に第５図に示すように０ＶＤＳ
ｉＯ，８を被着した後コンタクト開孔を行々い、Ａｌ配
線をバターニングしてゲート配線９．ソース配線１０．
ドレイン配線１１を形成する。
１０ ｆｆｉ のドーズ景、イオン注入すると、第４図
に示す様にソース側は高濃度拡散層、ドレイン側はゲー
ト近傍は低濃度拡散層、ゲートより少し離れたところは
高濃度拡散層となる。次に第５図に示すように０ＶＤＳ
ｉＯ，８を被着した後コンタクト開孔を行々い、Ａｌ配
線をバターニングしてゲート配線９．ソース配線１０．
ドレイン配線１１を形成する。
尚、ここではゲート側壁へ被着した窒化膜５は残ったま
まであるが、第４図で高濃度不純物イオン注入を行なっ
た後除去してもよい。
まであるが、第４図で高濃度不純物イオン注入を行なっ
た後除去してもよい。
第１図、第２図、第３図、第４図及び第５図は本発明の
実施例の断面図である。 図において、 １・・・Ｐ型基板、２・・・酸化膜、３・・・多結晶シ
リコン、・４・・・低濃度拡散層、５・・・窒化膜、６
・・・レジスト、７・・・高濃度拡散層、８・・・０Ｖ
Ｄ８ ｉ ０．．９，１０゜１１・・・Ａ１０
実施例の断面図である。 図において、 １・・・Ｐ型基板、２・・・酸化膜、３・・・多結晶シ
リコン、・４・・・低濃度拡散層、５・・・窒化膜、６
・・・レジスト、７・・・高濃度拡散層、８・・・０Ｖ
Ｄ８ ｉ ０．．９，１０゜１１・・・Ａ１０
Claims (1)
- ゲート電極形成後、ゲート電極と自己整合的に低濃度不
純物を導入して低濃度拡散層を形成する工程、その後、
絶縁膜又は導電膜を被着した後レジストを塗布し、ソー
ス又はドレインのいずれか一方を露出するようにパター
ニングした後、レジストをマスクとして前記絶縁膜又は
導電膜を除去し、レジストを除去する工程、更に）ＬＩ
Ｅを行なうことによシ、ソース・ドレインのいずれか一
方のゲート側壁に前記膜を残す工程、その後、高濃度不
純物をゲート電極とゲート側壁の前記膜をマスクとして
導入することによシ高濃度拡散層を形成する工程、を具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515383A JPS6057971A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515383A JPS6057971A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057971A true JPS6057971A (ja) | 1985-04-03 |
Family
ID=15806877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16515383A Pending JPS6057971A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256670A (ja) * | 1985-05-08 | 1986-11-14 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS62104169A (ja) * | 1985-10-31 | 1987-05-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
-
1983
- 1983-09-09 JP JP16515383A patent/JPS6057971A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256670A (ja) * | 1985-05-08 | 1986-11-14 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS62104169A (ja) * | 1985-10-31 | 1987-05-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
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