JP3095564B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は微細化に有利な半導体装
置に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの微細化が進むにつれ短チ
ャネル効果によるドレイン−ソースのパンチスルーの問
題が困難になる。この問題を解決すべく、従来、ＬＤＤ
(lightly doped drain-source)構造が考案されている。
このＬＤＤ構造とは、直訳すれば軽度のドープのドレイ
ン−ソースであり、例えば、ｎｃｈＭＯＳを考えた場
合、ドレイン領域およびソース領域のフィールド酸化膜
側をｎ+ 層とし、同チャネル形成層側をｎ- 層とするよ
うに、ドレインおよびソースのチャネル側端部の不純物
濃度を相対的に低く設定することでドレイン電界を緩和
し、耐圧を上げ、短チャネル効果によるドレイン−ソー
スのパンチスルーを防止しようというものである。
【０００３】図６５は、このＬＤＤ構造を持つＭＯＳＦ
ＥＴの一般的な製造プロセスのうち、特にソースおよび
ドレイン領域となる拡散層の形成法ならびにそのＬＤＤ
素子構造を示すものである。
【０００４】この図において、まず、シリコン基板７０
１にウェル用のイオン注入を行い、その後、その注入不
純物の引伸し拡散を行うことによりウェルを形成し、続
いて、寄生チャネル防止用のイオン注入を行う。その
後、基板７０１表面に選択酸化を施してフィールド酸化
膜７０２を形成し、素子領域の分離を行う。次いで、基
板７０１上における酸化膜７０２で囲まれる領域全面に
熱酸化によるゲート電極材酸化膜を形成し、続いて、そ
の酸化膜表面全面にゲート電極材多結晶シリコン膜をＬ
ＰＣＶＤ法を用いて２０００オングストロームだけ形成
する。そして、そのゲート電極材となる多結晶シリコン
膜上に、光リソグラフィによってフォトレジストのマス
クを形成し、ＲＩＥ法によりゲート電極材酸化膜、同多
結晶シリコン膜をパターニングし、ゲート酸化膜７０３
および多結晶シリコン膜７０４からなるゲート電極を形
成する（図６５（ａ））。
【０００５】次に、例えば、ｐＭＯＳであれば、不純物
ＢＦ2 + のイオン７０５注入を、低ドーズ量（１×１０
13ｃｍ-2程度）、加速電圧３０ｋｅＶ程度の条件で行う
（図６５（ｂ））。図中、符号７０６は、そのイオン注
入により形成された、ソースとなる低濃度イオン注入領
域、符号７０７は同じくドレインとなる低濃度イオン注
入領域である。
【０００６】その後、基板７０１全面にシリコン酸化膜
１０００オングストローム程度をＬＰＣＶＤ法により堆
積し、続いてＲＩＥ法を行うことにより、ゲート電極の
側面に側壁状の酸化膜７０８，７０９を残す。さらに、
不純物ＢＦ2 + のイオン注入を、今度は通常１×１０15
ｃｍ-2以上の高いドーズで且つ３０ｋｅＶ程度の加速電
圧で行う（図６５（ｃ））。これにより、基板７０１上
のソースとなる部分には高濃度イオン注入領域７１０が
形成され、同じくドレインとなる部分には高濃度イオン
注入領域７１１が形成される。
【０００７】そして、ＲＴＡ（Rapid Thermal Annealin
g）法を１０００℃、２０秒で行い、各イオン注入領域
７１０，７１１の表面部にサリサイド（SALICIDE:Self
Align Silicide）工程によって金属シリサイド膜７１
４，７１５を形成することにより、不純物の活性化を行
い、高濃度拡散層７１６および低濃度拡散層７１７から
なるソース領域と、高濃度拡散領域７１８および低濃度
拡散層７１９からなるドレイン領域とを形成する。これ
により、ゲート酸化膜７０３下方のチャネル形成領域両
側においてキャリア濃度が低く、基板７０１のキャリア
濃度と一致する深さが浅いＬＤＤ構造が形成されること
となる（図６５（ｄ））。
【０００８】ところで、このＬＤＤ構造は、前述したよ
うに短チャネル効果の抑制というメリットがあるもの
の、ドレイン、ソースのチャネル側を低濃度にすること
から、その分だけソース、ドレイン間抵抗が増加し、電
流駆動能力が落ちるという問題がある。そのため、電源
電圧仕様に関連して短チャネル効果が素子の信頼性とい
う意味でそれほど問題にならない場合は、このＬＤＤ構
造を採用しない場合もあった。
【０００９】けれども、このＬＤＤ構造による短チャネ
ル効果の抑制作用はＭＯＳＦＥＴの微細化にとって非常
に有用と考えられる。そこで、このＬＤＤ構造の最適な
態様（構造、不純物プロファイル等）を探索するという
意味もあって、このＬＤＤ構造の最適化を検討するシミ
ュレーションを行った。
【００１０】その結果、ソース・ドレインの低ドーズの
イオン注入による層が高ドーズのイオン注入による層に
完全に覆われた素子構造が短チャネル効果の抑制と駆動
力の確保とに関する制限要因を最もよく満たすという結
果が得られた。
【００１１】しかし、このような構造になると、低ドー
ズのイオン注入の効果は高ドーズのイオン注入による層
に対して無視できる程度のものとなり、実際には、この
シミュレーションの結果は実効チャネル長を維持するよ
うにゲートの外側に側壁を付けてイオン注入を行うとい
うコンベンショナルなシングル・ドレイン構造がＬＤＤ
構造よりも微細素子において適していることを示唆する
ものとなった。
【００１２】この結果に従えば、ＬＤＤ構造の採用は、
あまり意味をなさないことになり、結局、シングル・ド
レイン構造が推奨されることとなる。
【００１３】しかし、この構造の場合には、側壁の下の
領域においてキャリア濃度が低いため、高抵抗となって
しまい、その抵抗が全体の寄生抵抗において大きな割合
を持つので、そのまま採用し難い。
【００１４】そこで、ゲート両側に側壁を設けることな
く浅い高濃度のキャリヤの存在する領域を形成すること
が考えられる。しかし、コンタクト抵抗はスケーリング
されないために不可欠となるサリサイド工程により、基
板上に形成される金属膜中の金属に対する組成比のＳｉ
が消費され、拡散層が浅くされることにより、金属シリ
サイド膜と基板との界面におけるキャリヤ濃度の減少に
よるコンタクト抵抗の増大及び電極・ソース／ドレイン
拡散層の界面とソース／ドレイン拡散層・基板のｐｎ接
合との距離の減少から、リーク電流の増大が懸念され、
拡散層の深さ（浅くする程度）は制限されてしまう。
【００１５】
【発明が解決しようとする課題】以上のことから、短チ
ャネル効果の抑制と駆動力の確保との両観点から浅く高
濃度の拡散層と、サリサイド工程を考慮したときの、あ
る程度の深さが必要とされる拡散層とを配させることが
必要である。
【００１６】本発明は、上記課題に鑑みてなされたもの
で、その目的とするところは、短チャネル効果の抑制と
駆動力の確保との二つの要求を同時に満足させる新規な
構造のＭＯＳＦＥＴを構成する半導体装置を提供するこ
とにある。
【００１７】
【課題を解決するための手段】第１の発明のＭＩＳ型半
導体装置は、第１導電型の半導体基板上における素子分
離領域によって囲まれる領域上に形成されたゲート電極
と、上記半導体基板内の上記ゲート電極直下の領域によ
り構成されるチャネル形成領域と、上記素子分離領域と
上記チャネル形成領域との間の上記半導体基板内に形成
された第２導電型のソース領域及びドレイン領域とを具
備し、上記ソース領域及びドレイン領域はそれぞれ、上
記チャネル形成領域を挟持するように上記半導体基板内
に形成された第２導電型不純物拡散領域からなる第１の
拡散層と、該第１の拡散層と前記チャネル形成領域との
間に位置し、上記第１の拡散層よりも浅く形成されると
ともに、キャリアの深さ方向分布が、ピークにおいて５
×１０ 18 ｃｍ -3 以上であって、かつ０．０４μｍ以下の
深さにおいて上記半導体基板のキャリア濃度と一致する
プロファイルを有する第２導電型不純物拡散領域からな
る第２の拡散層とを備えている。
【００１８】すなわち、本発明のＭＩＳ型半導体装置に
おけるソースおよびドレインとなる不純物拡散層の構造
はサリサイドを行う際にリーク電流とコンタクト抵抗の
制限を満たすような拡散層（第１の拡散層）と、短チャ
ネル効果を避けるように側壁を用いて形成した場合、側
壁の下の高抵抗領域を低抵抗化するため、その領域に高
濃度のチャリアが存在する、短チャネル効果を避けるよ
うな浅い拡散層（第２の拡散層）を有し、特にこの第２
の拡散層のキャリアの深さ方向の分布プロファイルに特
徴を有している（図１参照）。
【００１９】このような構造は次のような製造プロセス
によって形成することができる。
【００２０】第１の方法は、第１導電型の半導体基板上
における素子分離領域で囲まれる領域上にゲート電極を
形成する工程と、このゲート電極の両側に絶縁膜側壁を
形成する工程と、上記半導体基板全面に向けて第２導電
型の不純物イオンをドース量３×１０15ｃｍ-2、加速エ
ネルギ３０ｋｅＶで注入する工程と、ＲＴＡ法（１００
０℃、２０秒）を用いてその注入イオンの活性化を行う
ことにより、それぞれソースないしはドレインとなる二
つの第１の拡散層を形成する工程と、これら二つの第１
拡散層各々の表面部に、ソース電極ないしはドレイン電
極となる金属シリサイド膜をサリサイド工程により形成
する工程と、上記ゲート電極の両側から上記絶縁膜側壁
を取除く工程と、上記半導体基板上に上記第２導電型の
不純物イオンをドーズ量３×１０15ｃｍ-2、加速エネル
ギ３０ｋｅＶで注入する工程と、第２導電型の不純物を
１×１０15ｃｍ-2以上のドーズ量でイオン注入すること
により、半導体基板表面から不純物プロファイルに比べ
浅い領域のみアモルファス化し、５００℃以上７５０℃
以下の温度で、かつそのアモルファス化された領域の固
相成長による結晶化とこの第２導電型不純物の拡散によ
るキャリアプロファイルへの影響との関連で決定される
時間のアニールを行うことにより、上記半導体基板内に
おける上記第１の拡散層各々のチャネル形成領域側に、
この第１の拡散層よりも浅く、かつピークにおいて５×
１０18ｃｍ-3以上であって、かつ０．０４μｍ以下の深
さにおいて上記半導体基板のキャリア濃度と一致するプ
ロファイルを持つ第２の拡散層を形成する工程とを含む
ことを特徴とするものである。
【００２１】第２の方法は、第１導電型の半導体基板上
における素子分離領域により囲まれる領域上にゲート電
極を形成する工程と、上記ゲート電極の両側に第２導電
型不純物を含有する絶縁膜側壁を形成する工程と、上記
半導体基板全面に向けて第２導電型の不純物イオンをド
ーズ量３×１０15ｃｍ-2、加速エネルギ３０ｋｅＶで注
入する工程と、ＲＴＡ法（１０００℃、２０秒）を用い
てその注入不純物イオンを活性化させることにより、そ
れぞれソースないしはドレインとなる二つの第１の拡散
層を形成すると同時に、上記絶縁膜側壁に含有される第
２導電型の不純物を半導体基板内へ拡散させることによ
り、半導体基板内における上記第１の拡散層各々のチャ
ネル形成領域側に、この第１の拡散層よりも浅く、かつ
ピークにおいて５×１０18ｃｍ-3以上であって、かつ
０．０４μｍ以下の深さにおいて上記半導体基板のキャ
リア濃度と一致するプロファイルを持つ第２の拡散層を
形成する工程と、二つの第１拡散層各々の表面部に、ソ
ース電極ないしはドレイン電極となる金属シリサイド膜
をサリサイド処理により形成する工程とを含むことを特
徴としている。
【００２２】第３の方法は、第１導電型の半導体基板上
における素子分離領域により囲まれる領域上にゲート電
極を形成する工程と、上記半導体基板上の全面にシリケ
ート絶縁膜を形成する工程と、上記シリケート絶縁膜の
上記ゲート電極の側部に存在する部分以外の部分のみ通
過する加速エネルギーで上記半導体基板に向けて第２導
電型の不純物イオンを注入する工程と、熱処理によって
ソース及びドレイン領域となる第１の拡散層を形成する
とともに、上記シリケート絶縁膜に含有される上記第２
導電型の不純物を上記半導体基板内に拡散させることに
より、半導体基板内における上記第１の拡散層各々のチ
ャネル形成領域側に、この第１の拡散層よりも浅く、か
つピークにおいて５×１０18ｃｍ-3以上であって、かつ
０．０４μｍ以下の深さにおいて上記半導体基板のキャ
リア濃度と一致するプロファイルを持つ第２の拡散層を
形成する工程と、二つの第１拡散層各々の表面部に、ソ
ース電極ないしはドレイン電極となる金属シリサイド膜
をサリサイド処理により形成する工程とを含むことを特
徴としている。
【００２３】第４の方法は、第１導電型の半導体基板上
における素子分離領域により囲まれる領域上にゲート電
極を形成する工程と、上記ゲート電極の両側に第２導電
型不純物を含有する絶縁膜側壁を形成する工程と、上記
半導体基板上の素子分離領域により囲まれる領域であっ
て、かつ上記ゲート電極および絶縁膜側壁の存在しない
露出部上にシリコンをエピタキシャル成長させる工程
と、そのエピタキシャル成長膜に向けて上記第２導電型
の不純物をイオン注入する工程と、高温短時間（例え
ば、１０００℃、２０秒）のアニールを行うことによ
り、上記エピタキシャル成長膜から上記半導体基板内へ
不純物を拡散させて、それぞれソースあるいはドレイン
となる二つの第１の拡散層を形成すると同時に、上記絶
縁膜側壁から上記半導体基板内へ不純物を拡散させるこ
とで、第１の拡散層よりも浅く、かつピークにおいて５
×１０18ｃｍ-3以上であって、かつ０．０４μｍ以下の
深さにおいて半導体基板のキャリア濃度と一致するプロ
ファイルを持つ第２の拡散層を形成する工程と、上記ソ
ース領域およびドレイン領域となる第１の拡散層上の各
エピタキシャル成長膜の表面部に、ソース電極ないしは
ドレイン電極となる金属シリサイド膜をサリサイド処理
により形成する工程とを含んでいる。
【００２４】すなわち、上記第１の方法は、不純物を１
×１０15ｃｍ-2以上の高ドーズでイオン注入し、基板表
面から不純物プロファイルに比べ浅い領域のみアモルフ
ァス化することにより、そのアモルファス化された領域
とアモルファス化されない領域との間に、５００℃から
７５０℃の間の温度領域において活性化率の差が生ずる
ことを利用し、浅く高濃度の拡散層を形成することを特
徴とする。
【００２５】これは、よく知られているように、格子間
位置に存在する不純物の隣接する空格子点への移動する
頻度Ｐは、 Ｐ＝Ｘv ・Ｚ・ν・ｅｘｐ（−ΔＧm ／ｋＴ） （Ｘv ：空格子点濃度、Ｚ：最隣接格子点数、ν：不純
物原子の振動数、ΔＧm ：エネルギ障壁）であり、また
熱力学的に安定して存在する空格子点濃度は、 Ｘv ＝ｅｘｐ（Ｓv ／ｋ）ｅｘｐ（−Ｅf ／ｋＴ） （Ｓv ：空格子点の形成によるエントロピ増加分、Ｅf
：空格子点形成エネルギ、ｋ：ボルツマン定数、Ｔ：
絶対温度）で表され、温度が高いほど指数関数的に増加
する。よって、低温によるアニールでは、基板のアモル
ファス化された領域よりも深い部分における空格子点よ
りも基板表面付近のアモルファス化された層において、
多くの空格子点が存在することとなるため、不純物原子
は格子位置に入り易く、すなわち、活性化率が高くな
る。
【００２６】ここで、アモルファス化される領域の幅お
よびその領域における格子点数、即ち、高いキャリア濃
度をもつ領域の幅およびピーク濃度はイオン注入条件に
より決定され、例えばＢＦ2 + のイオン注入の場合、３
×１０15ｃｍ-2のドーズ３０ｋｅＶの加速電圧で表面か
ら０．０４μｍの深さまでが、アモルファス化された領
域となる。
【００２７】この深さはＲＢＳ(Ratherford Back Scatt
ering)による測定結果により得られたものである。
【００２８】また、基板のキャリア濃度とアモルファス
化された領域のキャリア濃度との差はアニール温度によ
り決定されるが、５００℃から７５０℃での１時間のア
ニールにより、アモルファス化された領域のピーク濃度
が５×１０20ｃｍ-3以上で、ほぼ活性化率１００％にす
ることができるとともに、基板のキャリア濃度が１×１
０18ｃｍ-3に達する深さが０．０４μｍ以下とすること
ができた。
【００２９】次に、第２の方法は、ｐＭＯＳについては
ＢＳＧ、ｎＭＯＳにはＡｓＳＧ、ＰＳＧ等のシリケート
ガラスによりゲート電極の絶縁膜側壁を形成し、高温短
時間の熱工程をＲＴＡ法により施すことで、側壁から固
相拡散を行い、イオン注入とＲＴＡとによる拡散層形成
に比較して浅い拡散層を形成するものである。
【００３０】ここで、側壁幅を制御することにより、浅
い拡散層領域の幅が制御でき、また、側壁がイオン注入
に対するマスク役割を果たすことより、イオン注入を併
用することにより、浅い拡散層と比較的深い拡散層とを
同一の熱処理により形成することができる。
【００３１】さらに、第３の方法は、基板にゲート酸化
膜、ゲート電極を形成した後、ｐＭＯＳについてＢＳＧ
膜、ｎＭＯＳについてＡｓＳＧ膜もしくはＰＳＧ膜を全
面に堆積させることにより、ゲート近傍において、イオ
ン注入時におけるイオン移動方向に相当する方向の膜厚
が厚くなることを利用する。すなわち、この膜の上から
不純物イオン注入を行うと、その大きな膜厚によってゲ
ート近傍のみマスクされる形になり、不純物イオンが注
入されないようになる。同時に、ゲートから、ある程度
離れた領域では不純物イオンが一様に、かつ基板に直接
イオン注入される場合より、浅く注入されることとな
る。その後、ＲＴＡ法による活性化を行うことにより、
ゲート近傍は、固相拡散により不純物が浅く注入され、
ゲートからある程度離れた領域では、注入されたイオン
により拡散層が形成される。この際、ゲート近傍では拡
散層が浅くなることを特徴とするものである。
【００３２】さらにまた、第４の方法は、半導体基板上
の素子分離領域により囲まれる領域であってゲート電極
の形成されていない露出領域上に選択的にシリコンをエ
ピタキシャル成長させ、このエピタキシャル成長膜に不
純物イオンを注入し、その後、ＲＴＡ法等のアニールを
行うことにより、エピタキシャル成長膜からの拡散によ
ってリーク電流を抑制する深さを持った第１の拡散層を
形成すると同時に絶縁膜側壁からの拡散によって短チャ
ネル効果を避けられる浅い深さを持った第２の拡散層を
形成するようにしたことを特徴としている。
【００３３】第２の発明は、半導体基板上の素子分離領
域によって囲まれたＰウェル領域とＮウェル領域上にそ
れぞれゲート電極を形成する工程と、このゲート電極の
両側に３族及び５族の両方の不純物をドープしたシリケ
ートガラスよりなる側壁を形成する工程と、熱処理によ
りこのシリケートガラスから３族及び５族の不純物を基
板に拡散させる工程と、前記Ｎ型ゲート電極が形成され
たＮチャネル電界効果型トランジスター形成領域の上部
にのみ酸化シリコンを堆積させる工程と、熱処理を行い
Ｎチャネル電解効果型トランジスター領域の３族の不純
物のみを酸化シリコンに吸い出させる工程とを含む半導
体装置の製造方法を提供することを特徴とする。
【００３４】第３の発明は半導体基板上の素子分離領域
によって囲まれたＰウェル領域とＮウェル領域上にそれ
ぞれゲート電極を形成する工程と、このＮチャネル電界
効果型トランジスターのゲート電極の両側にヒ素あるい
は燐をドープしたシリケートガラスよりなる側壁を形成
する工程と、熱処理によりこのシリケートガラスからヒ
素あるいは燐をＮチャネル電界効果型トランジスター形
成領域の基板に拡散させる工程と、前記Ｐチャネル電界
効果型トランジスターのゲート電極の両側に硼素をドー
プしたシリケートガラスよりなる側壁を形成する工程
と、熱処理によりこのシリケートガラスから硼素をＰチ
ャネル電界効果型トランジスター形成領域の基板に拡散
させる工程とを含む半導体装置の製造方法を提供するこ
とを特徴とする。
【００３５】第４の発明は半導体基板上の素子分離領域
によって囲まれたＰウェル領域とＮウェル領域上にそれ
ぞれゲート電極を形成する工程と、前記半導体基板全面
に中間膜を形成する工程と、Ｐチャネル電界効果型トラ
ンジスター領域及びＮチャネル電界効果型トランジスタ
ー領域のいずれか一方の第１の領域に第１導電型の不純
物を注入する工程と、第２の領域の前記中間膜を除去す
る工程と、前記ゲート電極の両側に第２導電型の不純物
がドープされたシリケートガラスよりなる側壁を形成す
る工程と、熱処理によりこのシリケートガラスから第２
の領域にのみ第２導電型不純物を拡散させる工程とを含
む半導体装置の製造方法を提供することを特徴とする。
【００３６】第５の発明はソース、ドレイン領域が形成
された半導体基板上のゲート電極と、このゲート電極の
両側に形成された前記ソース、ドレイン領域と同じ導電
型の不純物を含むシリケートガラスと、このシリケート
ガラスの外側に形成された前記ソース、ドレイン領域と
接続されたポリシリコン電極とを備えた半導体装置を提
供することを特徴とする。
【００３７】第６の発明は半導体基板上に素子領域を形
成する工程と、この素子領域上にゲート酸化膜を形成し
パターニングする工程と、全面に不純物をドープしたポ
リシリコン層を形成する工程と、このポリシリコン層を
パターニングしてゲート電極及びこのゲート電極の両脇
に一定の間隔をあけてソース、ドレインの引き出し電極
を形成する工程と、このゲート電極とソース、ドレイン
の引き出し電極との間に不純物をドープしたシリケート
ガラスを埋め込む工程と、熱処理によりこのシリケート
ガラス及び前記ソース、ドレインの引き出し電極から基
板に不純物を拡散させソース、ドレイン層を形成する工
程とを含む半導体装置の製造方法を提供することを特徴
とする。
【００３８】
【作用】第１の発明によれば、ソースおよびドレイン
が、それぞれ相対的に上記フィールド酸化膜側に位置る
す第２導電型不純物を含む第１の拡散層と、上記チャネ
ル形成領域側に位置する該第２導電型不純物を含む第２
の拡散層とを有し、ゲート両側の第２の拡散層が上述し
たように浅くかつ高濃度に形成されることにより微細Ｍ
ＯＳにおいて短チャネル効果を押さえつつ寄生抵抗を減
少させることができるため、大きなドレイン電流を得る
ことができると同時に、第１の拡散層へサリサイド工程
による電極形成を行った際、低いコンタクト抵抗と、リ
ーク電流を押さえることができる程度にその第１の拡散
層を深く設定することができるようになる。
【００３９】第２，第３の発明の半導体装置に於いて
は、Ｎチャネル電界効果型トランジスターの拡散層はＡ
ｓＳＧ乃至ＰＳＧ乃至ＢＰＳＧからの拡散に依り形成さ
れ、Ｐチャネル電界効果型トランジスターの拡散層はＢ
ＳＧ乃至ＢＰＳＧからの拡散に依り形成されるので、従
来の方法による電界効果型トランジスターに比べて濃く
且つ浅い拡散層を形成できる。それ故、短チャネル効果
の制御された高性能の微細電界効果型トランジスターが
得られる。
【００４０】第４の発明ではＮ／Ｐそれぞれのトランジ
スタに対して、固相拡散の拡散源となる膜を形成する必
要がなくなり、１種類の固相拡散源で済むため、工程数
が大幅に削減できる。
【００４１】一般にイオン注入技術では浅くて濃度の高
い拡散層を形成することが困難なＰＭＯＳＦＥＴの浅く
て濃いソース／ドレイン拡散層を、工程数の大幅な増加
を伴わずに、固相拡散法で形成することができる。
【００４２】第５，第６の発明では固相拡散によりソー
ス／ドレイン拡散層を形成するため、イオン・インプラ
で問題となるチャネリングやインプラ・ダメージに起因
する増速拡散がなく、高濃度で浅いソース／ドレイン拡
散層の形成が可能となる。
【００４３】その結果、短チャネル効果に対する抑制効
果が増し、しかもソース／ドレイン拡散層の寄生抵抗が
低減されるため、微細で駆動力の高いＭＯＳＦＥＴが実
現可能である。
【００４４】
【実施例】（実施例１）以下に本発明の実施例について
図面を参照しつつ説明する。
【００４５】まず、図２は本発明に係るＭＯＳＦＥＴの
第２の拡散層の形成工程ならびに構造を説明するもので
あり、図３はその工程を含む上記第１の方法に対応する
製造プロセスを説明するものである。
【００４６】以下、これらの図を参照しつつ製造プロセ
スに沿って構造を説明して行くこととする。
【００４７】まず、図３において、シリコン基板１０１
にウェル用のイオン注入を行い、その後、引伸し拡散を
行ってウェルを形成し、続いて、寄生チャネル防止用の
イオン注入を行う。その後、基板１０１表面に選択酸化
を施してフィールド酸化膜１０２を形成し、素子領域を
分離する。次に、基板１０１上における酸化膜１０２で
囲まれる領域全面に熱酸化によってゲート電極材酸化膜
を形成し、続いて、その表面全面にゲート電極材多結晶
シリコン膜をＬＰＣＶＤ法を用いて２０００オングスト
ローム形成する。さらに、この多結晶シリコン膜上に常
圧ＣＶＤ法によってシリコン酸化膜１０５を形成する。
そして、そのゲート電極材となる多結晶シリコン膜上
に、光リソグラフィによってフォトレジストのマスクを
形成し、ＲＩＥ法により２層のゲート電極材酸化膜およ
びその中間の多結晶シリコン膜を一度にパターニング
し、ゲート酸化膜１０３、多結晶シリコン膜１０４およ
びシリコン酸化膜１０５からなるゲート電極を形成する
（図３（ａ））。
【００４８】次に、基板１０１上の全面にシリコン窒化
膜を常圧ＣＶＤ法により形成し、続いてＲＩＥ法処理を
行うことにより、ゲート電極の側面に窒化膜側壁１０
６，１０７を形成する。（図３（ｂ））。
【００４９】その後、基板１０１上に不純物ＢＦ2 + の
イオンをドーズ量３×１０15ｃｍ-2、加速エネルギ３０
ｋｅＶで注入し、ＲＴＡ法（１０００℃、２０秒）を用
いてその注入イオンの活性化を行う。１０８はそのソー
スとなる拡散層、１０９はドレインとなる拡散層であ
る。このような形成法により、拡散層１０８，１０９は
ピーク濃度が２．４×１０20ｃｍ-3、１×１０18ｃｍ-3
に達する深さが０．１４μｍのキャリアプロファイルを
持つようになる。
【００５０】その後、チタン膜３００オングストローム
をスパッタリング法により基板１０１全面に形成し、７
５０℃、３０秒でＲＴＡ法を行うことにより、ソース、
ドレインとなる拡散層１０８，１０９上のみ選択的にチ
タンシリサイド膜１１０，１１１を形成する。その後、
アンモニア、過酸化水素水、水の混合液、あるいは硫
酸、過酸化水の混合液により未反応のチタンをエッチン
グする。この工程により、ソースおよびドレイン領域に
接続する電極を自己整合的に形成することができ、また
界面におけるキャリア濃度は１×１０20ｃｍ-3程度とな
るため、コンタクト抵抗は充分に下がる（図３
（ｃ））。
【００５１】その後、ホット・リン酸処理によりシリコ
ン窒化膜側壁１０６，１０７を取除きＢＦ2 + 、３０ｋ
ｅＶ、３×１０15ｃｍ-2で基板１０１にイオン注入を行
う。このイオン注入によって図２（ａ）に示すように、
窒素雰囲気中においてＢＦ2 + を１×１０15ｃｍ-2以上
のドーズ量で注入することにより、半導体基板１０１表
面から不純物のプロファイルに比べ浅い領域のみアモル
ファス化するものである。
【００５２】続いて、５５０℃、１５時間、窒素雰囲気
でのアニールを行う。これにより、図２（ｂ）に示すよ
うに、ピーク濃度が１×１０20ｃｍ-3以上、１×１０18
ｃｍ-3に達する深さが０．０３２μｍであるような浅い
高濃度のキャリアプロファイルが得られる（図３
（ｄ））。つまり、ここにおいて、そのアモルファス化
された領域の固相成長による結晶化と不純物の拡散によ
るキャリアプロファイルへの影響との関連で決定される
時間のＲＴＡ処理を行うことにより、半導体基板１０１
内における拡散層１０８，１０９各々のチャネル形成領
域側に、これらよりも浅く、かつピークにおいて５×１
０18ｃｍ-3以上であって、かつ０．０４μｍ以下の深さ
において半導体基板１０１のキャリア濃度と一致するプ
ロファイルを持つ拡散層を形成している。なお、５００
℃以上７５０℃以下の温度範囲であれば、採用可能であ
る。
【００５３】以上の工程により、短チャネル効果を抑制
しつつ、大きなドレイン電流を得ることができる。
【００５４】このような構造を持つＭＯＳＦＥＴによれ
れば、ソースおよびドレインが、それぞれ相対的にフィ
ールド酸化膜１０２側に位置する拡散層１０８，１０９
と、チャネル形成領域側に位置する拡散層１１２，１１
３とを有し、これら拡散層１１２，１１３が上述したよ
うに浅くかつ高濃度に形成されることにより微細ＭＯＳ
において短チャネル効果を押えつつ寄生抵抗を減少させ
ることができ、大きなドレイン電流を得ることができる
と同時に、拡散層１０８，１０９へのサリサイド工程に
よる電極１１０，１１１の形成を行った際、低いコンタ
クト抵抗と、リーク電流を押さえることができる。
【００５５】図６３および図６４は本発明に係る構造を
有するＭＯＳＦＥＴにつきシミュレーションを行った結
果であり、そのうち図６３は第２の拡散層のピーク濃度
に達する深さＸj がＳ係数（スレッショルドを示す。）
にどの程度寄与しているかを示し、図６４は同じくＸj
がスレッショルド電圧Ｖthにどれだけ寄与しているかを
示している。
【００５６】まず、図６３に示すように、Ｘj ４００オ
ングストローム（つまり、０．０４μｍ）を境にＳ係数
が大きくなり、それ以下であるのが望ましいことがわか
る。
【００５７】また、図６４に示すように、Ｘj ４００オ
ングストロームを境にＶthの上昇率が高くなっており、
やはりＸj は４００オングストローム以下であるのが望
ましいのが明らかである。
【００５８】図４は上記第２の方法に対応するｐＭＯＳ
ＦＥＴの製造プロセスならびに素子構造を示すものであ
る。
【００５９】この図において、まず、図３のものと同様
のプロセスにより、シリコン基板２０１上に、フィール
ド酸化膜２０２と、ゲート酸化膜２０３、多結晶シリコ
ン膜２０４およびシリコン酸化膜２０５からなるゲート
電極とを形成する（図４（ａ））。
【００６０】その後、基板２０１全面にＬＰＣＶＤ法に
よりＢＳＧ膜（Ｂ濃度１８ｍｏｌ％）を形成し、ＲＩＥ
法処理によりゲート電極の両側面にＢＳＧ膜側壁２０
６，２０７を形成する（図４（ｂ））。次いで、基板２
０１全面に不純物ＢＦ2 + を、ドーズ量３×１０15ｃｍ
-2、加速エネルギ３０ｋｅＶでイオン注入する。さらに
１０００℃、２０秒のＲＴＡを行い、不純物の活性化を
行う。このＲＴＡの際の熱によって、ＢＳＧ膜側壁２０
６，２０７中の不純物が基板２０１内へ拡散し、ＢＳＧ
膜側壁２０６，２０７下に浅い拡散層が形成される。こ
れにより、ソース、ドレイン各領域となる深い拡散層２
０８，２１０が形成されるとともに、両拡散層２０８，
２１０のチャネル形成領域側に浅い拡散層２０９，２１
１が形成される。これら浅い拡散層２０９，２１１は基
板２０１表面から深さ０．０４μｍで１×１０18ｃｍ-3
ピーク位置で５×１０18ｃｍ-3のキャリア濃度の深さ方
向の分布が得られる（図４（ｃ））。
【００６１】その後、上記実施例と同様のサリサイド工
程を行うことにより、ソース、ドレイン上に金属シリサ
イド膜２１２，２１３が形成される（図４（ｄ））。
【００６２】以上により本発明に係る素子構造を得るこ
とができる。
【００６３】尚、上記工程において、多結晶シリコン膜
２０４を形成する際に、ＬＰＣＶＤ法で成膜しながら同
時に不純物のドーピングを行うことにより、ドープトポ
リシリコンを形成すると良い。また、ゲート酸化膜２０
３を窒化酸化膜とすると良い。
【００６４】図５に窒化酸化膜上のＢ ｄｏｐｅｄ ｐ
ｏｌｙをＬＰＣＶＤ法によりデポし、１０００℃、１５
秒の高温短時間の熱処理を行った後のボロンのプロファ
イルを示す。Ｂ ｄｏｐｅｄ ｐｏｌｙを用いることに
よりゲート中のボロン濃度は均一に４×１０20ｃｍ-3で
ある。この濃度は常温においてフェルミ・レベルが価電
子帯の中にあり縮退レベルである。またゲート膜が３２
オングストロームときわめて薄いにもかかわらず窒化酸
化膜であることにより基板へのボロンの突き抜けはほぼ
抑制されている。このことからゲートとゲート膜にＢ
ｄｏｐｅｄ ｐｏｌｙと窒化酸化膜を用いることがゲー
トの空乏化とボロンの突き抜けを抑えることにおいて極
めて有用であることがわかる。
【００６５】さらにゲート長０．５μｍのｐＭＯＳＦＥ
ＴにおいてゲートをＢＦ2 のイオン注入により形成した
ものとＢ ｄｏｐｅｄ ｐｏｌｙにより形成したものに
おいて駆動力の比較を行った。ゲート膜はいづれも窒化
酸化膜である。ｐｏｌｙの膜厚を２０００オングストロ
ームとし、ＢＦ2 を加速電圧３５ｋｅＶ、ドーズ１×１
０15ｃｍ-2で注入し、活性化高温短時間の熱処理１００
０℃、１５秒を行った後のボロンのプロファイルを図６
（ａ）に示す。窒化酸化膜によりボロンの突き抜けは抑
制されているが、ｐｏｌｙ中のボロン濃度は６×１０19
ｃｍ-3でｐｏｌｙのフェルミ・エネルギーは常温におい
てエネルギー・ギャップ内に存在し、縮退レベルに達し
ていないことがわかる。
【００６６】図６（ｂ）にドレイン電圧を−２Ｖとした
時の相互コンダクタンスのＶg −Ｖth依存性を示す。そ
れぞれのピークをあたえるゲート電圧に差はないがイオ
ン注入によるゲートの場合、ピーク値で２５％程度Ｂ
ｄｏｐｅｄ ｐｏｌｙに対しゲートの空乏化による劣化
が現れている。
【００６７】またゲート長Ｌg ０．１５μｍのｐＭＯＳ
ＦＥＴにおいてゲート膜にＳｉＯ2膜を用いたものと窒
化酸化膜を用いたものにおいて駆動力の比較を行った。
ゲートはともにＢ ｄｏｐｅｄ ｐｏｌｙを用いてい
る。
【００６８】図７にドレイン電流のゲート電圧依存性を
示す。ＳｉＯ2 膜を用いたものではボロンの突き抜けに
より基板表面濃度が低下するためＶthが低下していて、
またＢ ｄｏｐｅｄ ｐｏｌｙのゲート膜界面における
濃度の低下から空乏化がおこりＳ−ｆａｃｔｏｒが増大
している。
【００６９】本発明においては、ボロン濃度４×１０21
ｃｍ-3（１８ｍｏｌ％）のボロン・シリケイト・ガラス
から基板への固相拡散を行なっている。この固相拡散の
前処理及び高温短時間の熱処理の温度，時間依存性につ
いて調べた結果を示す。
【００７０】まず前処理依存性についての評価結果を示
す。
【００７１】図８に前処理に塩酸過水系の処理を行った
場合と希弗酸（０．５％）処理を２分間行った場合の基
板中のボロンのプロファイルを示す。どちらも拡散条件
は高温短時間の熱処理で１０００℃、１５秒である。表
面濃度とボロン濃度が１×１０18ｃｍ-3となる深さに僅
かな差異しか見られないが注入されたトータルのドーズ
量を考えると希弗酸処理を行ったものの方が多い。これ
は塩酸過水系処理により基板表面に酸化膜が形成される
ことを考えれば理解することができる。基板とボロン・
シリケイト・ガラスの界面に酸化膜が存在するときのボ
ロンの拡散過程は熱処理初期において酸化膜を通して基
板に拡散するためにあまり注入されず、酸化膜中のボロ
ン濃度が上昇しボロン・シリケイト・ガラスと同等にな
ると拡散係数は大きくなることによると思われる。
【００７２】また希弗酸処理の後、溶存酸素５ｐｐｂの
純水により３０分水洗しても水洗しないものと比較して
ボロンのプロファイルに変化はみられない。これは溶存
酸素が十分に少なく水洗中に酸化膜は形成されないため
自然酸化膜がないということについては水洗の有無で差
がなく、また水洗しないとき表面にフッ素がターミネー
トしていて常圧ＣＶＤ時の基板温度４５０℃において表
面が酸化されるのを防いでいるのに対し、溶存酸素量が
少ない純水で水洗した場合でも表面に水素がターミネー
トすることにより同様の効果が得られていると思われ
る。
【００７３】次に、上述の条件の固相拡散の熱工程条件
依存性について示す。
【００７４】図９にボロン・シリケイト・ガラスからの
固相拡散後の基板中のボロンのプロファイルの高温短時
間の熱処理熱工程条件依存性を示す。（ａ）に時間を３
秒としたときの温度９５０℃、１０００℃、１０５０℃
のプロファイル、（ｂ）に温度１０００℃としたときの
時間３秒、１５秒のプロファイル、図１０（ａ）に温度
１０５０℃としたときの時間３秒、１５秒のプロファイ
ルを示す。また接合深さＸj の熱工程条件依存性を図１
０（ｂ）に示す。これらの結果及び側壁外側の第１の拡
散層を形成する為にイオン注入された不純物が活性化す
るのに必要な熱工程を考え合せて、素子の試作において
ボロン・シリケイト・ガラスからの固相拡散の熱工程条
件を１０００℃、１５秒とした。またイオン注入（ＢＦ
2 、１５ｋｅＶ、４×１０13ｃｍ-2）後、高温短時間の
熱処理を行ったもののプロファイルを図１１に示す。イ
オン注入と高温短時間の熱処理による活性化ではボロン
・シリケイト・ガラスからの固相拡散より浅い拡散層の
形成が困難であることがわかる。
【００７５】図１２は上記第３の方法に対応するｎＭＯ
ＳＦＥＴの製造プロセス及び素子構造を示すものであ
る。
【００７６】この図において、まず、上記と同様のプロ
セスにより、シリコン基板３０１上に、フィールド酸化
膜３０２と、ゲート酸化膜３０３、多結晶シリコン膜３
０４およびシリコン酸化膜３０５からなるゲート電極と
を形成する（図１２（ａ））。
【００７７】その後、基板３０１全面にＬＰＣＶＤ法に
よりＡｓＳＧ膜（Ａｓ濃度１０％）を形成し、ＲＩＥ法
処理によりゲート電極の両側面にＡｓＳＧ膜側壁３０
６，３０７を形成する（図１２（ｂ））。
【００７８】次いで、基板３０１全面に不純物Ａｓを、
ドーズ量３×１０15ｃｍ-2、加速エネルギ３０ｋｅＶで
イオン注入する。さらに、１０５０℃、１分のＲＴＡを
行い、不純物の活性化を行う。ＲＴＡの際の熱によっ
て、ＡｓＳＧ膜側壁３０６，３０７中の不純物が基板３
０１内へ拡散し、ＡｓＳＧ膜側壁３０６，３０７下に浅
い拡散層が形成される。これにより、ソース、ドレイン
各領域となる深い拡散層３０８，３０９が形成されると
ともに、両拡散層３０８，３０９のチャネル形成領域側
に浅い拡散層３１０，３１１が形成される。これら浅い
拡散層３１０，３１１は基板３０１表面から深さ０．０
４μｍで１×１０18ｃｍ-3、ピーク位置で５×１０18ｃ
ｍ-3のキャリア濃度の深さ方向の分布が得られる（図１
２（ｃ））。
【００７９】その後、上記実施例と同様のサリサイド工
程を行うことにより、ソース、ドレイン上に金属シリサ
イド膜３１２，３１３が形成される（図１２（ｄ））。
【００８０】なお、ここでＡｓＳＧ膜の代りにＰＳＧ膜
を用いてもよいことは言うまでもない。
【００８１】図１３は上記第３の方法に対応するｐＭＯ
ＳＦＥＴの製造プロセスならびに素子構造を示したもの
である。
【００８２】まず、この図において、上記実施例と同様
のプロセスにより、シリコン基板４０１上に、フィール
ド酸化膜４０２と、ゲート酸化膜４０３、多結晶シリコ
ン膜４０４およびシリコン酸化膜４０５からなるゲート
電極とを形成する（図１３（ａ））。
【００８３】その後、基板全面にｐＭＯＳの場合、ＢＳ
Ｇ膜４０６をＣＶＤ法により堆積させる（図１３
（ｂ））。
【００８４】続いて、このＢＳＧ膜の膜厚を１０００オ
ングストロームとした場合、Ｂ+ イオン４０７を３５ｋ
ｅＶの加速電圧でイオン注入する。これにより、ＢＳＧ
膜４０６を貫通したイオンが基板４０１内に注入され、
ソース領域となるイオン注入領域４０８とドレイン領域
となるイオン注入領域４０９とが形成される。このと
き、ゲート電極の両側の０．０９μｍの幅はＢＳＧ膜４
０６がイオン注入方向に関して特別な厚さを有すること
となるためにマスクされ、イオン注入されない。（図１
３（ｃ））。
【００８５】その後、ＲＴＡ法処理による高温短時間
（１０００℃、１５秒）の熱処理を加えることにより、
ソース及びドレイン領域の拡散層４１０，４１１を形成
する。また、このＲＴＡによりゲート電極両面ではピー
ク濃度５×１０18ｃｍ-3、深さは０．０４μｍとなり、
ゲート両面から０．０９μｍ以上離れた領域ではピーク
濃度３×１０20ｃｍ-3で深さは０．１μｍとなる。その
後、ＲＩＥ法処理によりＢＳＧ膜側壁４１４，４１５を
残し、サリサイド工程を行うことにより、ソース、ドレ
イン拡散層４１０，４１１上に金属シリサイド膜４１
６，４１７を形成する（図１３（ｄ））。
【００８６】図１４は上記第４の方法に対応するｐＭＯ
ＳＦＥＴの製造プロセスならびに素子構造を示したもの
である。
【００８７】まず、この図において、上記実施例と同様
のプロセスにより、シリコン基板８０１上にフィールド
酸化膜８０２、ゲート酸化膜８０３、多結晶シリコン膜
８０４、およびＣＶＤ法により形成された酸化膜８０５
を形成する（図１４（ａ））。
【００８８】また、その次のプロセスで、ゲート電極の
側部に、ｐＭＯＳであるからＢＳＧ膜による側壁８０
６，８０７を形成する（図１４（ｂ））。
【００８９】続いて、基板８０１上におけるフィールド
酸化膜８０２、ゲート酸化膜８０３、多結晶シリコン膜
８０４、酸化膜８０５、および側壁８０６、８０７の存
在しない露出部分上にシリコンを選択的にエピタキシャ
ル成長させ、エピタキシャル成長膜８０８，８０９を形
成する（図１４（ｃ））。
【００９０】その後、不純物イオン８１０を注入し、Ｒ
ＴＡ法の処理を行うことにより、イオン注入による拡散
層８１１，８１２と側壁８０６，８０７からの固相拡散
による拡散層８１３，８１４とを同時に形成する。これ
により形成された拡散層８１１〜８１４は本発明の要件
を満たすものとなる。すなわち、拡散層８１３，８１４
は、第２の拡散層となり、短チャネル効果を避けること
のできる浅い拡散層として形成される。そして、拡散層
８１１，８１２は、第１の拡散層となり、基板８０１の
消費に伴うリーク電流の増大を避けることができるよう
な比較的深い拡散層として形成される。その後、サリサ
イド工程を行うことにより、エピタキシャル成長膜８０
８，８０９の表面部にソースないしはドレイン電極とな
る金属シリサイド膜８１５，８１６を形成する（図１４
（ｄ））。
【００９１】なお、この第１の拡散層を形成するエピタ
キシャル成長膜への不純物導入はイオン注入によらずと
も良い。例えば、エピタキシャル成長させる際に同時に
ドーピングさせるようにしても良いものである。
【００９２】そして、この実施例ではｐＭＯＳについて
説明したが、同プロセスがｎＭＯＳについても採用可能
であることは言うまでもない。ただ、その場合には、上
記ＢＳＧ膜の代わりにＡｓＳＧ膜またはＰＳＧ膜を用い
ることとなる。
【００９３】なお、ｎＭＯＳＦＥＴの場合には、第３実
施例で述べたことから明らかなように、ＡｓＳＧ膜もし
くはＰＳＧ膜を用い、イオン注入のイオン種はＡｓもし
くはＰなどのｎ型不純物とする。また、温度、時間等の
細かな条件は上記に限定されることはない。
【００９４】以上、本発明によるｐＭＯＳＦＥＴ及びｎ
ＭＯＳＦＥＴの構造及び製造工程について述べてきた
が、これらの性能の評価結果を以下に示す。
【００９５】まず、半導体素子の性能に大きな影響を与
える短チャネル効果については以下のような結果が得ら
れた。
【００９６】図１５にゲート長Ｌg が０．１５μｍの本
発明のＳＰＤＤ構造とＬＤＤ構造におけるドレイン電圧
Ｖd が−２Ｖのときのサブスレッショルド特性を示す。
Ｖthはドレイン電流が１μＡ流れたときのゲート電圧と
定義していて横軸はゲート電圧から長チャネルにおける
Ｖthをひいたものである。ＬＤＤ構造についてはＳ−ｆ
ａｃｔｏｒの増大と短チャネル効果によるＶthシフト
（ΔＶth）の増大があらわれているのに対し本発明の構
造は短チャネル効果はほとんどあらわれていないことが
わかる。また後酸化工程を行っていないためオフ側（ゲ
ート電圧が正の領域）での大きなリーク電流が見られる
が、ＬＤＤ構造の方が大きくなっている。これはゲート
とソースとドレイン拡散層とのオーバーラップ長がＬＤ
Ｄ構造のほうが長くなることによりバンド間トンネリン
グ電流が増大することによる。
【００９７】図１６にＳ−ｆａｃｔｏｒのゲート長依存
性、図１７にドレイン電圧−２ＶのときのΔＶthのゲー
ト長依存性を示す。ＬＤＤ構造についてはゲート長０．
１５μｍでΔＶth、及びＳ−ｆａｃｔｏｒが増大してい
るのに対し、本発明の構造（ＢＳＧ）を用いることによ
り短チャネル効果をほぼ完全に抑制することができてい
るのがわかる。このことからボロン・シリケイト・ガラ
ス側壁からの固相拡散による低濃度拡散層のＸj はかな
り浅く形成されていると考えられる。
【００９８】次にホットキャリア特性に関する評価結果
を示す。
【００９９】図１８（ａ）にボロン・シリケイト・ガラ
ス側壁幅を１０００オングストローム形成した本発明の
構造について、（ｂ）にＬＤＤ構造についての基板電流
のゲート電圧依存性を示す。ここで基板電流はドレイン
近傍の高電界領域においてインパクトイオン化がおこ
り、その時に生じた電子の基板への流れである。ＬＤＤ
構造は本発明の構造に比べ１オーダー基板電流が大き
く、またそのゲート電圧依存性は比較的小さい。
【０１００】図１９（ａ）にドレイン電圧を−２Ｖとし
たときの基板電流のゲート長依存性、（ｂ）にインパク
トイオン化率のゲート長依存性を示す。ゲート長が短く
なるにつれてドレイン端における電界強度の増大により
インパクトイオン化率と基板電流が急激に増大している
のがわかる。基板電流はゲート長０．２５μｍと０．１
５μｍについて比較すると本発明の構造で５倍、ＬＤＤ
構造で２０倍程度増大している。
【０１０１】図２０にドレイン電圧−３．５Ｖで１００
０秒間ストレスを印加した後のＶthのシフトを示す。本
発明の構造（ＢＳＧ（１００ｎｍ））ではゲート電圧−
０．５Ｖからゲート電流が最大値をとる、即ち電子がゲ
ートに注入されるゲート電圧にかけてＶthのシフトは正
のブロードなピークを示している。またゲート電圧−
１．３Ｖ以上、即ちゲート電流が正孔のゲートへのなが
れを示す領域ではＶthのシフトは負の値を示しているこ
とがわかる。以上のことについてはゲートへのキャリア
の注入と同時にゲート膜へトラップされることによりＶ
thがシフトすると考えれば理解できる。ＬＤＤ構造につ
いては測定範囲でＶthのシフトは本発明の構造に比べ大
きい。またゲート電圧が正、すなわちオフでもＶthがシ
フトし劣化しているのがわかる。これはオフ・リーク電
流、すなわちドレインのオーバーラップ領域においてお
こるゲートへの電子の注入によるものである。
【０１０２】図２１にチャージ・ポンピング電流の変化
のゲート電圧依存性を示す。ストレス条件は図２０の測
定条件と同じである。これをみるとゲート電圧−１．２
Ｖ以上、即ちゲート電流が負（ゲートへ正孔の注入が起
こっている）の値を示し、またＶthのシフトが負の値を
示しているゲート電圧でチャージ・ポンピング電流の変
化は大きい。これはインパクト・イオン化による正孔の
生成とそれがゲートへ注入される条件で基板−ゲート膜
界面において多くのトラップが形成されることを示し、
即ち正孔のゲートへの注入でトラップが形成されること
を示している。また上記のＶthの負のシフトがゲート膜
中への正孔のトラップと界面準位による効果であること
を示唆している。またオフ領域で界面準位が増加してい
るのがわかる。これはＶthの劣化と同様のモード（ゲー
トへの電子の注入）によると思われる。
【０１０３】実際にデバイス特性において重要であると
思われるのはＶthのシフトが負の条件であると思われデ
バイスの寿命の予測を行った。図２２（ａ）にＶthのシ
フト、チャージ・ポンピング電流の変化のドレイン電圧
依存性、図２２（ｂ）にストレス時間依存性を示す。と
もにゲート電圧はＶthのシフトかピークを示す電圧であ
り、（ａ）のストレス時間は１０００秒、（ｂ）のドレ
イン電圧は−３．５Ｖである。それぞれフィットしたよ
うなべき乗の依存性を示し、従来技術では１０年でしき
い値シフトは２０ｍＶであったところ、１０年でＶthの
シフトは３．４ｍＶ程度であることがわかった。 （実施例２）第２の発明による電界効果型トランジスタ
の製造方法を図２３乃至図３４を参照しながら説明す
る。
【０１０４】まず図２３に示されるようにＰ型シリコン
基板２１のＰウェル形成領域に例えばＢイオンを１００
ｋｅＶ、２．０Ｅ１３ｃｍ-2で注入した後にＮウェル形
成領域に例えばＰイオンを１６ｋｅＶ、６．４Ｅ１２ｃ
ｍ-2で注入し、その後に１１９０℃、１５０分の熱工程
を経る事に依りＰウェル領域２２及びＮウェル領域２３
を形成する。続いてＬＯＣＯＳ法に依り素子分離領域２
４を形成する。
【０１０５】次に図２４に示される工程が行われる。す
なわち先ずＰウェル領域２２中に、所望のしきい値電圧
を得る為に例えばＢイオン２５を１５ｋｅＶ、１．０Ｅ
１３ｃｍ-2で注入する事によりチャネル表面の濃度を調
節し、次いでＮウェル領域２３中に、所望のしきい値電
圧を得る為に例えばＰイオン２６を１２０ｋｅＶ、１．
０Ｅ１３ｃｍ-2で注入し、続いてＡｓイオン２６を４０
ｋｅＶ、２．５Ｅ１３ｃｍ-2で注入する事によりチャネ
ル表面の濃度を調節する。
【０１０６】次に図２５に示される工程が行われる。す
なわち例えば７５０℃の１０％ＨＣｌ酸素雰囲気でシリ
コン基板２１の表面を酸化する事に依り厚さ４ｎｍの酸
化膜２７を形成する。
【０１０７】そして図２６に示される工程が行われる。
前記シリコン酸化膜２７の上に例えばＬＰＣＶＤ法に依
り厚さ２００ｎｍの多結晶シリコン膜２８を堆積する。
然る後にＮチャネル電界効果型トランジスター領域に例
えばＡｓイオンを４０ｋｅＶ、３．０Ｅ１５ｃｍ-2で注
入し、Ｐチャネル電界効果型トランジスター領域に例え
ばＢＦ2 イオンを３５ｋｅＶ、１．０Ｅ１５ｃｍ-2で注
入する。
【０１０８】次に図２７に示される工程が行われる。す
なわち例えばＲＩＥ法に依り前記多結晶シリコン膜２８
を切ってゲート電極２９を形成する。
【０１０９】次に図２８に示される工程が行われる。す
なわち前記シリコン基板２１の全面に例えばＬＰＣＶＤ
法に依り厚さ１００ｎｍのＢＰＳＧ３０を堆積する。
【０１１０】次いで図２９に示される工程が行われる。
すなわち例えばＲＩＥ法等の異方性エッチングを施す事
に依りＢＰＳＧ側壁３１を形成する。
【０１１１】そして図３０に示される工程が行われる。
すなわちＮチャネル電界効果型トランジスターのソー
ス、ドレイン形成領域に例えばＡｓイオン３２を５０ｋ
ｅＶ、５．０Ｅ１５ｃｍ-2で注入する。次いでＰチャネ
ル電界効果型トランジスターのソース、ドレイン形成領
域に例えばＢＦ2 イオン３３を３５ｋｅＶ、３．０Ｅ１
５ｃｍ-2で注入する。
【０１１２】その後図３１に示される工程が行われる。
すなわち例えば９５０℃１０秒の熱工程を加える事に依
り前工程で注入したＡｓイオン乃至ＢＦ2 イオンを活性
化すると同時に、側壁下の領域にＢイオン乃至Ｐイオン
３４を固相拡散に依り拡散させる。この時、ＢＰＳＧ中
のＢの濃度をＰの濃度よりも高くしておく事に依り側壁
下の領域に於いてＰの濃度よりも高いＢの濃度が得られ
る。
【０１１３】そして図３２に示される工程が行われる。
すなわち先ず例えば希弗酸系の処理を施す事に依り前記
ＢＰＳＧ側壁３１を剥離する。然る後に前記シリコン基
板全面に例えばＬＰＣＶＤ法に依り厚さ１００ｎｍの酸
化シリコン３５を堆積する。
【０１１４】次に図３３に示される工程が行われる。す
なわち例えば希弗酸系の処理を施す事に依りＰチャネル
電界効果型トランジスター領域のみ前記酸化シリコン３
５を剥離し、更に例えばＲＩＥ法等の異方性エッチング
を施す事に依りｎチャネル領域上にのみ酸化シリコン側
壁３６を形成する。
【０１１５】次に例えば９５０℃１０秒の熱工程を加え
る。ここでＮチャネル電界効果型トランジスターの酸化
シリコン側壁３６の内のＢ乃至Ｐの濃度と基板中のＢ乃
至Ｐの濃度との比は各々Ｂ乃至Ｐの偏析係数（二種類の
媒質、甲と乙とが接触して存在し、且つ甲及び乙の内部
に第３の物質丙が溶解していたとする。熱平衡状態に於
いて、甲と乙との境界面の甲側に於ける丙の濃度と、甲
と乙との境界面の乙側に於ける丙の濃度との比は一定値
となる事が知られている。その一定値の事を偏析係数と
言う。）に依り決定される。そして実験に依るとＰの偏
析係数は約１０であり、Ｂの偏析係数は約０．３であ
る。したがって前記熱工程に依りＮチャネル電界効果型
トランジスター領域の前記酸化シリコン側壁３６の下に
於いてはＢが吸い出されてＢよりもＰの方が高濃度とな
る。
【０１１６】以後は、従来例の半導体装置の製造と同様
に、配線工程等を経て半導体装置が構成される。
【０１１７】尚、上記工程では、希弗酸系の処理により
Ｎチャネル電界効果型トランジスター領域及びＰチャネ
ル電界効果型トランジスター領域のＢＰＳＧ側壁を剥離
しているが、Ｐチャネル電界効果型トランジスター領域
のＢＰＳＧ側壁を残したままで、後の工程を行っても良
い。
【０１１８】この場合には、熱工程を行いＮチャネル電
界効果型トランジスター領域のＢを酸化シリコン側壁に
より吸い出す際に、Ｐチャネル電界効果型トランジスタ
ー領域においては、ＢＰＳＧ側壁から同時にＢを拡散さ
せることができる。 （実施例３）実施例２と同様の工程により、シリコン基
板２１のＰウェル形成領域及びｎウェル形成領域内にゲ
ート電極を形成する（図２７）。
【０１１９】次に、シリコン基板２１上に例えばＬＰＣ
ＶＤ法に依り厚さ１００ｎｍのＡｓＳＧ膜３７を形成す
る。
【０１２０】そして、例えば希弗酸系の処理を施す事に
依りＰチャネル電界効果型トランジスター領域のみ、前
記ＡｓＳＧ膜３７を除去する。
【０１２１】次いで例えば９５０℃１０分の熱工程を加
える事に依りＡｓＳＧ３７からＡｓ３８を拡散させる
（図３４）。
【０１２２】次に、前記ＡｓＳＧ膜３７に例えばＲＩＥ
法等の異方性エッチングを施す事に依りＡｓＳＧ側壁３
９を形成する。次いでＮチャネル電界効果型トランジス
ター領域に例えばＡｓイオン３２を３０ｋｅＶ、５．０
Ｅ１５ｃｍ-2で注入する（図３５）。
【０１２３】尚、ここでＡｓＳＧ側壁を形成してから、
Ｎチャネル電界効果型トランジスター領域にＡｓの拡散
を行なっても同様の効果が得られる。
【０１２４】次にシリコン基板上に例えばＬＰＣＶＤ法
に依り厚さ１００ｎｍのＢＳＧ膜４０を形成する。そし
て、例えば希弗酸系の処理を施す事に依りＮチャネル電
界効果型トランジスター領域のみ、前記ＢＳＧ膜４０を
除去する（図３６）。
【０１２５】次に、前記ＢＳＧ膜４０に例えばＲＩＥ法
等の異方性エッングを施す事に依りＢＳＧ側壁４１を形
成する。次いでＰチャネル電界効果型トランジスター領
域に例えばＢＦ2 イオン３３を３５ｋｅＶ、５．０Ｅ１
５ｃｍ-2で注入する。そして例えば１０００℃１０秒の
熱工程を加える事に依りＢＳＧ側壁からＢイオン４２を
拡散させると同時に注入した不純物を活性化させて、Ｎ
型拡散層４３及び、Ｐ型拡散層４４を形成する（図３
７）。
【０１２６】以後は、従来例の半導体装置の製造と同様
に、配線工程等を経て半導体装置が構成される。 （実施例４）実施例２と同様の工程により、シリコン基
板２１のＰウェル形成領域及びｎウェル形成領域内にゲ
ート電極を形成する（図２７）。
【０１２７】次に、シリコン基板上に例えばＬＰＣＶＤ
法に依り厚さ１００ｎｍの窒化シリコン膜４５を形成す
る。そして、例えば熱燐酸処理を施す事によりＮチャネ
ル電界効果型トランジスター領域のみ前記窒化シリコン
膜４５を除去する（図３８）。
【０１２８】次に、シリコン基板２１上に例えばＬＰＣ
ＶＤ法により厚さ１００ｎｍのＡｓＳＧ膜３７を形成す
る。そして、例えば希弗酸系の処理を施す事によりＰチ
ャネル電界効果型トランジスター領域のみ、このＡｓＳ
Ｇ膜３７を除去する。次いで例えば９５０℃１０分の熱
工程を加える事によりＡｓＳＧからＡｓ３８を拡散させ
る（図３４）。
【０１２９】次に、ＡｓＳＧ膜３７に例えばＲＩＥ法等
の異方性エッチングを施す事によりＡｓＳＧ側壁３９を
形成する。
【０１３０】尚、ここでＡｓＳＧ側壁を形成してから、
Ｎチャネル電界効果型トランジスター領域にＡｓの拡散
を行っても同様の効果が得られる。
【０１３１】次に、Ｎチャネル電界効果型トランジスタ
ー領域に例えばＡｓイオン３２を３０ｋｅＶ、５．０Ｅ
１５ｃｍ-2で注入する（図３５）。
【０１３２】次に例えば熱燐酸処理を施す事によりＰチ
ャネル電界効果型トランジスター領域上の前記窒化シリ
コン膜４５を除去する。そして再びシリコン基板上に例
えばＬＰＣＶＤ法に依り厚さ１００ｎｍの窒化シリコン
膜４５を形成し、例えば熱燐酸処理を施す事によりＰチ
ャネル電界効果型トランジスター領域のみ前記窒化シリ
コン膜４５を除去する（図３９）。
【０１３３】次にシリコン基板２１上に例えばＬＰＣＶ
Ｄ法により厚さ１００ｎｍのＢＳＧ膜４０を形成する。
そして、例えば希弗酸系の処理を施すことによりＮチャ
ネル電界効果型トランジスター領域のみ、ＢＳＧ膜４０
を除去する。
【０１３４】その後、前記ＢＳＧ膜４０に例えばＲＩＥ
法等の異方性エッチングを施す事に依りＢＳＧ側壁４１
を形成する。次いでＰチャネル電界効果型トランジスタ
ー領域に例えばＢＦ2 イオン３３を３５ｋｅＶ、５．０
Ｅ１５ｃｍ-2で注入する（図４０）。
【０１３５】次に図４１に示される工程が行われる。例
えば熱燐酸処理を施す事によりＮチャネル電界効果型ト
ランジスター領域上の前記窒化シリコン膜４５を除去す
る。続いて例えば１０００℃１０秒の熱工程を加える事
に依りＢＳＧ側壁からＢイオンを拡散させると同時に注
入した不純物を活性化させて、Ｎ型拡散層４３及び、Ｐ
型拡散層４４を形成する。
【０１３６】以後は、従来例の半導体装置の製造と同様
に、配線工程等を経て半導体装置が構成される。
【０１３７】また、第３，第４の実施例に於いては、Ｎ
チャネル電界効果型トランジスターの側壁を形成した
後、Ｎチャネル電界効果型トランジスター領域に不純物
の注入を行い、然る後にＰチャネル電界効果型トランジ
スターの側壁を形成したが、Ｎ、Ｐ両チャネル電界効果
型トランジスターの側壁を形成してから、両電界効果型
トランジスター領域に各々不純物の注入を行っても同様
の効果が得られる事は言うまでもない。 （実施例５）実施例２と同様の工程により、シリコン基
板２１のＰウェル形成領域及びｎウェル形成領域内にゲ
ート電極を形成する（図２７）。
【０１３８】次に、シリコン基板上に例えばＬＰＣＶＤ
法に依り厚さ１００ｎｍの窒化シリコン膜４５を形成す
る。そして、例えば熱燐酸処理を施す事によりＮチャネ
ル電界効果型トランジスター領域のみこの窒化シリコン
膜４５を除去する（図３８）。
【０１３９】次にシリコン基板２１上に例えばＬＰＣＶ
Ｄ法に依り厚さ１００ｎｍのＰＳＧ膜４６を形成する。
そして、例えば希弗酸系の処理を施す事に依りＰチャネ
ル電界効果型トランジスター領域のみ、前記ＰＳＧ膜４
６を除去する（図４２）。
【０１４０】次に前記ＰＳＧ膜４６に例えばＲＩＥ法等
の異方性エッチングを施す事に依りＰＳＧ側壁４７を形
成する。次いでＮチャネル電界効果型トランジスター領
域に例えばＡｓイオン３２を３０ｋｅＶ、５．０Ｅ１５
ｃｍ-2で注入する（図４３）。
【０１４１】次に、Ｐチャネル電界効果型トランジスタ
ー領域上の前記窒化シリコン膜４５を例えば熱燐酸処理
を施すことに依り除去する。続いて、基板上に例えばＬ
ＰＣＶＤ法に依り厚さ１００ｎｍの窒化シリコン膜４５
を形成する。そして、例えば熱燐酸処理を施す事に依り
Ｐチャネル電界効果型トランジスター領域のみ前記窒化
シリコン膜４５を剥離する（図４４）。
【０１４２】次にシリコン基板２１上に例えばＬＰＣＶ
Ｄ法に依り厚さ１００ｎｍのＢＳＧ膜４０を形成する。
そして、例えば希弗酸系の処理を施す事に依りＮチャネ
ル電界効果型トランジスター領域のみ、前記ＢＳＧ膜４
０を除去する（図４５）。
【０１４３】次に前記ＢＳＧ膜４０に例えばＲＩＥ法等
の異方性エッチングを施す事に依りＢＳＧ側壁４１を形
成する。次いでＰチャネル電界効果型トランジスター領
域に例えばＢＦ2 イオン３３を３５ｋｅＶ、５．０Ｅ１
５ｃｍ-2で注入する。そして例えば１０００℃１０秒の
熱工程を加える事に依り前記ＰＳＧ側壁４７乃至ＢＳＧ
側壁４１から各々Ｐイオン４８乃至Ｂイオン４２を拡散
させると同時に注入した不純物を活性化させて、Ｎ型拡
散層４３及び、Ｐ型拡散層４４を形成する（図４６）。
【０１４４】以後は、従来例の半導体装置の製造と同様
に、配線工程等を経て半導体装置が構成される。
【０１４５】尚、上記第５の実施例に於いては、Ｎチャ
ネル電界効果型トランジスターの側壁を形成し、然る後
にＰチャネル電界効果型トランジスターの側壁を形成し
たが、側壁形成の順序が逆でも同様の効果が得られる事
も亦、言うまでもない。 （実施例６）実施例５と同様の工程により、Ｎチャネル
電界効果型トランジスター領域上にはＰＳＧ膜４６を形
成し、Ｐチャネル電界効果型トランジスター領域上には
窒化シリコン膜４５を形成する（図４２）。
【０１４６】次にＰチャネル電界効果型トランジスター
領域上の前記窒化シリコン膜４５を例えば熱燐酸処理を
施すことに依り除去する。続いて、基板上に例えばＬＰ
ＣＶＤ法に依り厚さ１００ｎｍの窒化シリコン膜４５を
形成する。そして、例えば熱燐酸処理を施す事に依りＰ
チャネル電界効果型トランジスター領域のみ前記窒化シ
リコン膜４５を剥離する（図４７）。
【０１４７】次にシリコン基板２１上に例えばＬＰＣＶ
Ｄ法に依り厚さ１００ｎｍのＢＳＧ膜４０を形成する。
そして、例えば希弗酸系の処理を施す事に依りＮチャネ
ル電界効果型トランジスター領域のみ、前記ＢＳＧ膜４
０を除去する（図４８）。
【０１４８】続いて例えば熱燐酸処理を施す事に依りＮ
チャネル電界効果型トランジスター領域の窒化シリコン
４５を剥離し、前記ＰＳＧ膜４６乃至ＢＳＧ膜４０に例
えばＲＩＥ法等の異方性エッチングを施す事に依り各々
ＰＳＧ側壁４７乃至ＢＳＧ側壁４１を形成する。次いで
Ｎチャネル電界効果型トランジスター領域に例えばＡｓ
イオン３２を３０ｋｅＶ、５．０Ｅ１５ｃｍ-2で注入す
る。そしてＰチャネル電界効果型トランジスター領域に
例えばＢＦ2 イオン３３を３５ｋｅＶ、５．０Ｅ１５ｃ
ｍ-2で注入する（図４９）。
【０１４９】次に図５０に示される工程が行われる。す
なわち例えば１０００℃１０秒の熱工程を加える事に依
りＰＳＧ側壁４７乃至ＢＳＧ側壁４１から各々Ｐイオン
４８乃至Ｂイオン４２を拡散させると同時に注入した不
純物を活性化させて、Ｎ型拡散層４３及び、Ｐ型拡散層
４４を形成する。
【０１５０】以後は、従来例の半導体装置の製造と同様
に、配線工程等を経て半導体装置が構成される。
【０１５１】上記第６の実施例では先ずＮチャネル電界
効果型トランジスター領域にＰＳＧ膜を堆積し、然る後
にＰチャネル電界効果型トランジスター領域にＢＳＧ膜
を堆積したが、Ｎ、Ｐ逆の順序で堆積しても同様の効果
が得られる事は言うまでもない。
【０１５２】また、上記第３の実施例乃至第６の実施例
の６つの実施例に於いては、ゲート電極形成時にＮチャ
ネル電界効果型トランジスター領域と、Ｐチャネル電界
効果型トランジスター領域とに各々不純物を注入する事
に依り双対ゲート相補型電界効果型トランジスターを形
成したが、ゲート電極形成の為の多結晶シリコンには不
純物の注入を行わずに、拡散層の形成の為の熱工程時に
ＰＳＧ乃至ＢＳＧからゲート電極に各々Ｐ乃至Ｂをゲー
ト電極に拡散させる事に依り双対ゲート相補型電界効果
型トランジスターを形成しても同様の効果が得られる事
も亦、言うまでもない。
【０１５３】上記第２の実施例乃至第６の実施例によれ
ばＮチャネル電界効果型トランジスターの拡散層はＡｓ
ＳＧ乃至ＰＳＧ乃至ＢＰＳＧからの拡散に依り形成さ
れ、Ｐチャネル電界効果型トランジスターの拡散層はＢ
ＳＧ乃至ＢＰＳＧからの拡散に依り形成されるので、従
来の方法による電界効果型トランジスターに比べて濃く
且つ浅い拡散層を形成できる。 （実施例７）本発明の第７の実施例を図５１乃至図５６
を参照しながら説明する。
【０１５４】本実施例における発明は、ＣＭＯＳＦＥＴ
のＮ／Ｐトランジスターのうち、片方を固相拡散法を含
む方法で形成し、もう一方をイオン注入法を用いて形成
することで、工程数の増加を伴わずに浅い拡散層の形成
を可能とするものである。
【０１５５】まず、Ｐ型シリコン基板７１のＰウェル形
成領域に例えばＢイオンを１００ｋｅＶ、２．０Ｅ１３
ｃｍ-2で注入した後にＮウェル形成領域に例えばＰイオ
ンを１６ｋｅＶ、６．４Ｅ１２ｃｍ-2で注入し、その後
に１１９０℃、１５０分の熱工程を経る事によりＮウェ
ル領域７２及びＰウェル領域７３を形成する。
【０１５６】続いてＬＯＣＯＳ法により素子分離領域７
４を形成する。
【０１５７】次にシリコン基板７１上にシリコン酸化膜
７５を厚さ４ｎｍで形成し、さらにこの上に多結晶シリ
コン膜７６を厚さ２００ｎｍで形成する。
【０１５８】次に多結晶シリコン膜７６及びシリコン酸
化膜７５を例えばＲＩＥ法によりエッチングし、ゲート
電極を形成する。
【０１５９】次に基板全体を酸化し、基板全面に約１０
０オングストロームの厚さの酸化膜７７を形成する。こ
の後、Ｐチャネル電界効果型トランジスター領域上にレ
ジスト層７８を形成し、このレジスト層７８をマスクに
Ｎチャネル電界効果型トランジスター領域上にのみＡｓ
イオンをイオン注入することにより、浅いソース／ドレ
イン拡散層７９を形成する（図５１）。
【０１６０】次に、Ｎチャネル電界効果型トランジスタ
ー領域上にレジスト層７８を形成し、ＢＦ2 + イオンを
イオン注入することにより、Ｐチャネル電界効果型トラ
ンジスター領域に浅いソース／ドレイン拡散層８０を形
成する（図５２）。
【０１６１】次にＰチャネル電界効果型トランジスター
領域上の酸化膜７７を選択的に剥離する。
【０１６２】次にＮチャネル電界効果型トランジスター
領域上のレジスト層７８を剥離した後、基板全面に濃度
５Ｅ２１ｃｍ-3程度のＢＳＧ８１を約１０００オングス
トロームの厚さで成膜し、ＲＩＥ法等の異方性エッチン
グを行うことにより、ゲート電極の両側にＢＳＧ側壁８
１を形成する（図５３）。
【０１６３】次に、１０００℃、１５秒の熱処理を行う
ことにより、Ｐチャネル電界効果型トランジスター領域
のみ、ＢＳＧ側壁からＳｉ基板へボロンを拡散させる。
この時、Ｎチャネル電界効果型トランジスタ領域上で
は、酸化膜がストッパーとなりボロンは拡散されない。
【０１６４】さらに、Ｐチャネル電界効果型トランジス
ター領域上にレジスト層７８を形成し、レジスト層７８
をマスクに、Ｎチャネル電界効果型トランジスター領域
上にのみＡｓイオンを注入し、深いソース／ドレイン拡
散層８２を形成する（図５４）。
【０１６５】次に、Ｎチャネル電界効果型トランジスタ
ー領域上にレジスト層７８を形成し、Ｐチャネル電界効
果型トランジスター領域のみに、ＢＦ2 イオンを注入す
ることにより、深いソース／ドレイン拡散層８３を形成
する（図５５）。
【０１６６】最後にレジスト層７８を剥離する（図５
６）。
【０１６７】尚、上記工程では、固相拡散の際のストッ
パー膜として、熱酸化膜を用いているが、この熱酸化膜
の替わりに、シリコン酸化膜やシリコン窒化膜などの堆
積膜を用いることも可能である。
【０１６８】また、上記工程では、１０００℃、１５秒
の高温短時間の熱処理により、Ｐチャネル電界効果型ト
ランジスター領域でのＢＳＧ側壁からＳｉ基板への固相
拡散を行っているが、この工程を省略し、上記工程の最
後のレジスト層７８を剥離した後のソース／ドレイン領
域の活性化の熱処理でＢＳＧ側壁からＳｉ基板へのＢの
固相拡散を行うこも可能である。
【０１６９】従来、ボロンの拡散係数は大きいために、
浅い拡散層の形成は難しかったが、本実施例では、固相
拡散を用いるため、浅い拡散層の形成が可能となる。さ
らに、固相拡散を用いるのはＰチャネル電界効果型トラ
ンジスターのみであるので、工程数の増加は問題となら
ない。
【０１７０】尚、本実施例では、Ｐチャネル側でＢＳＧ
からの固相拡散を行っているが、反対に、Ｎチャネル側
で、ＰＳＧ、ＡｓＳＧ等からの固相拡散を行い、Ｐチャ
ネル側ではイオン注入による拡散を行っても良い。 （実施例８）本発明の第８の実施例を図５７乃至図６２
を参照しながら詳細に説明する。
【０１７１】本実施例は、従来困難であった浅く且つ高
濃度の不純物プロファイルを得るものである。
【０１７２】まず、ｎ型シリコン基板７１上にＬＯＣＯ
Ｓ法により素子領域８４を形成する。
【０１７３】次に、素子領域を酸化してゲート酸化膜８
５を４０オングストロームの厚さに形成し、その上にボ
ロンドープトポリシリコン８６を２００オングストロー
ムの厚さに形成する。
【０１７４】次に全面にレジスト８７を塗布し、ゲート
電極より大きめにパターニングする。このレジストパタ
ーン８７をマスクに、ボロンドープトポリシリコン８６
及びゲート酸化膜８５をエッチングし、レジストパター
ンを除去する（図５７）。
【０１７５】次に、シリコン基板７１全面にボロンドー
プトポリシリコン膜８６を２０００オングストロームの
厚さに堆積させる。
【０１７６】さらに、全面にレジスト８７を塗布し、パ
ターニングにより、ゲート電極とソース／ドレインの引
き出し電極形成領域上にレジストパターン８７を形成す
る（図５８）。
【０１７７】次に、このレジストパターン８７をマスク
に、ボロンドープトポリシリコンをエッチングし、ゲー
ト電極８８及びソース／ドレインの引き出し電極８９を
形成しレジストパターン８７を剥離する。
【０１７８】さらに、全面にボロンを高濃度に含むシリ
カガラス（ＢＳＧ）９０を３０００オングストロームの
厚さに堆積する（図５９）。
【０１７９】次に全面をエッチバックすることにより、
ＢＳＧ９０をゲート電極８８とソース／ドレインの引き
出し電極８９との間の溝に埋め込み、１０００℃、１５
秒の熱処理を行いＢＳＧ９０及びボロンドープトポリシ
リコン８９からソース／ドレイン領域にボロンを拡散さ
せる。
【０１８０】この時、ボロンドープトポリシリコンの方
がＢＳＧよりもボロンの拡散速度が速いために、内側に
浅い拡散層９１外側に深い拡散層９２が形成される。
【０１８１】次に基板全面にＴｉ９３を８００オングス
トロームの厚さに堆積させる（図６０）。
【０１８２】次に、８００℃の熱処理を行うことによ
り、Ｔｉ９３とボロンドープトポリシリコン８８，８９
を反応させて、Ｔｉシリサイド９４を形成する。続いて
未反応のＴｉを硫酸と過酸化水素水の混合液で除去す
る。
【０１８３】次に全面にＳｉＯ2 膜９５を５０００オン
グストロームの厚さに堆積する（図６１）。
【０１８４】最後に、ＳｉＯ2 膜９５中に電極引き出し
用のコンタクトホールを開孔し、Ａｌ配線９６を形成す
る。
【０１８５】以上説明したように本実施例によれば、不
純物を高濃度に含むシリコンガラスのゲート側壁からの
固相拡散を用いることにより、高濃度でしかも非常に浅
いソース／ドレイン拡散を形成することができ、微細で
駆動力の高いＭＯＳＦＥＴの製造を可能にする。しか
も、ＣＭＯＳの製造において、片ＭＯＳのみ固相拡散を
用い、固相拡散を行わないタイプに対しては、固相拡散
の拡散防止層を形成することで、工程の増加を伴わずに
微細で高性能なＣＭＯＳＦＥＴｓを提供することも可能
である。
【０１８６】
【発明の効果】以上説明したように本発明によれば、ソ
ースおよびドレインが、それぞれ相対的に上記フィール
ド酸化膜側に位置する第２導電型不純物を含む第１の拡
散層と、上記チャネル形成領域側に位置する該第２導電
型不純物を含む第２の拡散層とを有し、ゲート両側の第
２の拡散層が上述したように浅くかつ高濃度に形成され
ることにより微細ＭＯＳにおいて短チャネル効果を押え
つつ寄生抵抗を減少させることができるため、大きなド
レイン電流を得ることができると同時に、第１の拡散層
へサリサイド工程による電極形成を行った際、低いコン
タクト抵抗と、リーク電流を押えることができる程度に
その第１の拡散層を深く設定することができる。
【図面の簡単な説明】
【図１】 第１の発明のＭＯＳＦＥＴの基本構造概念
図。
【図２】 第１の発明の一実施例に係るＭＯＳＦＥＴの
要部となる第２の拡散層の形成工程および構造を示すプ
ロファイル線図。
【図３】 第１の発明のＭＯＳＦＥＴ製造プロセスの第
１の例を示す工程別素子断面図。
【図４】 第１の発明のＭＯＳＦＥＴ製造プロセスの第
２の例を示す工程別素子断面図。
【図５】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図６】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図７】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図８】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図９】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１０】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１１】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１２】 第１の発明のＭＯＳＦＥＴ製造プロセスの
第３の例を示す工程別素子断面図。
【図１３】 第１の発明のＭＯＳＦＥＴ製造プロセスの
第４の例を示す工程別素子断面図。
【図１４】 第１の発明のＭＯＳＦＥＴ製造プロセスの
第５の例を示す工程別素子断面図。
【図１５】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１６】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１７】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１８】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図１９】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図２０】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図２１】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図２２】 第１の発明のＭＯＳＦＥＴの特性評価図。
【図２３】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２４】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２５】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２６】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２７】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２８】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図２９】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３０】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３１】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３２】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３３】 第２の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３４】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３５】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３６】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３７】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３８】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図３９】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４０】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４１】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４２】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４３】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４４】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４５】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４６】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４７】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４８】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図４９】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５０】 第３の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５１】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５２】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５３】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５４】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５５】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５６】 第４の発明のＣＭＯＳ製造プロセスを示す
工程別素子断面図。
【図５７】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図５８】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図５９】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図６０】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図６１】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図６２】 第６の発明のＭＯＳＦＥＴ製造プロセスを
示す工程別素子断面図。
【図６３】 第１の発明の第２の拡散層の深さＸj のＳ
係数への寄与の度合を説明する特性曲線図。
【図６４】 ＬＤＤ構造を持つ従来のＭＯＳＦＥＴの製
造プロセスの一例を示す工程別素子断面図。
【図６５】 従来のＭＯＳＦＥＴ製造プロセスを示す工
程別素子断面図。
【符号の説明】
２１、７１ 半導体基板 ２２、７２ Ｐウェル領域 ２３、７３ Ｎウェル領域 ２４、７４ 素子分離領域 ２５、３４、４２ Ｂイオン ２６、３４、４８ Ｐイオン ２７、３５、３６、７５ シリコン酸化膜 ２８、７６ 多結晶シリコン膜 ２９、８８ ゲート電極 ３０、３１ ＢＰＳＧ ３２、３８ Ａｓイオン ３３ ＢＦ2 イオン ３７、３９ ＡｓＳＧ膜 ４０、４１、８１、９０ ＢＳＧ膜 ４３ Ｎ型拡散層 ４４ Ｐ型拡散層 ４５ 窒化シリコン膜 ４６、４７ ＰＳＧ膜 ７１ Ｐ型シリコン基板 ７７ 酸化膜 ７８、８７ レジスト ８０、９１ 浅いソースドレイン拡散層 ８２、９２ 深いソースドレイン拡散層 ８４ 素子領域 ８５ ゲート酸化膜 ８６ ボロンドープトポリシリコン ８９ ソース、ドレインの引き出し電極 ９３ Ｔｉ ９４ Ｔｉシリサイド ９５ ＳｉＯ2 膜 ９６ Ａｌ １０１ シリコン基板 １０２ フィールド酸化膜 １０３ ゲート酸化膜 １０４ ゲート多結晶シリコン膜 １０５ シリコン酸化膜 １０６、１０７ 窒化シリコン膜側壁 １０８、１０９ 第１の拡散層 １１２、１１３ 第２の拡散層 ２０１ シリコン基板 ２０２ フィールド酸化膜 ２０３ ゲート酸化膜 ２０４ ゲート多結晶シリコン膜 ２０５ シリコン酸化膜 ２０６、２０７ ＢＳＧ膜側壁 ２０８、２１０ 第１の拡散層 ２０９、２１１ 第２の拡散層 ３０１ シリコン基板 ３０２ フィールド酸化膜 ３０３ ゲート絶縁膜 ３０４ ゲート多結晶シリコン膜 ３０５ シリコン酸化膜 ３０６、３０７ ＡｓＳＧまたはＰＳＧ膜側壁 ３０８、３０９ 第１の拡散層 ３１０、３１１ 第２の拡散層 ４０１ シリコン基板 ４０２ フィールド酸化膜 ４０３ ゲート酸化膜 ４０４ ゲート多結晶シリコン膜 ４０５ シリコン酸化膜 ４０６ ＢＳＧ膜側壁 ４１０、４１１ 第１の拡散層 ４１２、４１３ 第２の拡散層 ４１４、４１５ ＢＳＧ膜側壁 ４１６ ソース電極 ４１７ ドレイン電極 ８０１ シリコン基板 ８０２ フィールド酸化膜 ８０３ ゲート酸化膜 ８０４ ゲート多結晶シリコン膜 ８０５ シリコン酸化膜 ８０６、８０７ ＢＳＧ膜側壁 ８０８、８０９ エピタキシャル成長膜 ８１１、８１２ 第１拡散層 ８１３、８１４ 第２拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩井 洋 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 牛久 幸広 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 小野 端城 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 赤坂 泰志 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 新居 英明 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 松田 聡 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 勝又 康弘 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (56)参考文献 特開 平４−23462（ＪＰ，Ａ) 特開 昭53−10282（ＪＰ，Ａ) 特開 平３−218025（ＪＰ，Ａ) 特開 平２−9134（ＪＰ，Ａ) 特開 昭48−5371（ＪＰ，Ａ) 特開 昭51−91675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板上における素子分
    離領域によって囲まれる領域上に形成されたゲート電極
    と、 前記半導体基板内の前記ゲート電極直下の領域により構
    成されるチャネル形成領域と、前記素子分離領域と前記チャネル形成領域との間の前記
    半導体基板内に形成された第２導電型のソース領域及び
    ドレイン領域とを具備し、 前記ソース領域及びドレイン領域はそれぞれ、 前記チャネル形成領域を挟持するように前記半導体基板
    内に形成された第２導電型不純物拡散領域からなる第１
    の拡散層と、 該第１の拡散層と前記チャネル形成領域との間に位置
    し、前記第１の拡散層よりも浅く形成されるとともに、
    キャリアの深さ方向分布が、ピークにおいて５×１０ 18
    ｃｍ -3 以上であって、かつ０．０４μｍ以下の深さにお
    いて上記半導体基板のキャリア濃度と一致するプロファ
    イルを有する第２導電型不純物拡散領域からなる第２の
    拡散層 とを備えていることを特徴とする半導体装置。
  2. 【請求項２】第１導電型の半導体基板上における素子分
    離領域によって囲まれる領域上に形成されたゲート電極
    と、前記半導体基板内の前記ゲート電極直下の領域によ
    り構成されるチャネル形成領域と、前記素子分離領域と
    前記チャネル形成領域との間の前記半導体基板内に形成
    された第２導電型のソース領域及びドレイン領域とを具
    備し、前記ソース領域及びドレイン領域はそれぞれ、前
    記チャネル形成領域を挟持するように前記半導体基板内
    に形成された第２導電型不純物拡散領域からなる第１の
    拡散層と、該第１の拡散層と前記チャネル形成領域との
    間に位置し、前記第１の拡散層よりも浅く形成されると
    ともに、キャリアの深さ方向分布が、ピークにおいて５
    ×１０ 18 ｃｍ -3 以上であって、かつ０．０４μｍ以下の
    深さにおいて上記半導体基板のキャリア濃度と一致する
    プロファイルを有する第２導電型 不純物拡散領域からな
    る第２の拡散層とを備えている半導体装置の製造方法で
    あって、 半導体基板上の素子分離領域によって囲まれたＰウェル
    領域とＮウェル領域上にそれぞれゲート電極を形成する
    工程と、このゲート電極の両側にＩＩＩ族及びＶ族両方
    の不純物をドープしたシリケートガラスよりなる側壁を
    形成する工程と、熱処理によりこのシリケートガラスか
    らＩＩＩ族及びＶ族の不純物を基板に拡散させる工程
    と、前記ゲート電極が形成されたＮチャネル電界効果型
    トランジスター形成領域の上部に選択的に酸化シリコン
    膜を形成する工程と、熱処理を行いＮチャネル電界効果
    型トランジスター形成領域のＩＩＩ族の不純物を選択的
    に酸化シリコンに吸い出させる工程とを含むことを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】第１導電型の半導体基板上における素子分
    離領域によって囲まれる領域上に形成されたゲート電極
    と、前記半導体基板内の前記ゲート電極直下の領域によ
    り構成されるチャネル形成領域と、前記素子分離領域と
    前記チャネル形成領域との間の前記半導体基板内に形成
    された第２導電型のソース領域及びドレイン領域とを具
    備し、前記ソース領域及びドレイン領域はそれぞれ、前
    記チャネル形成領域を挟持するように前記半導体基板内
    に形成された第２導電型不純物拡散領域からなる第１の
    拡散層と、該第１の拡散層と前記チャネル形成領域との
    間に位置し、前記第１の拡散層よりも浅く形成されると
    ともに、キャリアの深さ方向分布が、ピークにおいて５
    ×１０ 18 ｃｍ -3 以上であって、かつ０．０４μｍ以下の
    深さにおいて上記半導体基板のキャリア濃度と一致する
    プロファイルを有する第２導電型不純物拡散領域からな
    る第２の拡散層とを備えている半導体装置の製造方法で
    あって、 半導体基板上の素子分離領域によって囲まれたＰウェル
    領域とＮウェル領域上にそれぞれゲート電極を形成する
    工程と、Ｎチャネル電界効果型トランジスター形成領域
    のゲート電極の両側にヒ素あるいは燐をドープしたシリ
    ケートガラスよりなる側壁を形成する工程と、熱処理に
    よりこのシリケートガラスからヒ素あるいは燐をＮチャ
    ネル電界効果型トランジスター形成領域の基板に拡散さ
    せる工程 と、Ｐチャネル電界効果型トランジスター形成
    領域のゲート電極の両側に硼素をドープしたシリケート
    ガラスよりなる側壁を形成する工程と、熱処理によりこ
    のシリケートガラスから硼素をＰチャネル電界効果型ト
    ランジスター形成領域の基板に拡散させる工程とを含む
    ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】第１導電型の半導体基板上における素子分
    離領域によって囲まれる領域上に形成されたゲート電極
    と、前記半導体基板内の前記ゲート電極直下の領域によ
    り構成されるチャネル形成領域と、前記素子分離領域と
    前記チャネル形成領域との間の前記半導体基板内に形成
    された第２導電型のソース領域及びドレイン領域とを具
    備し、前記ソース領域及びドレイン領域はそれぞれ、前
    記チャネル形成領域を挟持するように前記半導体基板内
    に形成された第２導電型不純物拡散領域からなる第１の
    拡散層と、該第１の拡散層と前記チャネル形成領域との
    間に位置し、前記第１の拡散層よりも浅く形成されると
    ともに、キャリアの深さ方向分布が、ピークにおいて５
    ×１０ 18 ｃｍ -3 以上であって、かつ０．０４μｍ以下の
    深さにおいて上記半導体基板のキャリア濃度と一致する
    プロファイルを有する第２導電型不純物拡散領域からな
    る第２の拡散層とを備えている半導体装置の製造方法で
    あって、 半導体基板上の素子分離領域によって囲まれたＰウェル
    領域とＮウェル領域上にそれぞれゲート電極を形成する
    工程と、前記半導体基板全面に中間膜を形成する工程
    と、Ｐチャネル電界効果型トランジスター形成領域及び
    Ｎチャネル電界効果型トランジスター形成領域のいずれ
    か一方の領域に第１導電型または第２導電型の不純物を
    注入する工程と、Ｐチャネル電界効果型トランジスター
    形成領域及びＮチャネル電界効果型トランジスター形成
    領域のいずれか他方の領域の前記中間膜を除去する工程
    と、前記ゲート電極の両側に第２導電型または第１導電
    型の不純物がドープされたシリケートガラスよりなる側
    壁を形成する工程と、熱処理によりこのシリケートガラ
    スから前記他方の領域に選択的に第２導電型または第１
    導電型の不純物を拡散させる工程とを含むことを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 第１導電型の半導体基板上における素子分
    離領域によって囲まれる領域上に形成されたゲート電極
    と、前記半導体基板内の前記ゲート電極直下の領域によ
    り構成されるチャネル形成領域と、前記素子分離領域と
    前記チャネル形成領域との間の前記半導体基板内に形成
    された第２導電型のソース領域及びドレイン領域とを具
    備し、前記ソース領域及びドレイン領域はそれぞれ、前
    記チャネル形成領域を挟持するように前記半導体基板内
    に形成された第２導電型不純物拡散領域からなる第１の
    拡散層と、該第１の拡散層と前記チャネル形成領域との
    間に位置し、前記第１の拡散層よりも浅く形成されると
    ともに、キャリアの深さ方向分布が、ピークにおいて５
    ×１０ 18 ｃｍ -3 以上であって、かつ０．０４μｍ以下の
    深さにおいて上記半導体基板のキャリア濃度と一致する
    プロファイルを有する第２導電型不純物拡散領域からな
    る第２の拡散層とを備えている半導体装置の製造方法で
    あって、 半導体基板上に素子領域を形成する工程と、この素子領
    域上にゲート絶縁膜を形成しパターニングする工程と、
    全面に不純物をドープしたポリシリコン層を形成する工
    程と、このポリシリコン層をパターニングしてゲート電
    極及びこのゲート電極の両脇に所定の間隔をあけてソー
    ス、ドレインの引き出し電極を形成する工程と、このゲ
    ート電極とソース、ドレインの引き出し電極との間に不
    純物をドープしたシリケートガラスを埋め込む工程と、
    熱処理によりこのシリケートガラス及び前記ソース、ド
    レインの引き出し電極から基板に不純物を拡散させソー
    ス、ドレイン層を形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
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