KR100577607B1 - 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법 - Google Patents

반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법 Download PDF

Info

Publication number
KR100577607B1
KR100577607B1 KR1020040058626A KR20040058626A KR100577607B1 KR 100577607 B1 KR100577607 B1 KR 100577607B1 KR 1020040058626 A KR1020040058626 A KR 1020040058626A KR 20040058626 A KR20040058626 A KR 20040058626A KR 100577607 B1 KR100577607 B1 KR 100577607B1
Authority
KR
South Korea
Prior art keywords
conductivity type
substrate
well
impurity
type impurity
Prior art date
Application number
KR1020040058626A
Other languages
English (en)
Other versions
KR20060010056A (ko
Inventor
김명수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040058626A priority Critical patent/KR100577607B1/ko
Priority to US11/170,944 priority patent/US20060024929A1/en
Publication of KR20060010056A publication Critical patent/KR20060010056A/ko
Application granted granted Critical
Publication of KR100577607B1 publication Critical patent/KR100577607B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

깊은 웰을 형성하는 방법 및 이를 포함하는 반도체 장치가 개시되어 있다. 깊을 웰을 형성하기 위해, 우선 기판 표면 아래로 제1 도전형 불순물을 주입한다. 상기 기판에 부분적으로 상기 제1 도전형과 반대의 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성한다. 상기 불순물들이 기판 외부로 확산하는 것을 방지하기 위하여 상기 기판 상부면에 불순물 확산 방지막을 형성한다. 이어서, 상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성하여 반도체 장치용 웰을 완성한다. 상기 방법에 의하면, 웰 형성 시에 불순물의 외부 확산을 방지할 수 있다.

Description

반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체 장치의 제조 방법{Method of forming well for using semiconductor device and method of manufacturing of semiconductor device having the same}
도 1 내지 도 6은 본 발명의 제1 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7은 이온 주입 공정을 수행한 직후의 불순물 이온의 도핑 프로파일 및 드라이브 인 공정을 수행한 이 후의 불순물 이온의 도핑 프로파일을 개략적으로 도시한 것이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 17은 본 발명의 제4 실시예에 따라 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치용 웰 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 불순물 확산을 위한 드라이브 인 공정을 수반하는 반도체 장치의 웰 형성 방법 및 상기 깊은 웰을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 고전압 제품의 경우에 제품의 입출력회로는 고전압소자로 하고 내부의 논리회로는 저전압소자로 하게 된다. 대부분의 경우 고전압과 저전압소자는 중요한 자체소자의 특성으로서 항복전압(breakdown voltage)과 소자의 문턱 전압(threshold voltage)을 설정하여야 한다. 문턱 전압을 조절하기 위한 이온 주입을 각각의 소자가 형성될 부위에 별도로 실시하여야 하므로 독립적인 이온 주입 공정이 요구된다.
일반적인 회로의 경우 CMOS 트랜지스터를 기본 구조로 하므로 상기 CMOS트랜지스터에 포함되는 P형 및 N형 트랜지스터를 형성하기 위해서는 N-웰 및 P-웰 형성 공정이 수반되어야 한다.
그런데, 상기 고전압 트랜지스터의 경우 통상적으로 동작 전압이 10V 이상이므로, 상기 고전압이 가해지는 전체 드레인 영역의 정션 깊이는 매우 깊어야 한다. 때문에, 상기 채널 영역 및 상기 드레인 영역 하부에 형성되는 N-웰 또는 P-웰은 상기 드레인 영역에 비해 웰의 깊이가 더 깊어야 한다. 또한, 상기 드레인으로부터 벌크 기판으로의 누설 전류를 감소시키기 위해서는 상기 채널 영역 및 드레인 영역에 형성되는 N-웰 또는 P-웰 내의 불순물은 매우 저농도를 가져야 한다.
상기와 같이, 저농도를 갖는 깊은 웰을 형성하기 위해서는 먼저 고 에너지로 불순물의 이온 주입 공정을 수행한다. 이 후에, 주입된 불순물을 확산시키기 위하여 고온에서 열처리하는 드라이브 인(drive-in) 공정을 수행한다. 상기 드라이브 인 공정을 수행하면, 상기 기판 표면으로부터 깊게 이온 주입된 불순물들은 사방으로 확산하면서 상기 기판 상부 표면과 인접하는 부위에 불순물 농도가 증가되고 웰의 깊이도 더 깊어지게 된다.
그런데, 상기 드라이브 인 공정을 수행하는 중에 상기 기판에 주입된 불순물들이 과도하게 확산되면서 기판 상부 표면을 통해 외부로 상기 불순물이 아웃-디퓨즈(out-diffuse)되는 등의 문제가 발생하게 된다. 인(P)과 같은 N형 불순물의 경우에는 버퍼 산화막에 불순물이 캡쳐(capture)되므로 버퍼 산화막을 넘어 외부까지 확산되는 경우가 거의 없지만, 붕소와 같은 P형 불순물은 버퍼 산화막을 넘어 외부까지 쉽게 확산된다.
상기와 같이 불순물이 아웃-디퓨즈되는 경우, 웰 내에 포함되어 있는 불순물의 농도 프로파일이 변화하게 되고, 이로 인해 후속 공정에서 형성되는 트랜지스터의 특성에 변화를 주게된다. 또한, 상기 아웃 디퓨즈된 불순물들은 드라이브 인 공정을 수행하는 장치를 오염시키고, 상기 드라이브 인 공정 장치가 오염됨으로서, 이 후에 상기 오염된 장치에서 드라이브 인 공정을 수행하는 경우 계속적으로 불량이 유발된다.
따라서, 본 발명의 제1 목적은 웰 형성용 불순물들이 아웃 디퓨즈되는 것을 최소화하고 웰 형성을 위한 제조 설비의 오염 발생을 감소시킬 수 있는 웰 형성 방 법을 제공하는데 있다.
본 발명의 제2 목적은 상기한 웰을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일실시예에 따른 웰 형성 방법에서, 우선 기판 표면 아래로 제1 도전형 불순물을 주입한다. 상기 기판에 부분적으로 상기 제1 도전형과 반대의 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성한다. 상기 불순물들이 기판 외부로 확산하는 것을 방지하기 위하여 상기 기판 상부면에 불순물 확산 방지막을 형성한다. 이어서, 상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 웰 형성 방법에서, 우선 기판 전면에 제1 도전형 불순물을 주입한다. 상기 기판 전면에 상기 기판 내의 불순물들이 기판 외부로 확산하는 것을 방지하기 위한 불순물 확산 방지막을 형성한다. 상기 제1 도전형 불순물이 주입되어 있는 기판에 부분적으로 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 각각 형성한다. 이어서, 상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따른 웰 형 성 방법에서, 우선 기판 상부면에 불순물의 외부 확산을 방지하기 위한 불순물 확산 방지막을 형성한다. 상기 불순물 확산 방지막이 형성되어 있는 기판 전면에 제1 도전형 불순물을 주입한다. 상기 기판에 부분적으로 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성한다. 이어서, 상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 장치의 제조 방법에서, 우선, 기판 전면에 제1 도전형 불순물을 주입한다. 상기 기판에 부분적으로 제2 도전형 불순물을 1차 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성한다. 상기 기판 전면에 상기 제1 및 제2 불순물 영역 내의 불순물의 외부 확산을 방지하기 위한 불순물 확산 방지막을 형성한다. 상기 기판을 1차 열처리하여 상기 제1 및 제2 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성한다. 상기 제1 도전형-웰에 해당하는 기판에 부분적으로 제2 도전형 불순물을 2차 주입한다. 상기 기판을 2차 열처리하여 상기 2차 주입된 제2 도전형 불순물을 확산시켜 상기 제1 도전형-웰 내부에 포켓 제2 도전형-웰을 형성한다. 이어서, 상기 제2 도전형-웰, 제1 도전형-웰 및 포켓 제2 도전형-웰에 해당하는 기판 상에 각각 트랜지스터를 형성하여 반도체 장치를 완성한다.
상기한 방법에 의하면, 상기 웰 형성을 위한 불순물 확산 공정을 수행하기 이 전에 불순물의 외부 확산을 방지하기 위한 불순물 확산 방지막을 형성하므로 상 기 불순물의 아웃 디퓨즈를 최소화할 수 있다. 또한, 상기 아웃 디퓨즈된 불순물에 의해 불순물 확산 공정을 수행하는 열처리 장치가 오염되는 것을 방지할 수 있다. 이로 인해, 원하는 도핑 프로파일을 갖는 웰을 형성할 수 있어서 반도체 장치의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는, 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명하기로 한다.
실시예 1
도 1 내지 도 6은 본 발명의 제1 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 전체가 P형의 불순물로 도핑되어 있는 반도체 기판(10) 상에 50 내지 200Å의 두께로 버퍼 산화막(12)을 형성한다. 상기 버퍼 산화막(12)은 후속의 이온 주입 공정 시의 기판(10) 손상을 방지하기 위하여 형성되는 막이다.
상기 버퍼 산화막(12)이 형성되어 있는 기판(10) 전면에 N형 불순물을 주입한다. 상기 N형 불순물은 후속 공정을 통해 저농도를 갖는 깊은 웰로서 형성되어야 하기 때문에, 상기 기판 표면으로부터 하방으로 이격되는 위치에 N형 불순물 영역(14)이 형성되도록 상기 불순물 이온을 깊게 주입한다.
도 2를 참조하면, 상기 N형 불순물이 주입되어 있는 기판(10) 상에 P형 불순물이 주입되어야 할 부위만을 선택적으로 노출시키는 제1 포토레지스트 패턴(16)을 형성한다. 상기 제1 포토레지스트 패턴(16)을 이온 주입 마스크로 사용하여 상기 P형 불순물을 이온 주입한다. 이 때, 기판(10) 표면으로부터 하방으로 이격되는 위 치에 P형 불순물 영역(18)이 형성되도록 상기 P형 불순물 이온을 깊게 주입하는 것이 바람직하다. 상기 P형 불순물의 예로서는 붕소를 들 수 있다. 상기 P형 불순물 영역(18)이 형성됨에 따라 상기 N형 불순물 영역(14a)이 한정된다.
이어서, 도시하지는 않았지만, 상기 이온 주입 마스크로 사용된 제1 포토레지스트 패턴(16)을 제거한다.
도 3을 참조하면, 상기 버퍼 산화막(12) 상에 상기 P형 불순물이 기판 외부로 확산되는 것을 방지하기 위한 실리콘 질화막(20)을 형성한다. 구체적으로, 상기 실리콘 질화막(20)은 CVD 방법으로 50 내지 3000Å정도의 두께를 갖도록 형성할 수 있다. 상기 실리콘 질화막(20)이 50Å 보다 얇은 경우에는 상기 P형 불순물의 확산을 방지하기가 어려우며, 상기 실리콘 질화막(20)이 3000Å 보다 두꺼운 경우에는 후속으로 진행되는 이온 주입 공정시에 불순물 이온 주입이 용이하지 않다.
도 4를 참조하면, 상기 N형 불순물 및 P형 불순물이 주입되어 있는 반도체 기판(10)을 열처리하는 함으로서 기판(10) 내의 상기 N형 불순물 및 P형 불순물을 확산시킨다. 상기 불순물 확산을 위한 열처리 공정은 통상적으로 드라이브 인 공정이라 한다. 상기 드라이브 인 공정을 통해, 상기 N형 불순물 및 P형 불순물이 기판(10) 표면에 인접한 영역까지 확산되고, 이로 인해 상기 기판(10) 표면 아래로 N-웰 (15)및 P-웰(19)이 각각 형성된다.
상기 P-웰(19)은 상기 기판에 기 도핑되어 있는 P형 불순물에 비해 고농도의 P형 불순물로 이루어지도록 형성한다. 상기 N-웰(17)에 해당하는 기판 상에는 후속 공정을 통해 고전압 소자를 형성할 수 있으며, 상기 P-웰(19)에 해당하는 기판 상 에는 로직 회로를 구현할 수 있다. 상기 N-웰(17)에 해당하는 기판 상에는 고전압 소자를 형성시키기 위해서는 하기 위해서는 상기 N-웰(17) 및 P-웰(19)은 1 내지 이온 주입 및 드라이브 인 공정을 통해 12㎛의 웰 깊이를 갖도록 형성되어야 한다.
이하에서, 상기 드라이브 인 공정에 의한 도핑 프로파일의 변화를 간단히 설명한다.
도 7은 이온 주입 공정을 수행한 직 후의 불순물 이온의 도핑 프로파일 및 드라이브 인 공정을 수행한 이 후의 불순물 이온의 도핑 프로파일을 개략적으로 도시한 것이다.
이온 주입 공정을 수행한 직후의 불순물 이온의 도핑 프로파일(90)을 참조하면, 이온 주입 공정을 수행한 직후에는 기판 표면으로부터 하방으로 이격되어 있는 소정 부위에서 고농도를 갖는 형태로 불순물 영역이 형성된다. 그리고, 드라이브 인 공정을 수행한 이 후의 불순물 이온의 도핑 프로파일(92)을 참조하면, 드라이브 인 공정을 수행한 이 후에는 상기 불순물이 사방으로 확산되면서 불순물 영역의 깊이가 더 깊어지게 된다. 또한, 상기 이온 주입 공정을 수행한 직후에 비해 상기 기판 표면에 인접한 부위의 불순물 농도가 증가하게 된다. 따라서, 상기 드라이브 인 공정을 통해 저농도를 가지면서 깊은 웰을 형성할 수 있다.
상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행되며, 구체적으로 질소 분위기를 갖는 약 800 내지 1300℃의 온도하에서 1 내지 10 시간동안 수행될 수 있다. 상기 드라이브 인 공정 조건을 변화시키면, 상기 N형 불순물 및 P형 불순물의 도핑 프로파일이 변화된다. 따라서, 상기 드라이브 인 공정 조건은 형성하고 자 하는 트랜지스터의 특성에 따라 적절하게 조정될 수 있다.
상기 방법에 의하면, 상기 불순물이 기판(10) 표면 쪽으로 과도하게 확산되더라도 상기 실리콘 질화막(20)에 의해 확산이 방지됨에 따라 상기 불순물이 아웃 디퓨즈 되는 것을 최소화할 수 있다. 또한, 상기 N형 불순물을 전면에 도핑한 후 부분적으로 P형 불순물을 형성함으로서 N-웰(15) 및 P-웰(19)을 각각 형성하기 때문에, 정확한 위치에 N-웰(15) 및 P-웰(19)을 형성할 수 있다.
도 5를 참조하면, 상기 기판(10)에서 N-웰(15)에 해당하는 표면 부위를 부분적으로 노출시키는 제2 포토레지스트 패턴(22)을 형성한다. 상기 제2 포토레지스트 패턴(22)을 이온 주입 마스크로 사용하여 P형 불순물을 2차 이온 주입한다. 상기 공정에 의해 형성되는 제2 P형 불순물 영역(24)은 상기 N-웰(15)에 비해 얕은 두께를 갖도록 형성한다. 이어서, 도시하지는 않았지만, 상기 이온 주입 마스크로 사용된 제2 포토레지스트 패턴(22)을 제거한다.
도 6을 참조하면, 상기 반도체 기판(10)을 열처리함으로서 상기 기판(10) 내부에 도핑되어 있는 불순물들을 확산시켜 기판 내의 상기 N-웰(15) 내부에 포켓 P-웰(26)을 형성한다. 상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행할 수 있으며, 구체적으로 질소 분위기를 갖는 약 800 내지 1300℃의 온도하에서 1 내지 10 시간동안 수행할 수 있다. 상기 드라이브 인 공정 조건을 변화시키면 상기 N형 불순물 및 P형 불순물의 도핑 프로파일이 변화된다.
상기 포켓 P-웰(26)을 형성하기 위한 드라이브 인 공정에서 불순물이 기판 표면쪽으로 과도하게 확산되더라도 상기 실리콘 질화막(20)에 의해 상기 불순물 확 산이 방지되고, 이로 인해 상기 불순물이 아웃 디퓨즈 되는 것을 최소화할 수 있다.
이어서, HF 희석액에 상기 기판을 디핑하여 상기 기판을 세정하고, 인산 스트립 공정을 수행하여 상기 실리콘 질화막(20)을 제거한다.
상기 설명한 방법에 의해 불순물의 아웃 디퓨즈를 방지하면서 고전압 소자를 포함하는 반도체 장치용 웰들을 형성할 수 있다.
실시예 2
도 8 내지 도 10은 본 발명의 제2 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 웰 형성 방법은 불순물 확산 방지막을 형성하는 순서를 제외하고는 실시예1과 동일하다.
도 8을 참조하면, P형의 불순물로 도핑되어 있는 반도체 기판 상에 50 내지 200Å의 두께로 버퍼 산화막(12)을 형성한다. 상기 버퍼 산화막(12) 상에 후속 공정에서 기판 내에 주입되는 불순물의 외부 확산을 방지하기 위한 실리콘 질화막(20)을 형성한다. 구체적으로, 상기 실리콘 질화막(20)은 CVD 방법으로 50 내지 3000Å정도의 두께를 갖도록 형성할 수 있다.
도 9를 참조하면, 상기 버퍼 산화막(12)이 형성되어 있는 기판(10) 전면에 N형 불순물을 주입한다. 상기 N형 불순물은 후속 공정을 통해 깊은 웰로서 형성되어야 하기 때문에, 상기 기판(10)표면으로부터 하방으로 이격되는 위치에 N형 불순물 영역이 형성되도록 깊게 불순물 이온을 주입한다.
다음에, 상기 N형 불순물이 주입되어 있는 기판 상에 부분적으로 P형 불순물을 이온 주입하여 N형 불순물 영역(14a)을 한정하면서 P형 불순물 영역(18)을 형성한다. 이 때, 기판 표면으로부터 하방으로 이격되는 위치에 P형 불순물 영역(18)이 형성되도록 깊게 불순물 이온을 주입하는 것이 바람직하다. 상기 P형 불순물의 예로서는 붕소를 들 수 있다.
도 10을 참조하면, 상기 반도체 기판(10)을 열처리함으로서 기판(10) 내에 도핑되어 있는 상기 N형 불순물 및 P형 불순물을 확산시키는 드라이브 인 공정을 수행한다. 상기 드라이브 인 공정을 통해, 상기 N형 불순물 및 P형 불순물이 기판 표면에 인접한 부위까지 확산되고, 이로 인해 상기 기판(10) 표면 아래로 N-웰(15) 및 P-웰(19)이 각각 형성된다. 상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행되며, 구체적으로 질소 분위기를 갖는 약 800 내지 1300℃의 온도 하에서 1 내지 10 시간동안 수행될 수 있다.
이어서, 실시예 1의 도 5 및 도 6에 도시된 것과 같이, 상기 N-웰(15)에 해당하는 기판 표면 부위에 부분적으로 P형 불순물을 2차 이온 주입한다. 상기 P형 불순물이 2차 주입되어 있는 반도체 기판(10)을 열처리하여 상기 기판 내부에 포함되는 불순물들을 확산시킴으로서 상기 N-웰(15) 내부에 포켓 P-웰(도 5, 26)을 형성한다.
상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행되며, 질소 분위기에서 약 800 내지 1300℃의 온도 하에서 1 내지 10 시간동안 수행할 수 있다.
이어서, HF 희석액에 상기 기판을 디핑하여 상기 기판을 세정하고, 인산 스 트립 공정을 수행하여 상기 실리콘 질화막(20)을 제거한다.
실시예 3
도 11 내지 도 15는 본 발명의 제3 실시예에 따라 반도체 장치용 웰을 형성하는 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 웰 형성 방법은 불순물 확산 방지막을 형성하는 순서를 제외하고는 실시예1과 동일하다.
도 11을 참조하면, P형의 불순물로 전체가 도핑되어 있는 반도체 기판(10) 상에 50 내지 200Å의 두께로 버퍼 산화막(12)을 형성한다.
상기 버퍼 산화막(12)이 형성되어 있는 기판(10) 전면에 N형 불순물을 주입한다. 상기 N형 불순물은 후속 공정을 통해 깊은 웰로서 형성되어야 하기 때문에, 상기 기판 표면으로부터 하방으로 이격되는 위치에 N형 불순물 영역(14)이 형성되도록 깊게 불순물 이온을 주입한다.
도 12를 참조하면, 상기 버퍼 산화막(12) 상에 후속 공정에서 기판(10) 내에 주입되는 불순물의 외부 확산을 방지하기 위한 실리콘 질화막(20)을 형성한다. 구체적으로, 상기 실리콘 질화막(20)은 CVD 방법으로 50 내지 3000Å정도의 두께를 갖도록 형성할 수 있다.
도 13을 참조하면, 상기 N형 불순물이 주입되어 있는 기판(10) 상에 부분적으로 P형 불순물을 이온 주입하여 N형 불순물 영역(도시안함)을 한정하면서 P형 불순물 영역(도시안함)을 형성한다. 이 때, 기판 표면으로부터 하방으로 이격되는 위치에 P형 불순물 영역이 형성되도록 깊게 불순물 이온을 주입하는 것이 바람직하 다. 상기 P형 불순물의 예로서는 붕소를 들 수 있다.
이어서, 상기 반도체 기판을 열처리함으로서 기판 내에 도핑되어 있는 상기 N형 불순물 및 P형 불순물을 확산시키는 드라이브 인 공정을 수행한다. 상기 드라이브 인 공정을 통해, 상기 N형 불순물 및 P형 불순물이 기판 표면에 인접한 영역까지 확산되고, 이로 인해 상기 기판 표면 아래에는 N-웰(15) 및 P-웰(19)이 각각 형성된다. 상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행되며, 구체적으로 질소 분위기를 갖는 약 800 내지 1300℃의 온도하에서 1 내지 10 시간동안 수행할 수 있다.
다음에, 실시예 1의 도 5 및 도 6에 도시된 것과 같이, 상기 기판에서 N-웰(15)에 해당하는 표면 아래에 부분적으로 P형 불순물을 2차 이온 주입한다. 상기 P형 불순물이 2차 주입되어 있는 반도체 기판을 열처리하여 상기 기판 내부에 포함되는 불순물들을 확산시킴으로서 기판 내의 상기 N-웰(15) 내부에 포켓 P-웰(도 5, 26)을 형성한다.
상기 드라이브 인 공정은 퍼니스형의 열처리 장치에서 수행되며, 질소 분위기에서 약 800 내지 1300℃의 온도하에서 1 내지 10 시간동안 수행할 수 있다.
상기 드라이브 인 공정을 완료하면, 상기 실리콘 질화막을 제거한다.
실시예 4
도 14 내지 도 17은 본 발명의 제4 실시예에 따라 반도체 장치를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 전체가 P형 불순물로 도핑되어 있는 반도체 기판(100)에 고전압 소자 형성 영역 및 로직 회로 형성 영역을 각각 구분한다.
다음에, 도 1 내지 도 4에서 설명한 것과 동일한 공정을 수행하여, 상기 고전압 소자 형성 영역에 해당하는 기판 표면 아래에는 N-웰(104)을 형성하고, 상기 로직 회로 형성 영역에는 P-웰(106)을 각각 형성한다. 상기 N-웰(104) 및 P-웰(106)은 이온 주입 및 드라이브 인 공정을 통해 1 내지 12㎛의 웰 깊이를 갖도록 형성되어야 한다.
다음에, 도 5에서 설명한 것과 동일한 공정을 수행한다. 구체적으로, 상기 기판에서 N-웰(104)에서 상기 고전압 소자의 NMOS 트랜지스터가 형성될 영역에만 선택적으로 P형 불순물을 2차 이온 주입한다. 상기 공정에 의해 형성되는 P형 불순물 영역은 상기 N-웰(104)에 비해 얕은 두께를 갖도록 형성한다. 상기 P형 불순물이 2차 주입되어 있는 반도체 기판을 열처리함으로서 상기 기판 내부에 포함되는 불순물들을 확산시켜 기판 내의 상기 N-웰(104) 내부에 포켓 P-웰(108)을 형성한다.
이어서, 아웃 디퓨즈를 방지하기 위해 버퍼 산화막(102) 상에 형성되어 있는 실리콘 질화막(도시안함)을 제거한다. 상기 실리콘 질화막 제거 공정은 본 단계에서 수행하지 않고 후속 공정에서 수행하여도 무방하다.
상기 기판에서 N-웰(104) 부위에는 후속 공정을 통해 고전압용 PMOS트랜지스터가 형성되고 포켓 P-웰(108) 부위에는 후속 공정을 통해 고전압용 NMOS 트랜지스터가 형성된다.
상기에서도 설명하였듯이, 버퍼 산화막(102) 상에 형성되어 있는 실리콘 질화막에 의해 N-웰(104), P-웰(106) 및 포켓 P-웰(108)을 형성하기 위한 드라이브 인 공정에서 상기 P형 불순물이 기판 외부로 아웃 디퓨즈되는 것을 최소화할 수 있다.
도 15를 참조하면, 상기 P-웰(106)이 형성되어 있는 기판 부위에 CMOS 트랜지스터를 포함하는 로직 회로들을 형성하기 위한 로직용 N-웰(110) 및 로직용 P-웰 (112)형성 공정을 더 수행한다. 상기 로직용 N-웰(110) 및 로직용 P-웰(112)은 웰 깊이에 따른 불순물 이온의 농도 차이가 거의 없는 리트로그레이드 웰로 형성하는 것이 바람직하다. 상기 리트로그레이드 웰은 고에너지 이온 주입 장비를 이용하여 고에너지 조건으로 웰의 하층부를 형성하고, 다음에 저 에너지 및 저 전류를 갖는 조건으로 이온을 주입함으로서 웰의 상층부를 형성한다.
상기 로직용 N-웰(110) 및 로직용 P-웰(112)은 통상적으로 상기 고전압 소자를 형성하기 위한 N-웰(104) 및 포켓 P-웰(108)에 비해 웰의 깊이가 얕다. 따라서, 상기 로직용 N-웰(110) 및 로직용 P-웰(112)을 형성할 시에, 드라이브 인 공정이 별도로 수행되지 않으므로 불순물의 과도한 확산에 의한 아웃 디퓨즈 현상은 거의 발생하지 않는다.
이어서, STI공정 또는 로코스 공정을 수행하여 소자 분리막(114)을 형성하여 액티브 영역 및 필드 영역을 구분한다.
만일, 이 전 공정에서 상기 실리콘 질화막을 제거하지 않은 경우에는 상기 로직용 N-웰(110) 및 로직용 P-웰(112)을 형성한 이 후에 상기 실리콘 질화막을 제 거한다. 또한, 상기 기판 상에 형성되어 있는 버퍼 산화막(102)을 제거한다.
도 16을 참조하면, 상기 기판(100) 상에 게이트 절연막으로 제공되는 실리콘 산화막(도시안함)을 형성한다. 이 때, 상기 고전압 소자 영역에 형성되어 있는 실리콘 산화막은 상기 로직 회로 영역에 형성되어 있는 실리콘 산화막에 비해 막의 두께가 더 두껍게 되도록 형성한다. 상기 실리콘 산화막 상에 게이트 도전막 및 하드 마스크막을 형성한다. 다음에, 상기 하드 마스크막, 게이트 도전막 및 실리콘 산화막을 패터닝함으로서 상기 포켓 P-웰(108), N-웰(104), 로직용 N-웰(110) 및 로직용 P-웰(112)에 해당하는 기판 상에 각각 실리콘 산화막 패턴(116), 게이트 도전막 패턴(118) 및 하드 마스크 패턴(120)으로 이루어지는 게이트 구조물(122)들을 형성한다.
도 17을 참조하면, 상기 포켓 P-웰(108)에 해당하는 기판 상에 형성된 게이트 구조물(122)의 일측면과 인접하도록 N형 불순물을 주입하여 저농도 도핑 제1 드레인 영역(124)을 형성한다. 상기 저농도 도핑 제1 드레인 영역(124)은 상기 포켓 P-웰(108)의 깊이보다 얕은 깊이로 형성하여야 한다. 다음에, 상기 게이트 구조물(122)의 일측면과 이격되면서 저농도 도핑 제1 드레인 영역(124) 내에 고농도의 N형 불순물을 주입하여 고농도 도핑 제1 드레인 영역(126)을 형성한다. 상기 고농도 도핑 제1 드레인 영역(126)을 형성할 시에, 상기 게이트 구조물(122)의 다른 일측면과 인접하도록 고농도의 N형 불순물을 주입하여 고농도 도핑 제1 소오스 영역(128)을 형성한다. 상기 공정에 의해 고전압 NMOS 트랜지스터를 완성한다.
또한, 상기 N-웰(104)에 해당하는 기판(100) 상에 형성되어 있는 게이트 구 조물(122)의 일측면과 인접하도록 P형 불순물을 주입하여 저농도 도핑 제2 드레인 영역(130)을 형성한다. 상기 저농도 도핑 제2 드레인 영역(130)은 상기 N-웰(104)의 깊이보다 얕은 깊이로 형성하여야 한다. 다음에, 상기 게이트 구조물(122)의 일측면과 이격되면서 저농도 도핑 제2 드레인 영역(130) 내에 고농도의 P형 불순물을 주입하여 고농도 도핑 제2 드레인 영역(132)을 형성한다. 상기 고농도 도핑 제2 드레인을 형성할 시에, 상기 게이트 구조물(122)의 다른 일측면과 인접하도록 고농도의 N형 불순물을 주입하여 고농도 도핑 제2 소오스 영역(134)을 형성한다.
또한, 상기 로직용 N-웰(110)에 해당하는 기판 상에 형성된 게이트 구조물(122)의 양측과 인접하도록 P형 불순물을 주입하여 제3 소오스/드레인 영역(136)을 형성한다. 그리고, 상기 로직용 P-웰(112)에 해당하는 기판(100)상에 형성된 게이트 구조물(122)의 양측에 인접하도록 N형 불순물을 주입하여 제4 소오스/드레인 영역(138)을 형성한다.
상기 이온 주입 공정에서 저농도의 불순물들을 주입하고 난 이 후 고농도의 불순물을 주입하기 이전에, 상기 게이트 구조물(122)의 양측으로 스페이서(140)를 형성하는 공정을 더 수행할 수 있다.
상기한 방법에 의하면, 고전압 소자 및 로직 소자를 포함하는 반도체 장치를 제조할 수 있다. 또한, 상기 고전압 소자에 수반되는 깊은 저농도 웰을 형성하는 공정에 있어, 불순물 확산 공정에 의한 아웃 디퓨즈 현상을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 상기 웰 형성을 위한 불순물 확산 공정 을 수행하기 이 전에 불순물 확산 방지막을 형성하므로 상기 불순물의 아웃 디퓨즈를 최소화할 수 있다. 따라서, 상기 불순물의 아웃 디퓨즈에 의해 반도체 장치의 특성이 변화되는 것을 최소화할 수 있으므로, 반도체 장치의 특성 및 신뢰성을 향상시킬 수 있다.
또한, 상기 아웃 디퓨즈된 불순물에 의해 불순물 확산 공정을 수행하는 열처리 장치가 오염되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판 표면 아래로 제1 도전형 불순물을 주입하는 단계;
    상기 기판에 부분적으로 상기 제1 도전형과 반대의 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성하는 단계;
    상기 불순물들이 기판 외부로 확산하는 것을 방지하기 위하여 상기 기판 상부면에 불순물 확산 방지막을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  2. 제1항에 있어서, 상기 기판 표면 아래로 제1 도전형 불순물을 주입하기 이전에, 상기 기판 표면상에 버퍼 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  3. 제1항에 있어서, 기판에 부분적으로 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성하는 단계는,
    상기 기판에 제2 도전형 불순물 영역이 형성될 부위만을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 상기 제2 도전형 불 순물을 주입하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  4. 제1항에 있어서, 상기 불순물 확산 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  5. 제4항에 있어서, 상기 실리콘 질화막은 50 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  6. 제1항에 있어서, 상기 제1 도전형의 불순물은 N형 불순물이고, 제2 도전형의 불순물은 P형 불순물인 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  7. 제6항에 있어서, 상기 P형 불순물은 붕소(B)를 포함하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시키기 위한 열처리 공정은 800 내지 1300℃에서 1 내지 10시간동안 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  9. 제1항에 있어서, 상기 제1 도전형-웰 및 제2 도전형-웰은 1 내지 12㎛ 의 웰 깊이를 갖도록 형성되는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  10. 제1항에 있어서, 상기 제1 도전형-웰 및 제2 도전형-웰을 각각 형성한 이 후에,
    상기 제1 도전형-웰에 해당하는 기판에 부분적으로 제2 도전형 불순물을 2차 주입하는 단계;
    상기 기판을 열처리하여 상기 2차 주입된 제2 도전형 불순물을 확산시켜 상기 제1 도전형-웰 내부에 포켓 제2 도전형-웰을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  11. 제10항에 있어서, 상기 포켓 제2 도전형-웰을 형성한 이 후에, 상기 불순물 확산 방지막을 제거하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 기판 상부면에 불순물의 외부 확산을 방지하기 위한 불순물 확산 방지막을 형성하는 단계;
    상기 불순물 확산 방지막이 형성되어 있는 기판 전면에 제1 도전형 불순물을 주입하는 단계;
    상기 기판에 부분적으로 제2 도전형 불순물을 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 제1 및 제2 도전형 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  16. 제15항에 있어서, 상기 불순물 확산 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  17. 제16항에 있어서, 상기 실리콘 질화막은 50 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치용 웰 형성 방법.
  18. 기판 전면에 제1 도전형 불순물을 주입하는 단계;
    상기 기판에 부분적으로 제2 도전형 불순물을 1차 주입시켜 제1 도전형 불순물 영역 및 제2 도전형 불순물 영역을 형성하는 단계;
    상기 기판 전면에 상기 제1 및 제2 불순물 영역 내의 불순물의 외부 확산을 방지하기 위한 불순물 확산 방지막을 형성하는 단계;
    상기 기판을 1차 열처리하여 상기 제1 및 제2 불순물 영역 내의 불순물들을 확산시켜 제1 도전형-웰 및 제2 도전형-웰을 각각 형성하는 단계;
    상기 제1 도전형-웰에 해당하는 기판에 부분적으로 제2 도전형 불순물을 2차 주입하는 단계;
    상기 기판을 2차 열처리하여 상기 2차 주입된 제2 도전형 불순물을 확산시켜 상기 제1 도전형-웰 내부에 포켓 제2 도전형-웰을 형성하는 단계; 및
    상기 제2 도전형-웰, 제1 도전형-웰 및 포켓 제2 도전형-웰에 해당하는 기판 상에 각각 트랜지스터를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 불순물 확산 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 실리콘 질화막은 50 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 제1 도전형-웰 및 제2 도전형-웰은 1 내지 12㎛ 의 웰 깊이를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 제1 도전형-웰 및 포켓 제2 도전형-웰에 해당하는 기판 상에 형성되는 트랜지스터는 고전압용 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040058626A 2004-07-27 2004-07-27 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법 KR100577607B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040058626A KR100577607B1 (ko) 2004-07-27 2004-07-27 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법
US11/170,944 US20060024929A1 (en) 2004-07-27 2005-06-30 Method of forming a well in a substrate of a transistor of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040058626A KR100577607B1 (ko) 2004-07-27 2004-07-27 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060010056A KR20060010056A (ko) 2006-02-02
KR100577607B1 true KR100577607B1 (ko) 2006-05-10

Family

ID=35732871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040058626A KR100577607B1 (ko) 2004-07-27 2004-07-27 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법

Country Status (2)

Country Link
US (1) US20060024929A1 (ko)
KR (1) KR100577607B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008011757B4 (de) * 2008-02-28 2014-11-20 Austriamicrosystems Ag Verfahren zur Aufrechterhaltung niedrigster Dotierlevel in der Halbleiterfertigung
JP2009302194A (ja) * 2008-06-11 2009-12-24 Sony Corp 電源遮断トランジスタを有する半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026219A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 웰 형성방법
KR20010004934A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5341014A (en) * 1992-01-07 1994-08-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device and a method of fabricating the same
US5296411A (en) * 1993-04-28 1994-03-22 Advanced Micro Devices, Inc. Method for achieving an ultra-reliable thin oxide using a nitrogen anneal
JP2746175B2 (ja) * 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
US5773335A (en) * 1996-08-20 1998-06-30 United Microelectronics Corp. Method for forming twin-tub wells in substrate
US5854101A (en) * 1997-04-04 1998-12-29 Powerchip Semiconductor Corporation Low mask count CMOS process with inverse-T gate LDD structure
US6051460A (en) * 1997-11-12 2000-04-18 Advanced Micro Devices, Inc. Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon
US6521501B1 (en) * 1999-05-11 2003-02-18 Advanced Micro Devices, Inc. Method of forming a CMOS transistor having ultra shallow source and drain regions
US6350641B1 (en) * 2000-05-17 2002-02-26 United Microelectronics Corp. Method of increasing the depth of lightly doping in a high voltage device
US6610585B1 (en) * 2002-02-26 2003-08-26 International Business Machines Corporation Method for forming a retrograde implant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990026219A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 웰 형성방법
KR20010004934A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US20060024929A1 (en) 2006-02-02
KR20060010056A (ko) 2006-02-02

Similar Documents

Publication Publication Date Title
US7221021B2 (en) Method of forming high voltage devices with retrograde well
KR100577923B1 (ko) 반도체 집적회로장치의 제조방법
US7456448B2 (en) Semiconductor device and method for producing the same
US9991120B2 (en) Dilution doped integrated circuit resistors
US5786252A (en) Method of manufacturing a semiconductor device, and semiconductor device manufactured by such a method
US6362062B1 (en) Disposable sidewall spacer process for integrated circuits
KR100710194B1 (ko) 고전압 반도체소자의 제조방법
KR100937667B1 (ko) 트랜지스터 제조 방법
KR100577607B1 (ko) 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법
KR20090073410A (ko) 트랜지스터 및 그 제조 방법
KR100358067B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20110023807A (ko) 반도체 장치의 제조 방법
KR100220934B1 (ko) 반도체 소자 제조방법
KR100897821B1 (ko) 반도체 소자 제조 방법
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
KR20030091814A (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR950012035B1 (ko) 상보 모스 트랜지스터 제조방법
KR100474505B1 (ko) 반도체소자의제조방법
JPH0818047A (ja) Ｍｉｓｆｅｔおよびその製造方法
KR19990020394A (ko) 반도체 소자 접합부 형성방법
KR100473734B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100913056B1 (ko) 반도체 소자의 제조방법
KR100486084B1 (ko) 엘디디형 씨모스 트랜지스터 제조 방법
KR0161884B1 (ko) 반도체 소자의 제조방법
KR101128699B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee