JP2746175B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は高耐圧半導体装置に関
し、特にＭＯＳ型の高耐圧トランジスタを含んだ高耐圧
半導体装置に関する。
し、特にＭＯＳ型の高耐圧トランジスタを含んだ高耐圧
半導体装置に関する。
【０００２】
【従来の技術】蛍光表示管の駆動回路に用いる高耐圧半
導体装置を例にして、従来の高耐圧半導体装置を説明す
る。この高耐圧半導体装置の最終段はＰチャネルの高耐
圧ＭＯＳトランジスタからなり、この高耐圧ＭＯＳトラ
ンジスタのドレイン領域はソース領域に対し−４０Ｖ程
度の高電圧に印加されている。この高耐圧半導体装置の
出力端子であるこのドレイン領域が蛍光表示管の入力端
子となり、この高耐圧ＭＯＳトランジスタがオン状態の
ときこの蛍光表示管もオン状態になる。
導体装置を例にして、従来の高耐圧半導体装置を説明す
る。この高耐圧半導体装置の最終段はＰチャネルの高耐
圧ＭＯＳトランジスタからなり、この高耐圧ＭＯＳトラ
ンジスタのドレイン領域はソース領域に対し−４０Ｖ程
度の高電圧に印加されている。この高耐圧半導体装置の
出力端子であるこのドレイン領域が蛍光表示管の入力端
子となり、この高耐圧ＭＯＳトランジスタがオン状態の
ときこの蛍光表示管もオン状態になる。
【０００３】本発明者は、特開昭６４−６４２５１号公
報に開示された構造の高耐圧半導体装置を、先に出願し
た。この出願の高耐圧半導体装置はＣＭＯＳトランジス
タから構成される内部回路と出力バッファの最終段をな
すＰチャネルの高耐圧ＭＯＳトランジスタとからなり、
この高耐圧ＭＯＳトランジスタはＰ型シリコン基板の表
面に設けられた第１のＮウェルの表面に設けられ、この
高耐圧ＭＯＳトランジスタのドレイン領域は第１のＮウ
ェルの表面に設けられたＰウェルとこのＰウェルの表面
にフィールド酸化膜に自己整合的に設けられたＰ+ 型拡
散層とからなる。さらにこの高耐圧ＭＯＳトランジスタ
のゲート電極は、ゲート酸化膜を介して上記第１のＮウ
ェルのなすチャネル領域とこのチャネル領域に隣接する
上記Ｐウェルとを覆い、さらに、フィールド酸化膜上に
まで延在している。上記ＣＭＯＳトランジスタのＮチャ
ネルＭＯＳトランジスタはＰ型シリコン基板の表面に設
けられ、ＰチャネルＭＯＳトランジスタは上記第１のＮ
ウェルより接合の深さの浅い第２のＮウェルの表面に設
けられている。
報に開示された構造の高耐圧半導体装置を、先に出願し
た。この出願の高耐圧半導体装置はＣＭＯＳトランジス
タから構成される内部回路と出力バッファの最終段をな
すＰチャネルの高耐圧ＭＯＳトランジスタとからなり、
この高耐圧ＭＯＳトランジスタはＰ型シリコン基板の表
面に設けられた第１のＮウェルの表面に設けられ、この
高耐圧ＭＯＳトランジスタのドレイン領域は第１のＮウ
ェルの表面に設けられたＰウェルとこのＰウェルの表面
にフィールド酸化膜に自己整合的に設けられたＰ+ 型拡
散層とからなる。さらにこの高耐圧ＭＯＳトランジスタ
のゲート電極は、ゲート酸化膜を介して上記第１のＮウ
ェルのなすチャネル領域とこのチャネル領域に隣接する
上記Ｐウェルとを覆い、さらに、フィールド酸化膜上に
まで延在している。上記ＣＭＯＳトランジスタのＮチャ
ネルＭＯＳトランジスタはＰ型シリコン基板の表面に設
けられ、ＰチャネルＭＯＳトランジスタは上記第１のＮ
ウェルより接合の深さの浅い第２のＮウェルの表面に設
けられている。
【０００４】上記公開公報記載の高耐圧半導体装置で
は、内部回路を構成するＣＭＯＳトランジスタはツイン
・ウェルに形成されてはいない。このため、サブミクロ
ン・デザイン・ルールの高耐圧半導体装置は、上記公開
公報のままでは得られない。本発明者はこの公開公報に
記載された高耐圧半導体装置をベースにして、サブミク
ロン・デザイン・ルールの高耐圧半導体装置の検討のた
めの実験評価を行なった。
は、内部回路を構成するＣＭＯＳトランジスタはツイン
・ウェルに形成されてはいない。このため、サブミクロ
ン・デザイン・ルールの高耐圧半導体装置は、上記公開
公報のままでは得られない。本発明者はこの公開公報に
記載された高耐圧半導体装置をベースにして、サブミク
ロン・デザイン・ルールの高耐圧半導体装置の検討のた
めの実験評価を行なった。
【０００５】高耐圧半導体装置の製造工程の断面模式図
である図６，図７を参照すると、上記公開公報記載の高
耐圧半導体装置のベースにした０．５μｍデザイン・ル
ールの高耐圧半導体装置は、以下のように形成される。
である図６，図７を参照すると、上記公開公報記載の高
耐圧半導体装置のベースにした０．５μｍデザイン・ル
ールの高耐圧半導体装置は、以下のように形成される。
【０００６】まず、Ｐチャネルの高耐圧ＭＯＳトランジ
スタの形成予定領域を内包する領域に開口部を有するフ
ォトレジスト膜３２２Ａをマスクにしたイオン注入によ
り、Ｐ型シリコン基板３０１内に燐イオン注入層３４２
が形成される〔図６（ａ）〕。フォトレジスト膜３２２
Ａが除去された後、所要の熱処理により、Ｐ型シリコン
基板３０１表面にＮウェル３１２が形成される。このＮ
ウェル３１２の接合の深さは、３．５μｍ程度である
〔図６（ｂ）〕。
スタの形成予定領域を内包する領域に開口部を有するフ
ォトレジスト膜３２２Ａをマスクにしたイオン注入によ
り、Ｐ型シリコン基板３０１内に燐イオン注入層３４２
が形成される〔図６（ａ）〕。フォトレジスト膜３２２
Ａが除去された後、所要の熱処理により、Ｐ型シリコン
基板３０１表面にＮウェル３１２が形成される。このＮ
ウェル３１２の接合の深さは、３．５μｍ程度である
〔図６（ｂ）〕。
【０００７】次に、内部回路を構成する（高耐圧ではな
い）ＰチャネルＭＯＳトランジスタの形成予定領域を内
包する領域に開口部を有するフォトレジスト膜３２２Ｂ
をマスクにしたイオン注入により、Ｐ型シリコン基板３
０１内に燐イオン注入層３３２が形成される〔図６
（ｃ）〕。フォトレジスト膜３２２Ｂが除去された後、
所要の熱処理により、Ｐ型シリコン基板３０１表面にＮ
ウェル３０２が形成される。このＮウェル３０２の接合
の深さは、３μｍ程度である〔図６（ｄ）〕。
い）ＰチャネルＭＯＳトランジスタの形成予定領域を内
包する領域に開口部を有するフォトレジスト膜３２２Ｂ
をマスクにしたイオン注入により、Ｐ型シリコン基板３
０１内に燐イオン注入層３３２が形成される〔図６
（ｃ）〕。フォトレジスト膜３２２Ｂが除去された後、
所要の熱処理により、Ｐ型シリコン基板３０１表面にＮ
ウェル３０２が形成される。このＮウェル３０２の接合
の深さは、３μｍ程度である〔図６（ｄ）〕。
【０００８】次に、ＮチャネルＭＯＳトランジスタの形
成予定領域を内包する領域に開口部を有するフォトレジ
スト膜３２３Ａをマスクにしたイオン注入により、Ｐ型
シリコン基板３０１内にボロンイオン注入層３３３が形
成される〔図７（ａ）〕。フォトレジスト膜３２３Ａが
除去された後、上記Ｐチャネルの高耐圧ＭＯＳトランジ
スタのドレイン領域の一部をなすＰウェルの形成予定領
域に開口部を有するフォトレジスト膜３２３Ｂをマスク
にしたイオン注入により、Ｎウェル３１２内にボロンイ
オン注入層３４３が形成される。フォトレジスト膜３２
３ＢとＮウェル３１２との（フォト・マスク設計上の）
最小オーバーラップ幅は１．５μｍ程度である〔図７
（ｂ）〕。フォトレジスト膜３２３Ｂが除去された後、
所要の熱処理が施され、Ｐ型シリコン基板３０１表面に
はＰウェル３０３が形成され、Ｎウェル３１２表面には
Ｐウェル３１３が形成される。Ｐウェル３０３，３１３
の接合の深さは、それぞれ２μｍ程度，１．５μｍ程度
である。また、Ｐウェル３０３とＮウェル３０２，３１
２との（フォト・マスク設計上の）間隔はそれぞれ１μ
ｍ程度，２μｍ程度である〔図７（ｃ）〕。
成予定領域を内包する領域に開口部を有するフォトレジ
スト膜３２３Ａをマスクにしたイオン注入により、Ｐ型
シリコン基板３０１内にボロンイオン注入層３３３が形
成される〔図７（ａ）〕。フォトレジスト膜３２３Ａが
除去された後、上記Ｐチャネルの高耐圧ＭＯＳトランジ
スタのドレイン領域の一部をなすＰウェルの形成予定領
域に開口部を有するフォトレジスト膜３２３Ｂをマスク
にしたイオン注入により、Ｎウェル３１２内にボロンイ
オン注入層３４３が形成される。フォトレジスト膜３２
３ＢとＮウェル３１２との（フォト・マスク設計上の）
最小オーバーラップ幅は１．５μｍ程度である〔図７
（ｂ）〕。フォトレジスト膜３２３Ｂが除去された後、
所要の熱処理が施され、Ｐ型シリコン基板３０１表面に
はＰウェル３０３が形成され、Ｎウェル３１２表面には
Ｐウェル３１３が形成される。Ｐウェル３０３，３１３
の接合の深さは、それぞれ２μｍ程度，１．５μｍ程度
である。また、Ｐウェル３０３とＮウェル３０２，３１
２との（フォト・マスク設計上の）間隔はそれぞれ１μ
ｍ程度，２μｍ程度である〔図７（ｃ）〕。
【０００９】次に、Ｐ型シリコン基板３０１表面には、
０．３μｍ程度の膜厚を有するフィールド酸化膜３０４
が、選択酸化法により形成される。このフィールド酸化
膜３０４は、Ｐウェル３１３表面に設けられた第１の開
口部と、第１の開口部から所定の間隔を有してＰウェル
３１３表面からＮウェル３１２に延在して設けられた第
２の開口部と、Ｎウェル３０２表面に設けられた第３の
開口部と、Ｐウェル３０３表面に設けられた第４の開口
部とを有する。これら第１〜第４の開口部は、選択酸化
されなかった部分である。熱酸化法により、第１，第
２，第３および第４の開口部をなすＰ型シリコン基板３
０１表面に、膜厚１０ｎｍ程度のゲート酸化膜３０５が
形成される。
０．３μｍ程度の膜厚を有するフィールド酸化膜３０４
が、選択酸化法により形成される。このフィールド酸化
膜３０４は、Ｐウェル３１３表面に設けられた第１の開
口部と、第１の開口部から所定の間隔を有してＰウェル
３１３表面からＮウェル３１２に延在して設けられた第
２の開口部と、Ｎウェル３０２表面に設けられた第３の
開口部と、Ｐウェル３０３表面に設けられた第４の開口
部とを有する。これら第１〜第４の開口部は、選択酸化
されなかった部分である。熱酸化法により、第１，第
２，第３および第４の開口部をなすＰ型シリコン基板３
０１表面に、膜厚１０ｎｍ程度のゲート酸化膜３０５が
形成される。
【００１０】続いて、ゲート電極３０６ａ〜３０６ｃが
形成される。ゲート電極３０６ａは、ゲート酸化膜３０
５を介して上記第２の開口部の一部を覆い、上記第１の
開口部と第２の開口部との間に形成されたフィールド酸
化膜３０４の一部を介してＰウェル３１３の一部を覆う
姿態を有している。ゲート電極３０６ａのゲート長は５
μｍ程度であり、ゲート電極３０６ａがフィールド酸化
膜３０４を覆う幅（フィールド酸化膜３０４を介してＰ
ウェル３１３表面を覆う幅）は１μｍ程度であり、ゲー
ト電極３０６ａがゲート酸化膜３０５を介してＰウェル
３１３表面を覆う幅は１μｍ程度であり、ゲート電極３
０６ａがゲート酸化膜３０５を介してＮウェル３１２表
面を覆う幅は３μｍ程度である。ゲート電極３０６ｂ
は、ゲート酸化膜３０５を介して、上記第３の開口部の
一部を覆う姿態を有している。ゲート電極３０６ｃは、
ゲート酸化膜３０５を介して、上記第４の開口部の一部
を覆う姿態を有している。ゲート電極３０６ｂ，３０６
ｃのゲート長は、それぞれ０．５μｍ程度である。
形成される。ゲート電極３０６ａは、ゲート酸化膜３０
５を介して上記第２の開口部の一部を覆い、上記第１の
開口部と第２の開口部との間に形成されたフィールド酸
化膜３０４の一部を介してＰウェル３１３の一部を覆う
姿態を有している。ゲート電極３０６ａのゲート長は５
μｍ程度であり、ゲート電極３０６ａがフィールド酸化
膜３０４を覆う幅（フィールド酸化膜３０４を介してＰ
ウェル３１３表面を覆う幅）は１μｍ程度であり、ゲー
ト電極３０６ａがゲート酸化膜３０５を介してＰウェル
３１３表面を覆う幅は１μｍ程度であり、ゲート電極３
０６ａがゲート酸化膜３０５を介してＮウェル３１２表
面を覆う幅は３μｍ程度である。ゲート電極３０６ｂ
は、ゲート酸化膜３０５を介して、上記第３の開口部の
一部を覆う姿態を有している。ゲート電極３０６ｃは、
ゲート酸化膜３０５を介して、上記第４の開口部の一部
を覆う姿態を有している。ゲート電極３０６ｂ，３０６
ｃのゲート長は、それぞれ０．５μｍ程度である。
【００１１】次に、少なくとも上記第４の開口部を覆う
フォトレジスト膜（図示せず）とゲート電極３０６ａ，
３０６ｂとフィールド酸化膜３０４とをマスクにした２
弗化ボロン（ＢＦ2 ）のイオン注入等が行なわれ、第１
の開口部をなすＰウェル３１３表面にはフィールド酸化
膜３０４に自己整合的なＰ+ 型拡散層３０７ａが形成さ
れ、第２の開口部の一部をなすＮウェル３１２表面には
フィールド酸化膜３０４とゲート電極３０６ａとに自己
整合的なＰ+ 型拡散層３０７ｂが形成され、第３の開口
部をなすＮウェル３０２表面にはフィールド酸化膜３０
４とゲート電極３０６ｂとに自己整合的なＰ+ 型拡散層
３０７ｃが形成される。続いて、少なくとも第１，第２
および第３の開口部を覆うフォトレジスト膜（図示せ
ず）とゲート電極３０６ｃとフィールド酸化膜３０４と
をマスクにした砒素のイオン注入等が行なわれ、上記第
４の開口部をなすＰウェル３０３表面にはフィールド酸
化膜３０４とゲート電極３０６ｃとに自己整合的なＮ+
型拡散層３０８が形成され、所望のＰチャネルの高耐圧
ＭＯＳトランジスタとＣＭＯＳトランジスタとが形成さ
れる。
フォトレジスト膜（図示せず）とゲート電極３０６ａ，
３０６ｂとフィールド酸化膜３０４とをマスクにした２
弗化ボロン（ＢＦ2 ）のイオン注入等が行なわれ、第１
の開口部をなすＰウェル３１３表面にはフィールド酸化
膜３０４に自己整合的なＰ+ 型拡散層３０７ａが形成さ
れ、第２の開口部の一部をなすＮウェル３１２表面には
フィールド酸化膜３０４とゲート電極３０６ａとに自己
整合的なＰ+ 型拡散層３０７ｂが形成され、第３の開口
部をなすＮウェル３０２表面にはフィールド酸化膜３０
４とゲート電極３０６ｂとに自己整合的なＰ+ 型拡散層
３０７ｃが形成される。続いて、少なくとも第１，第２
および第３の開口部を覆うフォトレジスト膜（図示せ
ず）とゲート電極３０６ｃとフィールド酸化膜３０４と
をマスクにした砒素のイオン注入等が行なわれ、上記第
４の開口部をなすＰウェル３０３表面にはフィールド酸
化膜３０４とゲート電極３０６ｃとに自己整合的なＮ+
型拡散層３０８が形成され、所望のＰチャネルの高耐圧
ＭＯＳトランジスタとＣＭＯＳトランジスタとが形成さ
れる。
【００１２】Ｐチャネルの高耐圧ＭＯＳトランジスタ
は、Ｎウェル３１２表面に形成され、Ｐウェル３１３お
よびＰ+ 型拡散層３０７ａからなるドレイン領域とＰ+
型拡散層３０７ｂからなるソース領域とゲート酸化膜３
０５とゲート電極３０６ａとから構成される。ＣＭＯＳ
トランジスタをなすＰチャネルＭＯＳトランジスタは、
Ｎウェル３０２表面に形成され、一対のＰ+ 型拡散層３
０７ｃからなるソース・ドレイン領域とゲート酸化膜３
０５とゲート電極３０６ｂとから構成される。ＣＭＯＳ
トランジスタをなすＮチャネルＭＯＳトランジスタは、
Ｐウェル３０３表面に形成され、一対のＮ+ 型拡散層３
０８からなるソース・ドレイン領域とゲート酸化膜３０
５とゲート電極３０６ｃとから構成される。
は、Ｎウェル３１２表面に形成され、Ｐウェル３１３お
よびＰ+ 型拡散層３０７ａからなるドレイン領域とＰ+
型拡散層３０７ｂからなるソース領域とゲート酸化膜３
０５とゲート電極３０６ａとから構成される。ＣＭＯＳ
トランジスタをなすＰチャネルＭＯＳトランジスタは、
Ｎウェル３０２表面に形成され、一対のＰ+ 型拡散層３
０７ｃからなるソース・ドレイン領域とゲート酸化膜３
０５とゲート電極３０６ｂとから構成される。ＣＭＯＳ
トランジスタをなすＮチャネルＭＯＳトランジスタは、
Ｐウェル３０３表面に形成され、一対のＮ+ 型拡散層３
０８からなるソース・ドレイン領域とゲート酸化膜３０
５とゲート電極３０６ｃとから構成される。
【００１３】このＰチャネルの高耐圧ＭＯＳトランジス
タは、ソース領域に対してドレイン領域に−４０Ｖ程度
の電圧を印加しても支障なく動作する。このトタンジス
タのドレイン領域に−４０Ｖ程度の電圧が印加された場
合、Ｐウェル３１３の底面に比べてＮウェル３１２の底
面が２μｍ程度深いため、Ｐウェル３１３とＰ型シリコ
ン基板３０１との間の縦方向でのパンチスルーは起らな
い。上述のように、Ｐ型シリコン基板３０１の表面にお
けるＰウェル３１３のＰ型シリコン基板３０１との間の
Ｎウェル３１２の（マスク設計上の）最小幅が１．５μ
ｍあり、この部分のＮウェル３１２の不純物濃度はＰウ
ェル３１３底部でのＮウェル３１２の不純物濃度より高
く、Ｎウェル３１２の横方向の広がりが加味できること
から、Ｐウェル３１３とＰ型シリコン基板３０１との間
の横方向のパンチスルーに関しても問題はない。しかし
ながら、Ｎウェル３１２とＰウェル３０３との（マスク
設計上の）間隔が狭くなると、Ｎウェル３１２の横方向
の実効的な広がりが抑制され、Ｐウェル３１３における
深い位置の部分でのこの横方向のパンチスルーが無視で
きなくなる。
タは、ソース領域に対してドレイン領域に−４０Ｖ程度
の電圧を印加しても支障なく動作する。このトタンジス
タのドレイン領域に−４０Ｖ程度の電圧が印加された場
合、Ｐウェル３１３の底面に比べてＮウェル３１２の底
面が２μｍ程度深いため、Ｐウェル３１３とＰ型シリコ
ン基板３０１との間の縦方向でのパンチスルーは起らな
い。上述のように、Ｐ型シリコン基板３０１の表面にお
けるＰウェル３１３のＰ型シリコン基板３０１との間の
Ｎウェル３１２の（マスク設計上の）最小幅が１．５μ
ｍあり、この部分のＮウェル３１２の不純物濃度はＰウ
ェル３１３底部でのＮウェル３１２の不純物濃度より高
く、Ｎウェル３１２の横方向の広がりが加味できること
から、Ｐウェル３１３とＰ型シリコン基板３０１との間
の横方向のパンチスルーに関しても問題はない。しかし
ながら、Ｎウェル３１２とＰウェル３０３との（マスク
設計上の）間隔が狭くなると、Ｎウェル３１２の横方向
の実効的な広がりが抑制され、Ｐウェル３１３における
深い位置の部分でのこの横方向のパンチスルーが無視で
きなくなる。
【００１４】なお、例えば特開昭６１−１７４６６７号
公報（第１図参照）に開示されているように、Ｐチャネ
ルの高耐圧ＭＯＳトランジスタのドレイン領域のＰ+ 型
拡散層がゲート電極に自己整合的に形成され，チャネル
領域とＰ+ 型拡散層との間のＰウェルの表面にはフィー
ルド酸化膜が存在しない場合、このトランジスタの耐圧
は−１５Ｖ程度に留まり、−４０Ｖ程度の高耐圧は得ら
れない。この場合にはチャネル領域とＰ+ 型拡散層との
間のＰウェルの表面にフィールド酸化膜が存在しないた
め、Ｐ+ 型拡散層とチャネル領域との間の電界緩和が充
分に行なわれないためである。
公報（第１図参照）に開示されているように、Ｐチャネ
ルの高耐圧ＭＯＳトランジスタのドレイン領域のＰ+ 型
拡散層がゲート電極に自己整合的に形成され，チャネル
領域とＰ+ 型拡散層との間のＰウェルの表面にはフィー
ルド酸化膜が存在しない場合、このトランジスタの耐圧
は−１５Ｖ程度に留まり、−４０Ｖ程度の高耐圧は得ら
れない。この場合にはチャネル領域とＰ+ 型拡散層との
間のＰウェルの表面にフィールド酸化膜が存在しないた
め、Ｐ+ 型拡散層とチャネル領域との間の電界緩和が充
分に行なわれないためである。
【００１５】
【発明が解決しようとする課題】上記公開公報記載の高
耐圧半導体装置をベースにした０．５μｍデザイン・ル
ールの高耐圧半導体装置では、確かに４０Ｖ以上の耐圧
（絶対値）は得られ，ドレイン領域とシリコン基板との
間のパンチスルーを防止される。
耐圧半導体装置をベースにした０．５μｍデザイン・ル
ールの高耐圧半導体装置では、確かに４０Ｖ以上の耐圧
（絶対値）は得られ，ドレイン領域とシリコン基板との
間のパンチスルーを防止される。
【００１６】しかしながら本発明者が実験評価した上記
高耐圧半導体装置では、静電破壊に対する問題点があ
る。ドレイン領域の一部をなすＰウェル３１３とＰ型シ
リコン基板３０１との間のパンチスルーを防ぐことか
ら、Ｎウェル３１２の接合の深さはＰウェル３１３の接
合の深さよりある程度深くしなければならない。このた
め、２つの問題点が生じる。
高耐圧半導体装置では、静電破壊に対する問題点があ
る。ドレイン領域の一部をなすＰウェル３１３とＰ型シ
リコン基板３０１との間のパンチスルーを防ぐことか
ら、Ｎウェル３１２の接合の深さはＰウェル３１３の接
合の深さよりある程度深くしなければならない。このた
め、２つの問題点が生じる。
【００１７】まず第１に、これに伴なってＮウェル３１
２の横方向の広がりも無視できず、Ｎウェル３１２とＰ
ウェル３０３との（マスク設計上の）間隔が例えば２μ
ｍ程度必要になる。（なお、上記実験評価ではＰウェル
３０３とＮウェル３０２との（マスク設計上の）間隔を
１μｍ程度に設定したが、この間隔は必ずしも必要では
ない。）すなわち、第１の一導電型ウェルをドレイン領
域の一部とする一導電型チャネルの高耐圧ＭＯＳトラン
ジスタが一導電型シリコン基板の表面の第１の逆導電型
ウェルに設けられ，内部回路を構成するＣＭＯＳトラン
ジスタの一導電型チャネルのＭＯＳトランジスタと逆導
電型チャネルのＭＯＳトランジスタとがそれぞれ一導電
型シリコン基板の表面の第２の逆導電型ウェルと第２の
一導電型ウェルとに設けられている場合、この一導電型
チャネルの高耐圧ＭＯＳトランジスタの占有面積は第１
の逆導電型ウェルの接合の深さに対応するこの第１の逆
導電型ウェルの横方向の広がりを加味した分だけ余分に
広くする必要があり、このような一導電型チャネルの高
耐圧ＭＯＳトランジスタを有する高耐圧半導体装置で
は、微細化が困難になる。
２の横方向の広がりも無視できず、Ｎウェル３１２とＰ
ウェル３０３との（マスク設計上の）間隔が例えば２μ
ｍ程度必要になる。（なお、上記実験評価ではＰウェル
３０３とＮウェル３０２との（マスク設計上の）間隔を
１μｍ程度に設定したが、この間隔は必ずしも必要では
ない。）すなわち、第１の一導電型ウェルをドレイン領
域の一部とする一導電型チャネルの高耐圧ＭＯＳトラン
ジスタが一導電型シリコン基板の表面の第１の逆導電型
ウェルに設けられ，内部回路を構成するＣＭＯＳトラン
ジスタの一導電型チャネルのＭＯＳトランジスタと逆導
電型チャネルのＭＯＳトランジスタとがそれぞれ一導電
型シリコン基板の表面の第２の逆導電型ウェルと第２の
一導電型ウェルとに設けられている場合、この一導電型
チャネルの高耐圧ＭＯＳトランジスタの占有面積は第１
の逆導電型ウェルの接合の深さに対応するこの第１の逆
導電型ウェルの横方向の広がりを加味した分だけ余分に
広くする必要があり、このような一導電型チャネルの高
耐圧ＭＯＳトランジスタを有する高耐圧半導体装置で
は、微細化が困難になる。
【００１８】第２の問題点はゲート酸化膜の静電破壊に
関する問題点である。実験評価した上記高耐圧ＭＯＳト
ランジスタでは、このトタンジスタがオン状態のときは
問題ないがオフ状態のとき問題が生じる。Ｎウェル３１
２の不純物濃度は深さとともに減少する。このトランジ
スタがオフ状態のとき、Ｐ+ 型拡散層３０７ａに（マイ
ナスの）電源ノイズが印加されると、Ｐウェル３１３の
降伏はＰウェル３１３の底部では起らずに表面部分（チ
ャネル領域近傍）で起りやすくなり、ゲート酸化膜３０
５の静電破壊が起りやすくなる。すなわち、第１の一導
電型ウェルをドレイン領域の一部とする一導電型チャネ
ルの高耐圧ＭＯＳトランジスタが一導電型シリコン基板
の表面の第１の逆導電型ウェルに設けられ，内部回路を
構成するＣＭＯＳトランジスタの一導電型チャネルのＭ
ＯＳトランジスタと逆導電型チャネルのＭＯＳトランジ
スタとがそれぞれ一導電型シリコン基板の表面の第２の
逆導電型ウェルと第２の一導電型ウェルとに設けられて
いる場合、この一導電型チャネルの高耐圧ＭＯＳトラン
ジスタがオフ状態のときにこのトランジスタのドレイン
領域に電源ノイズが印加されると、このトランジスタの
ゲート酸化膜の静電破壊が起りやするなる。これはこの
一導電型チャネルの高耐圧ＭＯＳトランジスタのドレイ
ン領域に印加されている電源電圧の絶対値（例えば４０
Ｖ）よりある程度高い値の絶対値の耐圧（例えば４５
Ｖ）を有する保護ダイオードを設けるならば解決する
が、保護ダイオードの占有面積は無視出来ぬほど広いも
のであり、このような一導電型チャネルの高耐圧ＭＯＳ
トランジスタを有する高耐圧半導体装置では、微細化が
困難になる。
関する問題点である。実験評価した上記高耐圧ＭＯＳト
ランジスタでは、このトタンジスタがオン状態のときは
問題ないがオフ状態のとき問題が生じる。Ｎウェル３１
２の不純物濃度は深さとともに減少する。このトランジ
スタがオフ状態のとき、Ｐ+ 型拡散層３０７ａに（マイ
ナスの）電源ノイズが印加されると、Ｐウェル３１３の
降伏はＰウェル３１３の底部では起らずに表面部分（チ
ャネル領域近傍）で起りやすくなり、ゲート酸化膜３０
５の静電破壊が起りやすくなる。すなわち、第１の一導
電型ウェルをドレイン領域の一部とする一導電型チャネ
ルの高耐圧ＭＯＳトランジスタが一導電型シリコン基板
の表面の第１の逆導電型ウェルに設けられ，内部回路を
構成するＣＭＯＳトランジスタの一導電型チャネルのＭ
ＯＳトランジスタと逆導電型チャネルのＭＯＳトランジ
スタとがそれぞれ一導電型シリコン基板の表面の第２の
逆導電型ウェルと第２の一導電型ウェルとに設けられて
いる場合、この一導電型チャネルの高耐圧ＭＯＳトラン
ジスタがオフ状態のときにこのトランジスタのドレイン
領域に電源ノイズが印加されると、このトランジスタの
ゲート酸化膜の静電破壊が起りやするなる。これはこの
一導電型チャネルの高耐圧ＭＯＳトランジスタのドレイ
ン領域に印加されている電源電圧の絶対値（例えば４０
Ｖ）よりある程度高い値の絶対値の耐圧（例えば４５
Ｖ）を有する保護ダイオードを設けるならば解決する
が、保護ダイオードの占有面積は無視出来ぬほど広いも
のであり、このような一導電型チャネルの高耐圧ＭＯＳ
トランジスタを有する高耐圧半導体装置では、微細化が
困難になる。
【００１９】したがって本発明の目的は、高耐圧ＭＯＳ
トランジスタを構成するウェルの横方向の広がりを無視
することができ、かつ、保護ダイオードを設ずにゲート
酸化膜の静電破壊が回避できる微細化に適した構造の高
耐圧半導体装置を提供することにある。
トランジスタを構成するウェルの横方向の広がりを無視
することができ、かつ、保護ダイオードを設ずにゲート
酸化膜の静電破壊が回避できる微細化に適した構造の高
耐圧半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】本発明の高耐圧半導体装
置の第１の態様は、一導電型のシリコン基板の表面の環
状をなす第１の領域に設けられた第１の逆導電型ウェル
と、上記第１の逆導電型ウェルと同じ接合の深さと同じ
不純物濃度とを有して、上記シリコン基板の表面の上記
第１の領域から隔離された第２の領域に設けられた第２
の逆導電型ウェルと、上記第１の逆導電型ウェルの側面
に接続して、上記シリコン基板の表面の上記第１の領域
に囲まれた第３の領域に設けられた第１の一導電型ウェ
ルと、上記第１の逆導電型ウェルの側面および上記第２
の逆導電型ウェルの側面に接続して、上記シリコン基板
の表面の上記第１および第２の領域を取り囲む第４の領
域に設けられた第２の一導電型ウェルと、上記第１の一
導電型ウェルの底面および上記第１の逆導電型ウェルの
少なくとも一部の底面と接続し、上記シリコン基板の表
面近傍ではこの第１の逆導電型ウェルの不純物濃度より
低い不純物濃度を有し，この第１の逆導電型ウェルの底
面近傍ではこの第１の逆導電型ウェルの不純物濃度より
高い不純物濃度を有し，さらにこの第１の逆導電型ウェ
ルの不純物濃度の極大値より大きな値の不純物濃度の極
大値を有し，さらにまたこの第１の一導電型ウェルの不
純物濃度の極大値となる深さより深い位置に不純物濃度
の極大値を有して、上記第３の領域を内包し，上記第１
の領域に囲まれたこのシリコン基板の表面に設けられた
第３の逆導電型ウェルと、上記第３の領域内に設けられ
た第１の開口部と、この第１の開口部から所定の間隔を
有してこの第３の領域から上記第１の領域に延在して設
けられた第２の開口部と、上記第２の領域内に設けられ
た第３の開口部と、上記第４の領域内に設けられた第４
の開口部とを有して、上記シリコン基板の表面に設けら
れたフィールド酸化膜と、上記第１，第２，第３および
第４の開口部の上記シリコン基板の表面に設けられたゲ
ート酸化膜と、上記ゲート酸化膜を介して上記第２の開
口部の一部を覆い、上記フィールド酸化膜の一部であっ
て，上記第１の開口部とこの第２の開口部とに挟まれた
部分でのこのフィールド酸化膜を介して上記第３の領域
の一部を覆う姿態を有して上記第１および第３の領域上
に設けられた第１のゲート電極と、上記ゲート酸化膜を
介して上記第３の開口部の一部を覆う姿態を有して上記
第２の領域上に設けられた第２のゲート電極と、上記ゲ
ート酸化膜を介して上記第４の領域の一部を覆う姿態を
有して上記第４の領域上に設けられた第３のゲート電極
と、上記第１の開口部に自己整合的に上記第１の一導電
型ウェルの表面に設けられた第１の一導電型高濃度拡散
層と、上記第１の一導電型高濃度拡散層と同じ接合の深
さと同じ不純物濃度とを有して、上記第１のゲート電極
および上記第２の開口部に自己整合的に上記第１の逆導
電型ウェルの表面に設けられた第２の一導電型高濃度拡
散層と、上記第１の一導電型高濃度拡散層と同じ接合の
深さと同じ不純物濃度とを有して、上記第２のゲート電
極および上記第３の開口部に自己整合的に上記第２の逆
導電型ウェルの表面に設けられた第３の一導電型高濃度
拡散層と、上記第３のゲート電極および上記第４の開口
部に自己整合的に上記第２の一導電型ウェルの表面に設
けられた逆導電型高濃度拡散層とを有する。
置の第１の態様は、一導電型のシリコン基板の表面の環
状をなす第１の領域に設けられた第１の逆導電型ウェル
と、上記第１の逆導電型ウェルと同じ接合の深さと同じ
不純物濃度とを有して、上記シリコン基板の表面の上記
第１の領域から隔離された第２の領域に設けられた第２
の逆導電型ウェルと、上記第１の逆導電型ウェルの側面
に接続して、上記シリコン基板の表面の上記第１の領域
に囲まれた第３の領域に設けられた第１の一導電型ウェ
ルと、上記第１の逆導電型ウェルの側面および上記第２
の逆導電型ウェルの側面に接続して、上記シリコン基板
の表面の上記第１および第２の領域を取り囲む第４の領
域に設けられた第２の一導電型ウェルと、上記第１の一
導電型ウェルの底面および上記第１の逆導電型ウェルの
少なくとも一部の底面と接続し、上記シリコン基板の表
面近傍ではこの第１の逆導電型ウェルの不純物濃度より
低い不純物濃度を有し，この第１の逆導電型ウェルの底
面近傍ではこの第１の逆導電型ウェルの不純物濃度より
高い不純物濃度を有し，さらにこの第１の逆導電型ウェ
ルの不純物濃度の極大値より大きな値の不純物濃度の極
大値を有し，さらにまたこの第１の一導電型ウェルの不
純物濃度の極大値となる深さより深い位置に不純物濃度
の極大値を有して、上記第３の領域を内包し，上記第１
の領域に囲まれたこのシリコン基板の表面に設けられた
第３の逆導電型ウェルと、上記第３の領域内に設けられ
た第１の開口部と、この第１の開口部から所定の間隔を
有してこの第３の領域から上記第１の領域に延在して設
けられた第２の開口部と、上記第２の領域内に設けられ
た第３の開口部と、上記第４の領域内に設けられた第４
の開口部とを有して、上記シリコン基板の表面に設けら
れたフィールド酸化膜と、上記第１，第２，第３および
第４の開口部の上記シリコン基板の表面に設けられたゲ
ート酸化膜と、上記ゲート酸化膜を介して上記第２の開
口部の一部を覆い、上記フィールド酸化膜の一部であっ
て，上記第１の開口部とこの第２の開口部とに挟まれた
部分でのこのフィールド酸化膜を介して上記第３の領域
の一部を覆う姿態を有して上記第１および第３の領域上
に設けられた第１のゲート電極と、上記ゲート酸化膜を
介して上記第３の開口部の一部を覆う姿態を有して上記
第２の領域上に設けられた第２のゲート電極と、上記ゲ
ート酸化膜を介して上記第４の領域の一部を覆う姿態を
有して上記第４の領域上に設けられた第３のゲート電極
と、上記第１の開口部に自己整合的に上記第１の一導電
型ウェルの表面に設けられた第１の一導電型高濃度拡散
層と、上記第１の一導電型高濃度拡散層と同じ接合の深
さと同じ不純物濃度とを有して、上記第１のゲート電極
および上記第２の開口部に自己整合的に上記第１の逆導
電型ウェルの表面に設けられた第２の一導電型高濃度拡
散層と、上記第１の一導電型高濃度拡散層と同じ接合の
深さと同じ不純物濃度とを有して、上記第２のゲート電
極および上記第３の開口部に自己整合的に上記第２の逆
導電型ウェルの表面に設けられた第３の一導電型高濃度
拡散層と、上記第３のゲート電極および上記第４の開口
部に自己整合的に上記第２の一導電型ウェルの表面に設
けられた逆導電型高濃度拡散層とを有する。
【００２１】好ましくは、上記一導電型はＰ型もしくは
Ｎ型である。
Ｎ型である。
【００２２】本発明の高耐圧半導体装置の第２の態様
は、一導電型のシリコン基板の表面の第１の領域に設け
られた第１の逆導電型ウェルと、上記第１の逆導電型ウ
ェルと同じ接合の深さと同じ不純物濃度とを有して、上
記シリコン基板の表面の上記第１の領域から隔離された
第２の領域に設けられた第２の逆導電型ウェルと、上記
第１の逆導電型ウェルの側面に接続して、上記シリコン
基板の表面の上記第１の領域内の第３の領域に設けられ
た第１の一導電型ウェルと、上記シリコン基板の表面の
上記第１および第２の領域と所要の間隔を有した第４の
領域に設けられた第２の一導電型ウェルと、上記第１の
一導電型ウェルの底面および上記第１の逆導電型ウェル
の少なくとも一部の底面と接続し、上記シリコン基板の
表面近傍ではこの第１の逆導電型ウェルの不純物濃度よ
り低い不純物濃度を有し，この第１の逆導電型ウェルの
底面近傍ではこの第１の逆導電型ウェルの不純物濃度よ
り高い不純物濃度を有し，さらにこの第１の逆導電型ウ
ェルの不純物濃度の極大値より大きな値の不純物濃度の
極大値を有し，さらにまたこの第１の一導電型ウェルの
不純物濃度の極大値となる深さより深い位置に不純物濃
度の極大値を有して、上記第３の領域を内包し，上記第
１の領域に囲まれたこのシリコン基板の表面に設けられ
た第３の逆導電型ウェルと、上記第２の逆導電型ウェル
の底面より深い底面を有し、上記第２の逆導電型ウェル
の底面と接続し、上記シリコン基板の表面近傍では上記
第２の逆導電型ウェルより低い不純物濃度を有し，この
第２の逆導電型ウェルの底面近傍ではこの第２の逆導電
型ウェルより高い不純物濃度を有して、上記第２の領域
のこのシリコン基板の表面に設けられた第４の逆導電型
ウェルと、上記第３の領域内に設けられた第１の開口部
と、この第１の開口部から所定の間隔を有してこの第３
の領域から上記第１の領域に延在して設けられた第２の
開口部と、上記第２の領域内に設けられた第３の開口部
と、上記第４の領域内に設けられた第４の開口部とを有
して、上記シリコン基板の表面に設けられたフィールド
酸化膜と、上記第１，第２，第３および第４の開口部の
上記シリコン基板の表面に設けられたゲート酸化膜と、
上記ゲート酸化膜を介して上記第２の開口部の一部を覆
い、上記フィールド酸化膜の一部であって，上記第１の
開口部とこの第２の開口部とに挟まれた部分でのこのフ
ィールド酸化膜を介して上記第３の領域の一部を覆う姿
態を有して上記第１および第３の領域上に設けられた第
１のゲート電極と、上記ゲート酸化膜を介して上記第３
の開口部の一部を覆う姿態を有して上記第２の領域上に
設けられた第２のゲート電極と、上記ゲート酸化膜を介
して上記第４の領域の一部を覆う姿態を有して上記第４
の領域上に設けられた第３のゲート電極と、上記第１の
開口部に自己整合的に上記第１の一導電型ウェルの表面
に設けられた第１の一導電型高濃度拡散層と、上記第１
の一導電型高濃度拡散層と同じ接合の深さと同じ不純物
濃度とを有して、上記第１のゲート電極および上記第２
の開口部に自己整合的に上記第１の逆導電型ウェルの表
面に設けられた第２の一導電型高濃度拡散層と、上記第
１の一導電型高濃度拡散層と同じ接合の深さと同じ不純
物濃度とを有して、上記第２のゲート電極および上記第
３の開口部に自己整合的に上記第２の逆導電型ウェルの
表面に設けられた第３の一導電型高濃度拡散層と、上記
第３のゲート電極および上記第４の開口部に自己整合的
に上記第２の一導電型ウェルの表面に設けられた逆導電
型高濃度拡散層とを有する。
は、一導電型のシリコン基板の表面の第１の領域に設け
られた第１の逆導電型ウェルと、上記第１の逆導電型ウ
ェルと同じ接合の深さと同じ不純物濃度とを有して、上
記シリコン基板の表面の上記第１の領域から隔離された
第２の領域に設けられた第２の逆導電型ウェルと、上記
第１の逆導電型ウェルの側面に接続して、上記シリコン
基板の表面の上記第１の領域内の第３の領域に設けられ
た第１の一導電型ウェルと、上記シリコン基板の表面の
上記第１および第２の領域と所要の間隔を有した第４の
領域に設けられた第２の一導電型ウェルと、上記第１の
一導電型ウェルの底面および上記第１の逆導電型ウェル
の少なくとも一部の底面と接続し、上記シリコン基板の
表面近傍ではこの第１の逆導電型ウェルの不純物濃度よ
り低い不純物濃度を有し，この第１の逆導電型ウェルの
底面近傍ではこの第１の逆導電型ウェルの不純物濃度よ
り高い不純物濃度を有し，さらにこの第１の逆導電型ウ
ェルの不純物濃度の極大値より大きな値の不純物濃度の
極大値を有し，さらにまたこの第１の一導電型ウェルの
不純物濃度の極大値となる深さより深い位置に不純物濃
度の極大値を有して、上記第３の領域を内包し，上記第
１の領域に囲まれたこのシリコン基板の表面に設けられ
た第３の逆導電型ウェルと、上記第２の逆導電型ウェル
の底面より深い底面を有し、上記第２の逆導電型ウェル
の底面と接続し、上記シリコン基板の表面近傍では上記
第２の逆導電型ウェルより低い不純物濃度を有し，この
第２の逆導電型ウェルの底面近傍ではこの第２の逆導電
型ウェルより高い不純物濃度を有して、上記第２の領域
のこのシリコン基板の表面に設けられた第４の逆導電型
ウェルと、上記第３の領域内に設けられた第１の開口部
と、この第１の開口部から所定の間隔を有してこの第３
の領域から上記第１の領域に延在して設けられた第２の
開口部と、上記第２の領域内に設けられた第３の開口部
と、上記第４の領域内に設けられた第４の開口部とを有
して、上記シリコン基板の表面に設けられたフィールド
酸化膜と、上記第１，第２，第３および第４の開口部の
上記シリコン基板の表面に設けられたゲート酸化膜と、
上記ゲート酸化膜を介して上記第２の開口部の一部を覆
い、上記フィールド酸化膜の一部であって，上記第１の
開口部とこの第２の開口部とに挟まれた部分でのこのフ
ィールド酸化膜を介して上記第３の領域の一部を覆う姿
態を有して上記第１および第３の領域上に設けられた第
１のゲート電極と、上記ゲート酸化膜を介して上記第３
の開口部の一部を覆う姿態を有して上記第２の領域上に
設けられた第２のゲート電極と、上記ゲート酸化膜を介
して上記第４の領域の一部を覆う姿態を有して上記第４
の領域上に設けられた第３のゲート電極と、上記第１の
開口部に自己整合的に上記第１の一導電型ウェルの表面
に設けられた第１の一導電型高濃度拡散層と、上記第１
の一導電型高濃度拡散層と同じ接合の深さと同じ不純物
濃度とを有して、上記第１のゲート電極および上記第２
の開口部に自己整合的に上記第１の逆導電型ウェルの表
面に設けられた第２の一導電型高濃度拡散層と、上記第
１の一導電型高濃度拡散層と同じ接合の深さと同じ不純
物濃度とを有して、上記第２のゲート電極および上記第
３の開口部に自己整合的に上記第２の逆導電型ウェルの
表面に設けられた第３の一導電型高濃度拡散層と、上記
第３のゲート電極および上記第４の開口部に自己整合的
に上記第２の一導電型ウェルの表面に設けられた逆導電
型高濃度拡散層とを有する。
【００２３】好ましくは、上記一導電型はＰ型もしくは
Ｎ型である。
Ｎ型である。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２５】高耐圧半導体装置の断面模式図および平面
模式図である図１（ａ）および（ｂ）を参照すると、本
発明の第１の実施例の高耐圧半導体装置は、Ｐチャネル
型の高耐圧ＭＯＳトランジスタを含んだ蛍光表示管の駆
動用の高耐圧半導体装置であり、０．５μｍデザイン・
ルールにより設計され、以下のような構造になってい
る。
模式図である図１（ａ）および（ｂ）を参照すると、本
発明の第１の実施例の高耐圧半導体装置は、Ｐチャネル
型の高耐圧ＭＯＳトランジスタを含んだ蛍光表示管の駆
動用の高耐圧半導体装置であり、０．５μｍデザイン・
ルールにより設計され、以下のような構造になってい
る。
【００２６】Ｐ型シリコン基板１０１の表面の環状をな
す第１の領域には、接合の深さが１．２μｍ程度の（第
１の）Ｎウェル１０２ａａが設けられている。第１の領
域と隔離されたＰ型シリコン基板１０１の表面の第２の
領域には、Ｎウェル１０２ａａと同じ接合の深さと同じ
不純物濃度（および深さ方向の不純物濃度分布）とを有
する（第２の）Ｎウェル１０２ｂが設けられている。第
１の領域に囲まれたＰ型シリコン基板１０１の表面の第
３の領域には、接合の深さが１．０μｍ程度の（第１
の）Ｐウェル１０３ａａが設けられている。第１，第２
および第３の領域を除いたＰ型シリコン基板１０１の表
面の第４の領域には、Ｐウェル１０３ａａと同じ接合の
深さと同じ不純物濃度（および深さ方向の不純物濃度分
布）とを有する（第２の）Ｐウェル１０３ｂが設けられ
ている。Ｐウェル１０３ａａとＰウェル１０３ｂとの
（マスク設計上の）最小間隔は１．５μｍ程度である。
Ｐウェル１０３ａａの側面はＮウェル１０２ａａの側面
に接続し、Ｐウェル１０３ｂの側面はＮウェル１０２ａ
ａの側面およびＮウェル１０２ｂの側面に接続してい
る。さらに、Ｐウェル１０３ａａの底面に接続し，Ｐウ
ェル１０３ａａ近傍でのＮウェル１０２ａａの底面に接
続する（第３の）Ｎウェル１１２が、第３の領域を内包
して第１の領域に囲まれたＰ型シリコン基板１０１の表
面に設けられている。Ｎウェル１１２の底面はＰ型シリ
コン基板１０１の表面から約１．０〜２．５μｍ程度の
範囲の深さである。Ｐ型シリコン基板１０１の表面近傍
での不純物濃度はＮウェル１０２ａａの方がＮウェル１
１２より高く、Ｎウェル１０２ａａの底面近傍での不純
物濃度はＮウェル１０２ａａの方がＮウェル１１２より
低くなっている。不純物濃度の極大値はＮウェル１１２
の方がＮウェル１０２ａａより大きな値である。また、
Ｐウェル１０３ａａの不純物濃度の極大値となる深さ
は、Ｎウェル１１２の不純物濃度の極大値となる深さよ
り浅い位置にある。これらの結果として、Ｎウェル１１
２の姿態は、一見してＮウェル１０２ａａの底面とＰウ
ェル１０３ａａと底面と接続してＰ型シリコン基板１０
１内に設けられいるようになる。
す第１の領域には、接合の深さが１．２μｍ程度の（第
１の）Ｎウェル１０２ａａが設けられている。第１の領
域と隔離されたＰ型シリコン基板１０１の表面の第２の
領域には、Ｎウェル１０２ａａと同じ接合の深さと同じ
不純物濃度（および深さ方向の不純物濃度分布）とを有
する（第２の）Ｎウェル１０２ｂが設けられている。第
１の領域に囲まれたＰ型シリコン基板１０１の表面の第
３の領域には、接合の深さが１．０μｍ程度の（第１
の）Ｐウェル１０３ａａが設けられている。第１，第２
および第３の領域を除いたＰ型シリコン基板１０１の表
面の第４の領域には、Ｐウェル１０３ａａと同じ接合の
深さと同じ不純物濃度（および深さ方向の不純物濃度分
布）とを有する（第２の）Ｐウェル１０３ｂが設けられ
ている。Ｐウェル１０３ａａとＰウェル１０３ｂとの
（マスク設計上の）最小間隔は１．５μｍ程度である。
Ｐウェル１０３ａａの側面はＮウェル１０２ａａの側面
に接続し、Ｐウェル１０３ｂの側面はＮウェル１０２ａ
ａの側面およびＮウェル１０２ｂの側面に接続してい
る。さらに、Ｐウェル１０３ａａの底面に接続し，Ｐウ
ェル１０３ａａ近傍でのＮウェル１０２ａａの底面に接
続する（第３の）Ｎウェル１１２が、第３の領域を内包
して第１の領域に囲まれたＰ型シリコン基板１０１の表
面に設けられている。Ｎウェル１１２の底面はＰ型シリ
コン基板１０１の表面から約１．０〜２．５μｍ程度の
範囲の深さである。Ｐ型シリコン基板１０１の表面近傍
での不純物濃度はＮウェル１０２ａａの方がＮウェル１
１２より高く、Ｎウェル１０２ａａの底面近傍での不純
物濃度はＮウェル１０２ａａの方がＮウェル１１２より
低くなっている。不純物濃度の極大値はＮウェル１１２
の方がＮウェル１０２ａａより大きな値である。また、
Ｐウェル１０３ａａの不純物濃度の極大値となる深さ
は、Ｎウェル１１２の不純物濃度の極大値となる深さよ
り浅い位置にある。これらの結果として、Ｎウェル１１
２の姿態は、一見してＮウェル１０２ａａの底面とＰウ
ェル１０３ａａと底面と接続してＰ型シリコン基板１０
１内に設けられいるようになる。
【００２７】Ｐ型シリコン基板１０１の表面にはＬＯＣ
ＯＳ型のフィールド酸化膜１０４が設けられている。こ
のフィールド酸化膜１０４の膜厚は３００ｎｍ程度であ
り、このフィールド酸化膜１０４には開口部１１４ａ〜
１１４ｄ（選択酸化されなかった部分）が設けられてい
る。（第１の）開口部１１４ａは（Ｐウェル１０３ａａ
が設けられた）第３の領域に設けられ、（第２の）開口
部１１４ｂは開口部１１４ａから例えば３μｍの間隔を
持って第３の領域から（Ｎウェル１０２ａａが設けられ
た）第１の領域に延在して設けられ、（第３の）開口部
１１４ｃは（Ｎウェル１０２ｂが設けられた）第２の領
域に設けられ、（第４の）開口部１１４ｄは（Ｐウェル
１０３ｂが設けられた）第４の領域に設けられている。
これらの開口部１１４ａ〜１１４ｄにおけるＰ型シリコ
ン基板１０１の表面には、熱酸化による膜厚１０ｎｍ程
度のゲート酸化膜１０５が設けられている。
ＯＳ型のフィールド酸化膜１０４が設けられている。こ
のフィールド酸化膜１０４の膜厚は３００ｎｍ程度であ
り、このフィールド酸化膜１０４には開口部１１４ａ〜
１１４ｄ（選択酸化されなかった部分）が設けられてい
る。（第１の）開口部１１４ａは（Ｐウェル１０３ａａ
が設けられた）第３の領域に設けられ、（第２の）開口
部１１４ｂは開口部１１４ａから例えば３μｍの間隔を
持って第３の領域から（Ｎウェル１０２ａａが設けられ
た）第１の領域に延在して設けられ、（第３の）開口部
１１４ｃは（Ｎウェル１０２ｂが設けられた）第２の領
域に設けられ、（第４の）開口部１１４ｄは（Ｐウェル
１０３ｂが設けられた）第４の領域に設けられている。
これらの開口部１１４ａ〜１１４ｄにおけるＰ型シリコ
ン基板１０１の表面には、熱酸化による膜厚１０ｎｍ程
度のゲート酸化膜１０５が設けられている。
【００２８】開口部１１４ａから２μｍ程度離れた開口
部１１４ｂ側の位置には、ゲート長５μｍ程度の（第１
の）ゲート電極１０６ａが設けられている。このゲート
電極１０６ａは、幅１μｍ程度のフィールド酸化膜１０
４と幅１μｍ程度のゲート酸化膜１０５とを介してＰウ
ェル１０３ａａを覆い、さらに幅３μｍ程度のゲート酸
化膜１０５とを介してＮウェル１０２ａａを覆ってい
る。すなわち、開口部１１４ｂの一部は、ゲート酸化膜
１０５を介してゲート電極１０６ａにより覆われてい
る。第２の領域上には、ゲート酸化膜１０５を介してＮ
ウェル１０２ｂを覆う（第２の）ゲート電極１０６ｂが
設けられている。すなわち、開口部１１４ｃの一部は、
ゲート酸化膜１０５を介してゲート電極１０６ｂにより
覆われている。第４の領域上には、ゲート酸化膜１０４
を介してＰウェル１０３ｂを覆う（第３の）ゲート電極
１０６ｃが設けられている。すなわち、開口部１１４ｄ
の一部は、ゲート酸化膜１０５を介してゲート電極１０
６ｃにより覆われている。
部１１４ｂ側の位置には、ゲート長５μｍ程度の（第１
の）ゲート電極１０６ａが設けられている。このゲート
電極１０６ａは、幅１μｍ程度のフィールド酸化膜１０
４と幅１μｍ程度のゲート酸化膜１０５とを介してＰウ
ェル１０３ａａを覆い、さらに幅３μｍ程度のゲート酸
化膜１０５とを介してＮウェル１０２ａａを覆ってい
る。すなわち、開口部１１４ｂの一部は、ゲート酸化膜
１０５を介してゲート電極１０６ａにより覆われてい
る。第２の領域上には、ゲート酸化膜１０５を介してＮ
ウェル１０２ｂを覆う（第２の）ゲート電極１０６ｂが
設けられている。すなわち、開口部１１４ｃの一部は、
ゲート酸化膜１０５を介してゲート電極１０６ｂにより
覆われている。第４の領域上には、ゲート酸化膜１０４
を介してＰウェル１０３ｂを覆う（第３の）ゲート電極
１０６ｃが設けられている。すなわち、開口部１１４ｄ
の一部は、ゲート酸化膜１０５を介してゲート電極１０
６ｃにより覆われている。
【００２９】Ｐウェル１０３ａａ表面にはフィールド酸
化膜１０４（第１の開口部１１４ａ）に自己整合的に
（第１の）Ｐ+ 型拡散層１０７ａが設けられ、Ｎウェル
１０２ａａ表面にはゲート電極１０６ａとフィールド酸
化膜１０４（開口部１１４ｂ）とに自己整合的に（第２
の）Ｐ+ 型拡散層１０７ｂが設けられ、Ｎウェル１０２
ｂ表面にはゲート電極１０６ｂとフィールド酸化膜１０
４（開口部１１４ｃ）とに自己整合的に（第３の）Ｐ+
型拡散層１０７ｃが設けられている。Ｐ+ 型拡散層１０
７ａ〜１０７ｃの接合の深さはそれぞれ０．２μｍ程度
であり、Ｐ+ 型拡散層１０７ａ〜１０７ｃの不純物濃度
は同一である。Ｐウェル１０３ｂ表面には、ゲート電極
１０６ｃとフィールド酸化膜１０４（開口部１１４ｄ）
とに自己整合的に、Ｎ+ 型拡散層１０８が設けられてい
る。このＮ+ 型拡散層１０８の接合の深さは、０．１５
μｍ程度である。
化膜１０４（第１の開口部１１４ａ）に自己整合的に
（第１の）Ｐ+ 型拡散層１０７ａが設けられ、Ｎウェル
１０２ａａ表面にはゲート電極１０６ａとフィールド酸
化膜１０４（開口部１１４ｂ）とに自己整合的に（第２
の）Ｐ+ 型拡散層１０７ｂが設けられ、Ｎウェル１０２
ｂ表面にはゲート電極１０６ｂとフィールド酸化膜１０
４（開口部１１４ｃ）とに自己整合的に（第３の）Ｐ+
型拡散層１０７ｃが設けられている。Ｐ+ 型拡散層１０
７ａ〜１０７ｃの接合の深さはそれぞれ０．２μｍ程度
であり、Ｐ+ 型拡散層１０７ａ〜１０７ｃの不純物濃度
は同一である。Ｐウェル１０３ｂ表面には、ゲート電極
１０６ｃとフィールド酸化膜１０４（開口部１１４ｄ）
とに自己整合的に、Ｎ+ 型拡散層１０８が設けられてい
る。このＮ+ 型拡散層１０８の接合の深さは、０．１５
μｍ程度である。
【００３０】本実施例による出力バッファの最終段をな
すＰチャネルの高耐圧ＭＯＳトランジスタは、Ｎウェル
１１２に接続されたＮウェル１０２ａａ（およびＰウェ
ル１０３ａａ）表面に形成され、Ｐウェル１０３ａａお
よびＰ+ 型拡散層１０７ａからなるドレイン領域とＰ+
型拡散層１０７ｂからなるソース領域とゲート酸化膜１
０５とゲート電極１０６ａとから構成される。本実施例
による内部回路を構成するＣＭＯＳトランジスタのＰチ
ャネルＭＯＳトランジスタは、Ｎウェル１０２ｂ表面に
形成され、一対のＰ+ 型拡散層１０７ｃからなるソース
・ドレイン領域とゲート酸化膜１０５とゲート電極１０
６ｂとから構成される。これらのＣＭＯＳトランジスタ
のＮチャネルＭＯＳトランジスタは、Ｐウェル１０３ｂ
表面に形成され、一対のＮ+ 型拡散層１０８からなるソ
ース・ドレイン領域とゲート酸化膜１０５とゲート電極
１０６ｃとから構成される。
すＰチャネルの高耐圧ＭＯＳトランジスタは、Ｎウェル
１１２に接続されたＮウェル１０２ａａ（およびＰウェ
ル１０３ａａ）表面に形成され、Ｐウェル１０３ａａお
よびＰ+ 型拡散層１０７ａからなるドレイン領域とＰ+
型拡散層１０７ｂからなるソース領域とゲート酸化膜１
０５とゲート電極１０６ａとから構成される。本実施例
による内部回路を構成するＣＭＯＳトランジスタのＰチ
ャネルＭＯＳトランジスタは、Ｎウェル１０２ｂ表面に
形成され、一対のＰ+ 型拡散層１０７ｃからなるソース
・ドレイン領域とゲート酸化膜１０５とゲート電極１０
６ｂとから構成される。これらのＣＭＯＳトランジスタ
のＮチャネルＭＯＳトランジスタは、Ｐウェル１０３ｂ
表面に形成され、一対のＮ+ 型拡散層１０８からなるソ
ース・ドレイン領域とゲート酸化膜１０５とゲート電極
１０６ｃとから構成される。
【００３１】図１（ａ）のＡＡ線およびＢＢ線に沿った
深さ方向の不純物濃度分布を示す図である図２（ａ）お
よび図２（ｂ）を参照すると、上記第１の実施例のＰチ
ャネルの高耐圧ＭＯＳトランジスタのチャネル領域近傍
のドレイン領域のＰウェル１０３ａａの深さ方向の不純
物分布およびドレイン領域近傍のチャネル領域直下のＮ
ウェル１０２ａａ，１１２の不純物濃度分布は、以下の
ようになっている。
深さ方向の不純物濃度分布を示す図である図２（ａ）お
よび図２（ｂ）を参照すると、上記第１の実施例のＰチ
ャネルの高耐圧ＭＯＳトランジスタのチャネル領域近傍
のドレイン領域のＰウェル１０３ａａの深さ方向の不純
物分布およびドレイン領域近傍のチャネル領域直下のＮ
ウェル１０２ａａ，１１２の不純物濃度分布は、以下の
ようになっている。
【００３２】ドレイン領域を構成するＰウェル１０３ａ
ａの接合の深さは１．０μｍ程度であり、Ｐウェル１０
３ａａの底面はＮウェル１１２に接続している。Ｐウェ
ル１０３ａａの底面におけるＮウェル１１２の深さ方向
の厚みは１．５μ程度である〔図２（ａ）〕。ドレイン
領域近傍のチャネル領域直下にでは、Ｎウェル１０２ａ
ａに接続してその下に１．５μｍ程度の厚みのＮウェル
１１２が設けられている。さらに、Ｎウェル１１２の不
純物濃度は、Ｎウェル１０２ａａの不純物濃度より高く
なっている〔図２（ｂ）〕。
ａの接合の深さは１．０μｍ程度であり、Ｐウェル１０
３ａａの底面はＮウェル１１２に接続している。Ｐウェ
ル１０３ａａの底面におけるＮウェル１１２の深さ方向
の厚みは１．５μ程度である〔図２（ａ）〕。ドレイン
領域近傍のチャネル領域直下にでは、Ｎウェル１０２ａ
ａに接続してその下に１．５μｍ程度の厚みのＮウェル
１１２が設けられている。さらに、Ｎウェル１１２の不
純物濃度は、Ｎウェル１０２ａａの不純物濃度より高く
なっている〔図２（ｂ）〕。
【００３３】本発明者の先願にもとずいた実験評価の場
合のドレイン領域を構成するＰウェル３１３の底面での
Ｎウェル３１２の不純物濃度に比べて、Ｎウェル１１２
の不純物濃度は１桁前後高くなっている。それ故、Ｎウ
ェル１１２の深さ方向の厚みがＰウェル３１３直下のＮ
ウェル３１２の厚みより薄くても、パンチスルーは防止
できる。すなわち、Ｎウェル１１２を設けることによ
り、Ｎウェル１０２ａａの接合の深さを深くすることな
くＰウェル１０３ａａとＰ型シリコン基板１０１との間
の縦方向のパンチスルーが防止できる。（なお、この縦
方向のパンチスルー防止のためにはＮウェル１１２の深
さ方向の厚みは１．０μｍ程度あれば充分であるが、上
述したようにこの厚みが１．５μｍであるのは製造方法
（後述する）に依存するものである。）また、図２
（ｂ）からも明らかなように、Ｎウェル１０２ａの不純
物濃度は深さ方向でもほぼ一定であることから、Ｐウェ
ル１０３ａａとＰウェル１０３ｂとに挟まれた部分のＮ
ウェル１０２ａａの（マスク設計上の）最小間隔が１．
５μｍ程度あるならば、Ｐウェル１０３ａａとＰウェル
１０３ｂとの間の横方向のパンチスルーも防止できる。
このようにＮウェル１０２ａａ自体の接合の深さを浅く
できることから、このＮウェル１０２ａａの横方向の広
がりによるＰチャネルの高耐圧ＭＯＳトランジスタの占
有面積が余分に必要になるということは回避できる。
合のドレイン領域を構成するＰウェル３１３の底面での
Ｎウェル３１２の不純物濃度に比べて、Ｎウェル１１２
の不純物濃度は１桁前後高くなっている。それ故、Ｎウ
ェル１１２の深さ方向の厚みがＰウェル３１３直下のＮ
ウェル３１２の厚みより薄くても、パンチスルーは防止
できる。すなわち、Ｎウェル１１２を設けることによ
り、Ｎウェル１０２ａａの接合の深さを深くすることな
くＰウェル１０３ａａとＰ型シリコン基板１０１との間
の縦方向のパンチスルーが防止できる。（なお、この縦
方向のパンチスルー防止のためにはＮウェル１１２の深
さ方向の厚みは１．０μｍ程度あれば充分であるが、上
述したようにこの厚みが１．５μｍであるのは製造方法
（後述する）に依存するものである。）また、図２
（ｂ）からも明らかなように、Ｎウェル１０２ａの不純
物濃度は深さ方向でもほぼ一定であることから、Ｐウェ
ル１０３ａａとＰウェル１０３ｂとに挟まれた部分のＮ
ウェル１０２ａａの（マスク設計上の）最小間隔が１．
５μｍ程度あるならば、Ｐウェル１０３ａａとＰウェル
１０３ｂとの間の横方向のパンチスルーも防止できる。
このようにＮウェル１０２ａａ自体の接合の深さを浅く
できることから、このＮウェル１０２ａａの横方向の広
がりによるＰチャネルの高耐圧ＭＯＳトランジスタの占
有面積が余分に必要になるということは回避できる。
【００３４】また、Ｐウェル１０３ａａと最も高濃度で
接続するＮウェルは、Ｐウェル１０３ａａの底面におけ
るＮウェル１１２であり、チャネル領域近傍でのＮウェ
ル１０２ａａではない。すなわち、Ｎウェル１０２ａａ
並びにＮウェル１１２とＰウェル１０３ａａとの接合耐
圧が最も低いのはＮウェル１１２およびＰウェル１０３
ａａからなる接合である。そのため、このＰチャネルの
高耐圧ＭＯＳトランジスタのドレイン領域に電源ノイズ
が印加されても、ゲート酸化膜１０５の静電破壊は起ら
ずにこのＮウェル１１２およびＰウェル１０３ａａから
なる接合での降伏が起ることになる。Ｎウェル１１２お
よびＰウェル１０３ａａからなる接合の耐圧はこの接合
部におけるＮウェル１１２の不純物濃度とＰウェル１０
３ａａの不純物濃度とにより決まる。これらの不純物濃
度を選択することにより、この接合耐圧を所望の値に設
定することができる。そこで、この接合耐圧を電源電圧
より多少大きくなるように設定しておけば、ゲート酸化
膜の静電破壊が効果的に抑制される。それ故、本実施例
ではゲート酸化膜の静電破壊が抑制されるとともに、特
段に保護ダイオードを設ける必要もなくなる。
接続するＮウェルは、Ｐウェル１０３ａａの底面におけ
るＮウェル１１２であり、チャネル領域近傍でのＮウェ
ル１０２ａａではない。すなわち、Ｎウェル１０２ａａ
並びにＮウェル１１２とＰウェル１０３ａａとの接合耐
圧が最も低いのはＮウェル１１２およびＰウェル１０３
ａａからなる接合である。そのため、このＰチャネルの
高耐圧ＭＯＳトランジスタのドレイン領域に電源ノイズ
が印加されても、ゲート酸化膜１０５の静電破壊は起ら
ずにこのＮウェル１１２およびＰウェル１０３ａａから
なる接合での降伏が起ることになる。Ｎウェル１１２お
よびＰウェル１０３ａａからなる接合の耐圧はこの接合
部におけるＮウェル１１２の不純物濃度とＰウェル１０
３ａａの不純物濃度とにより決まる。これらの不純物濃
度を選択することにより、この接合耐圧を所望の値に設
定することができる。そこで、この接合耐圧を電源電圧
より多少大きくなるように設定しておけば、ゲート酸化
膜の静電破壊が効果的に抑制される。それ故、本実施例
ではゲート酸化膜の静電破壊が抑制されるとともに、特
段に保護ダイオードを設ける必要もなくなる。
【００３５】高耐圧半導体装置の製造工程の断面模式図
である図３（および図１）を参照すると、上記第１の実
施例の高耐圧半導体装置の製造方法の一例は、以下のよ
うになっている。
である図３（および図１）を参照すると、上記第１の実
施例の高耐圧半導体装置の製造方法の一例は、以下のよ
うになっている。
【００３６】まず、Ｐ型シリコン基板１０１の表面にパ
ッド酸化膜（図示せず）と膜厚１００ｎｍ程度の窒化シ
リコン膜１５２とが形成される。Ｐ型シリコン基板１０
１の表面の環状をなす第１の領域とこの第１の領域から
隔離された第２の領域とに開口部を有し，２μｍ程度の
膜厚を有するフォトレジスト膜１１２Ａが形成され、こ
のフォトレジスト膜１２２Ａをマスクにして窒化シリコ
ン膜１５２がエッチング除去される。フォトレジスト膜
１２２Ａ並びに窒化シリコン膜１５２をマスクにして、
例えば４００ＫｅＶ，１×１０12ｃｍ-2の燐のイオン注
入と例えば８００ＫｅＶ，１×１０12ｃｍ-2の燐のイオ
ン注入とが行なわれ、第１の領域並びに第２の領域直下
のＰ型シリコン基板１０１中にはそれぞれ燐イオン注入
層１３２ａと燐イオン注入層１３２ｂとが形成される
〔図３（ａ）〕。
ッド酸化膜（図示せず）と膜厚１００ｎｍ程度の窒化シ
リコン膜１５２とが形成される。Ｐ型シリコン基板１０
１の表面の環状をなす第１の領域とこの第１の領域から
隔離された第２の領域とに開口部を有し，２μｍ程度の
膜厚を有するフォトレジスト膜１１２Ａが形成され、こ
のフォトレジスト膜１２２Ａをマスクにして窒化シリコ
ン膜１５２がエッチング除去される。フォトレジスト膜
１２２Ａ並びに窒化シリコン膜１５２をマスクにして、
例えば４００ＫｅＶ，１×１０12ｃｍ-2の燐のイオン注
入と例えば８００ＫｅＶ，１×１０12ｃｍ-2の燐のイオ
ン注入とが行なわれ、第１の領域並びに第２の領域直下
のＰ型シリコン基板１０１中にはそれぞれ燐イオン注入
層１３２ａと燐イオン注入層１３２ｂとが形成される
〔図３（ａ）〕。
【００３７】次に、上記フォトレジスト膜１２２Ａ（お
よびパッド酸化膜）が除去された後、上記窒化シリコン
膜１５２をマスクにして、１０００℃，１時間程度の熱
酸化が行なわれ、第１，第２の領域には膜厚１μｍ程度
の酸化シリコン膜１５３が形成される。この熱酸化にお
いて、燐イオン注入層１３２ａ，１３２ｂが活性化さ
れ、第１，第２の領域にはそれぞれＮウェル１０２ａ，
１０２ｂが形成される。Ｎウェル１０２ａ，１０２ｂの
接合の深さは、それぞれ１．２μｍ程度である。窒化シ
リコン膜１５２が除去された後、酸化シリコン膜１５３
をマスクにして、例えば３００ＫｅＶ，４×１０11ｃｍ
-2のボロンのイオン注入が行なわれ、（第１の領域に取
り囲まれた）第３の領域並びに（第１，第２および第３
の領域以外の）第４の領域直下のＰ型シリコン基板１０
１中にはそれぞれボロンイオン注入層１３３ａが形成さ
れる。続いて、酸化シリコン膜１５３をマスクにして、
例えば１００ＫｅＶ，１×１０12ｃｍ-2のボロンのイオ
ン注入と例えば３０Ｋｅｖ，４×１０12ｃｍ-2のボロン
のイオン注入とが行なわれ、第３，第４の領域域直下の
Ｐ型シリコン基板１０１中にはそれぞれボロンイオン注
入層１３３ｂが形成される〔図３（ｂ）〕。
よびパッド酸化膜）が除去された後、上記窒化シリコン
膜１５２をマスクにして、１０００℃，１時間程度の熱
酸化が行なわれ、第１，第２の領域には膜厚１μｍ程度
の酸化シリコン膜１５３が形成される。この熱酸化にお
いて、燐イオン注入層１３２ａ，１３２ｂが活性化さ
れ、第１，第２の領域にはそれぞれＮウェル１０２ａ，
１０２ｂが形成される。Ｎウェル１０２ａ，１０２ｂの
接合の深さは、それぞれ１．２μｍ程度である。窒化シ
リコン膜１５２が除去された後、酸化シリコン膜１５３
をマスクにして、例えば３００ＫｅＶ，４×１０11ｃｍ
-2のボロンのイオン注入が行なわれ、（第１の領域に取
り囲まれた）第３の領域並びに（第１，第２および第３
の領域以外の）第４の領域直下のＰ型シリコン基板１０
１中にはそれぞれボロンイオン注入層１３３ａが形成さ
れる。続いて、酸化シリコン膜１５３をマスクにして、
例えば１００ＫｅＶ，１×１０12ｃｍ-2のボロンのイオ
ン注入と例えば３０Ｋｅｖ，４×１０12ｃｍ-2のボロン
のイオン注入とが行なわれ、第３，第４の領域域直下の
Ｐ型シリコン基板１０１中にはそれぞれボロンイオン注
入層１３３ｂが形成される〔図３（ｂ）〕。
【００３８】次に、酸化シリコン膜１５３（およびパッ
ド酸化膜）が除去され、９５０℃の熱酸化により、Ｐ型
シリコン基板１０１の表面には再び膜厚４０ｎｍ程度の
犠牲酸化膜（図示せず）が形成される。この熱酸化にお
いて、ボロンイオン注入層１３３ａ，１３３ｂが活性化
され、第３，第４の領域にはそれぞれＰウェル１０３
ａ，１０３ｂが形成される。これらＰウェル１０３ａ，
１０３ｂの接合の深さはそれぞれ１．０μｍ程度である
〔図３（ｃ）〕。
ド酸化膜）が除去され、９５０℃の熱酸化により、Ｐ型
シリコン基板１０１の表面には再び膜厚４０ｎｍ程度の
犠牲酸化膜（図示せず）が形成される。この熱酸化にお
いて、ボロンイオン注入層１３３ａ，１３３ｂが活性化
され、第３，第４の領域にはそれぞれＰウェル１０３
ａ，１０３ｂが形成される。これらＰウェル１０３ａ，
１０３ｂの接合の深さはそれぞれ１．０μｍ程度である
〔図３（ｃ）〕。
【００３９】次に、第１の領域に内包されて第３の領域
を内包する姿態を有した開口部を有し，２μｍ程度の膜
を有するフォトレジスト膜１２２Ｂをマスクにして、例
えば１ＭｅＶ，４×１０12ｃｍ-2の燐のイオン注入が行
なわれ、Ｐ型シリコン１０１内の（Ｐウェル１０３ａ並
びに）Ｎウェル１０２ａの底部より深い位置に燐イオン
注入層１４２が形成される〔図３（ｄ）〕。その後、フ
ォトレジスト膜１２２Ｂ（および犠牲酸化膜）が除去さ
れる〔図３（ｅ）〕。
を内包する姿態を有した開口部を有し，２μｍ程度の膜
を有するフォトレジスト膜１２２Ｂをマスクにして、例
えば１ＭｅＶ，４×１０12ｃｍ-2の燐のイオン注入が行
なわれ、Ｐ型シリコン１０１内の（Ｐウェル１０３ａ並
びに）Ｎウェル１０２ａの底部より深い位置に燐イオン
注入層１４２が形成される〔図３（ｄ）〕。その後、フ
ォトレジスト膜１２２Ｂ（および犠牲酸化膜）が除去さ
れる〔図３（ｅ）〕。
【００４０】次に、Ｐ型シリコン基板１０１表面での開
口部１１４ａ〜１１４ｄの形成予定領域に、窒化シリコ
ン膜（図示せず）が残置される。これらの窒化シリコン
膜をマスクにして９８０℃での選択酸化が行なわれ、Ｐ
型シリコン基板１０１の表面には膜厚３００ｎｍ程度の
フィールド酸化膜１０４が形成される。この際、上記燐
イオン注入層１４２が活性化され、Ｎウェル１１２が形
成される。これに伴ない、Ｎウェル１０２ａはＮウェル
１０２ａａになり、Ｐウェル１０３ａはＰウェル１０３
ａａになる。このＮウェル１０２ａａは、深さが１μｍ
から２μｍまでな範囲に存在すれば目的を果すのである
が、上述のように高エネルギーイオン注入を用いてるた
め深さが１μｍから２．５μｍまでの範囲になる。
口部１１４ａ〜１１４ｄの形成予定領域に、窒化シリコ
ン膜（図示せず）が残置される。これらの窒化シリコン
膜をマスクにして９８０℃での選択酸化が行なわれ、Ｐ
型シリコン基板１０１の表面には膜厚３００ｎｍ程度の
フィールド酸化膜１０４が形成される。この際、上記燐
イオン注入層１４２が活性化され、Ｎウェル１１２が形
成される。これに伴ない、Ｎウェル１０２ａはＮウェル
１０２ａａになり、Ｐウェル１０３ａはＰウェル１０３
ａａになる。このＮウェル１０２ａａは、深さが１μｍ
から２μｍまでな範囲に存在すれば目的を果すのである
が、上述のように高エネルギーイオン注入を用いてるた
め深さが１μｍから２．５μｍまでの範囲になる。
【００４１】次に、上記窒化シリコン膜を除去され、そ
れらの場所が、実効的に開口部１１４ａ〜１１４ｄとな
る。その後、９００℃の熱酸化により開口部１１４ａ〜
１１４ｄの部分に膜厚１０ｎｍ程度のゲート酸化膜１０
５が形成される。さらに目的に応じて、しきい値制御用
のイオン注入が行なわれる。ゲート電極１０６ａ〜１０
６ｃが形成される。
れらの場所が、実効的に開口部１１４ａ〜１１４ｄとな
る。その後、９００℃の熱酸化により開口部１１４ａ〜
１１４ｄの部分に膜厚１０ｎｍ程度のゲート酸化膜１０
５が形成される。さらに目的に応じて、しきい値制御用
のイオン注入が行なわれる。ゲート電極１０６ａ〜１０
６ｃが形成される。
【００４２】次に、少なくとも開口部１１４ａ，開口部
１１４ｂ並びに開口部１１４ｃの所定の部分を覆うフォ
トレジスト膜（図示せず）とゲート電極１０６ｃとフィ
ールド酸化膜１０４とをマスクにした例えば７０Ｋｅ
Ｖ，３×１０15ｃｍ-2の砒素のイオン注入等が行なわ
れ、上記開口部１１４ｄの部分のＰウェル１０３ｂ表面
にはフィールド酸化膜１０４とゲート電極１０６ｃとに
自己整合的なＮ+ 型拡散層１０８が形成される。続い
て、少なくとも上記開口部１１４ｄの所定の部分を覆う
フォトレジスト膜（図示せず）とゲート電極１０６ａ，
１０６ｂとフィールド酸化膜１０４とをマスクにした例
えば７０ＫｅＶ，３×１０15ｃｍ-2の２弗化ボロン（Ｂ
Ｆ2 ）のイオン注入等が行なわれ、開口部１１４ａの部
分のＰウェル１０３ａａ表面にはフィールド酸化膜１０
４に自己整合的なＰ+ 型拡散層１０７ａが形成され、開
口部１１４ｂの一部のＮウェル１０２ａａ表面にはフィ
ールド酸化膜１０４とゲート電極１０６ａとに自己整合
的なＰ+ 型拡散層１０７ｂが形成され、開口部１１４ｃ
の部分のＮウェル１０２ｂ表面にはフィールド酸化膜１
０４とゲート電極１０６ｂとに自己整合的なＰ+ 型拡散
層１０７ｃが形成される〔図１（ａ），（ｂ）〕。な
お、本実施例ではＮウェル・コンタクト用のＮ+ 型拡散
層およびＰウェル・コンタクト用のＰ+ 型拡散層は明示
してないが、これらの拡散層は必要に応じて設けること
ができる。
１１４ｂ並びに開口部１１４ｃの所定の部分を覆うフォ
トレジスト膜（図示せず）とゲート電極１０６ｃとフィ
ールド酸化膜１０４とをマスクにした例えば７０Ｋｅ
Ｖ，３×１０15ｃｍ-2の砒素のイオン注入等が行なわ
れ、上記開口部１１４ｄの部分のＰウェル１０３ｂ表面
にはフィールド酸化膜１０４とゲート電極１０６ｃとに
自己整合的なＮ+ 型拡散層１０８が形成される。続い
て、少なくとも上記開口部１１４ｄの所定の部分を覆う
フォトレジスト膜（図示せず）とゲート電極１０６ａ，
１０６ｂとフィールド酸化膜１０４とをマスクにした例
えば７０ＫｅＶ，３×１０15ｃｍ-2の２弗化ボロン（Ｂ
Ｆ2 ）のイオン注入等が行なわれ、開口部１１４ａの部
分のＰウェル１０３ａａ表面にはフィールド酸化膜１０
４に自己整合的なＰ+ 型拡散層１０７ａが形成され、開
口部１１４ｂの一部のＮウェル１０２ａａ表面にはフィ
ールド酸化膜１０４とゲート電極１０６ａとに自己整合
的なＰ+ 型拡散層１０７ｂが形成され、開口部１１４ｃ
の部分のＮウェル１０２ｂ表面にはフィールド酸化膜１
０４とゲート電極１０６ｂとに自己整合的なＰ+ 型拡散
層１０７ｃが形成される〔図１（ａ），（ｂ）〕。な
お、本実施例ではＮウェル・コンタクト用のＮ+ 型拡散
層およびＰウェル・コンタクト用のＰ+ 型拡散層は明示
してないが、これらの拡散層は必要に応じて設けること
ができる。
【００４３】高耐圧半導体装置の製造工程の断面模式図
である図４（および図１）を参照すると、上記第１の実
施例の高耐圧半導体装置は別の製造方法でも製造するこ
とが可能であり、例えば以下のようになっている。
である図４（および図１）を参照すると、上記第１の実
施例の高耐圧半導体装置は別の製造方法でも製造するこ
とが可能であり、例えば以下のようになっている。
【００４４】まず、選択酸化により酸化シリコン膜１５
３とＮウェル１０２ａ，１０２ｂを形成した後、ボロン
イオン注入層１３３ａ，１３３ｂの形成までは前述の製
造方法と同様に行なう〔図４（ａ）〕。酸化シリコン膜
１５３を除去した後、Ｐ型シリコン基板１０１の表面
に、常圧気相成長法（ＡＰＣＶＤ）により膜厚４００ｎ
ｍ程度の酸化シリコン膜（図示せず）が形成される〔図
４（ｂ）〕。続いて、フォトレジスト膜１２２Ｂをマス
クにしたイオン注入により、燐イオン注入層１４２が形
成される〔図４（ｃ）〕。引き続いて、フォトレジスト
膜１４２と上記酸化シリコン膜が除去される〔図４
（ｄ）〕、その後の工程は、前述の製造方法と同様であ
る。
３とＮウェル１０２ａ，１０２ｂを形成した後、ボロン
イオン注入層１３３ａ，１３３ｂの形成までは前述の製
造方法と同様に行なう〔図４（ａ）〕。酸化シリコン膜
１５３を除去した後、Ｐ型シリコン基板１０１の表面
に、常圧気相成長法（ＡＰＣＶＤ）により膜厚４００ｎ
ｍ程度の酸化シリコン膜（図示せず）が形成される〔図
４（ｂ）〕。続いて、フォトレジスト膜１２２Ｂをマス
クにしたイオン注入により、燐イオン注入層１４２が形
成される〔図４（ｃ）〕。引き続いて、フォトレジスト
膜１４２と上記酸化シリコン膜が除去される〔図４
（ｄ）〕、その後の工程は、前述の製造方法と同様であ
る。
【００４５】上記第１の実施例はＰチャネルの高耐圧Ｍ
ＯＳトランジスタを含んでなる高耐圧半導体装置である
が、本実施例の構造（および製造方法）は（例えば４０
Ｖ程度の耐圧を有する）Ｎチャネルの高耐圧ＭＯＳトラ
ンジスタを含んでなる高耐圧半導体装置にも応用でき
る。この場合、Ｐ型シリコン基板１０１の代りにＮ型シ
リコン基板が採用される。Ｎウェル１０２ａ，１０２ｂ
に代る第１，第２のＰウェルを形成するためのイオン注
入は、例えば１００ＫｅＶ，１×１０12ｃｍ-2のボロン
イオン注入と、例えば３０ＫｅＶ，４×１０12ｃｍ-2の
ボロンイオン注入とからなる。Ｐウェル１０３ａ，１０
３ｂに代る第１，第２のＮウェルを形成するためのイオ
ン注入は、例えば７００ＫｅＶ，１×１０12ｃｍ-2の燐
イオン注入と、例えば４００ＫｅＶ，８×１０11ｃｍ-2
の燐イオン注入と、例えば１５０ＫｅＶ，５×１０12ｃ
ｍ-2の燐イオン注入とからなる。また、Ｎウェル１１２
に代る第３のＰウェルを形成するためのイオン注入は、
例えば８００ＫｅＶ，１．３×１０12ｃｍ-2のボロンイ
オン注入と、例えば１ＭｅＶ，３．０×１０12ｃｍ-2の
ボロンイオン注入とからなる。
ＯＳトランジスタを含んでなる高耐圧半導体装置である
が、本実施例の構造（および製造方法）は（例えば４０
Ｖ程度の耐圧を有する）Ｎチャネルの高耐圧ＭＯＳトラ
ンジスタを含んでなる高耐圧半導体装置にも応用でき
る。この場合、Ｐ型シリコン基板１０１の代りにＮ型シ
リコン基板が採用される。Ｎウェル１０２ａ，１０２ｂ
に代る第１，第２のＰウェルを形成するためのイオン注
入は、例えば１００ＫｅＶ，１×１０12ｃｍ-2のボロン
イオン注入と、例えば３０ＫｅＶ，４×１０12ｃｍ-2の
ボロンイオン注入とからなる。Ｐウェル１０３ａ，１０
３ｂに代る第１，第２のＮウェルを形成するためのイオ
ン注入は、例えば７００ＫｅＶ，１×１０12ｃｍ-2の燐
イオン注入と、例えば４００ＫｅＶ，８×１０11ｃｍ-2
の燐イオン注入と、例えば１５０ＫｅＶ，５×１０12ｃ
ｍ-2の燐イオン注入とからなる。また、Ｎウェル１１２
に代る第３のＰウェルを形成するためのイオン注入は、
例えば８００ＫｅＶ，１．３×１０12ｃｍ-2のボロンイ
オン注入と、例えば１ＭｅＶ，３．０×１０12ｃｍ-2の
ボロンイオン注入とからなる。
【００４６】高耐圧半導体装置の製造工程の断面模式図
である図５を参照すると、本発明の第２の実施例の高耐
圧半導体装置も、０．５μｍデザイン・ルールにより設
計され，Ｐチャネル型の高耐圧ＭＯＳトランジスタを含
んだ蛍光表示管の駆動用の高耐圧半導体装置である。本
実施例が上記第１の実施例と相違する点は、ドレイン用
の第１のＰウェルがＰチャネルの高耐圧ＭＯＳトランジ
スタの形成される第１のＮウェルに取り囲まれた領域に
ではなくこの第１のＮウェル内に形成されていること
と、第１のＮウェルと第２のＰウェルとの間および第２
のＰウェルと第２のＮウェルとの間に（マスク設計上）
空隙部が設けられていることとである。本実施例の高耐
圧半導体装置は、以下のように形成される。
である図５を参照すると、本発明の第２の実施例の高耐
圧半導体装置も、０．５μｍデザイン・ルールにより設
計され，Ｐチャネル型の高耐圧ＭＯＳトランジスタを含
んだ蛍光表示管の駆動用の高耐圧半導体装置である。本
実施例が上記第１の実施例と相違する点は、ドレイン用
の第１のＰウェルがＰチャネルの高耐圧ＭＯＳトランジ
スタの形成される第１のＮウェルに取り囲まれた領域に
ではなくこの第１のＮウェル内に形成されていること
と、第１のＮウェルと第２のＰウェルとの間および第２
のＰウェルと第２のＮウェルとの間に（マスク設計上）
空隙部が設けられていることとである。本実施例の高耐
圧半導体装置は、以下のように形成される。
【００４７】まず、Ｐ型シリコン基板２０１の表面に、
１０００℃，１時間程度の熱酸化により、膜厚１μｍ程
度の酸化シリコン膜２５３が形成される。酸化シリコン
膜２５３の表面に、２μｍ程度の膜厚を有するフォトレ
ジスト膜２２２が形成される。このフォトレジスト膜２
２２は、Ｐチャネルの高耐圧ＭＯＳトランジスタが形成
予定領域を内包した第１の領域と、内部回路をなすＣＭ
ＯＳトランジスタのＰチャネルＭＯＳトランジスタの形
成予定領域を内包した第２の領域とに対応する開口部を
有している。このフォトレジスト膜２２２をマスクにし
て酸化シリコン膜２５３がエッチングされ、第１，第２
の領域が露出する。フォトレジスト膜２２２と（エッチ
ングにより）残置された酸化シリコン膜２５３とをマス
クにして、例えば４００ＫｅＶ，１×１０12ｃｍ-2の燐
イオン注入と、例えば８００ＫｅＶ，１×１０12ｃｍ-2
の燐イオン注入と、例えば１ＭｅＶ，４×１０12ｃｍ-2
の燐イオン注入とが行なわれる。これにより、第１の領
域並びに第２の領域にそれぞれ燐イオン注入層２３２
ａ，２３２ｂ，２４２が形成される〔図５（ａ）〕。
１０００℃，１時間程度の熱酸化により、膜厚１μｍ程
度の酸化シリコン膜２５３が形成される。酸化シリコン
膜２５３の表面に、２μｍ程度の膜厚を有するフォトレ
ジスト膜２２２が形成される。このフォトレジスト膜２
２２は、Ｐチャネルの高耐圧ＭＯＳトランジスタが形成
予定領域を内包した第１の領域と、内部回路をなすＣＭ
ＯＳトランジスタのＰチャネルＭＯＳトランジスタの形
成予定領域を内包した第２の領域とに対応する開口部を
有している。このフォトレジスト膜２２２をマスクにし
て酸化シリコン膜２５３がエッチングされ、第１，第２
の領域が露出する。フォトレジスト膜２２２と（エッチ
ングにより）残置された酸化シリコン膜２５３とをマス
クにして、例えば４００ＫｅＶ，１×１０12ｃｍ-2の燐
イオン注入と、例えば８００ＫｅＶ，１×１０12ｃｍ-2
の燐イオン注入と、例えば１ＭｅＶ，４×１０12ｃｍ-2
の燐イオン注入とが行なわれる。これにより、第１の領
域並びに第２の領域にそれぞれ燐イオン注入層２３２
ａ，２３２ｂ，２４２が形成される〔図５（ａ）〕。
【００４８】上記フォトレジスト膜２２２と酸化シリコ
ン膜２５３とが順次除去された後、熱酸化によりＰ型シ
リコン基板２０１の表面に膜厚４０ｎｍ程度の犠牲酸化
膜（図示せず）が形成される。この熱酸化により、燐イ
オン注入層２３２ａ，２３２ｂが活性化され、第１の領
域には（第１の）Ｎウェル２０２ａが形成され、第２の
領域には（第２の）Ｎウェル２０２ｂが形成される。同
時に、燐イオン注入層２４２が活性化され、Ｎウェル２
０２ａの底部に接続する（第３の）Ｎウェル２１２ａと
Ｎウェル２０２ｂの底部に接続する（第４の）Ｎウェル
２１２ｂとが形成される。Ｎウェル２１２ａ，２１２ｂ
の不純物濃度はＮウェル２０２ａ，２０２ｂの不純物濃
度より高く、Ｎウェル２１２ａ，２１２ｂは１〜２．５
μｍの範囲の深さに形成されている〔図５（ｂ）〕。
ン膜２５３とが順次除去された後、熱酸化によりＰ型シ
リコン基板２０１の表面に膜厚４０ｎｍ程度の犠牲酸化
膜（図示せず）が形成される。この熱酸化により、燐イ
オン注入層２３２ａ，２３２ｂが活性化され、第１の領
域には（第１の）Ｎウェル２０２ａが形成され、第２の
領域には（第２の）Ｎウェル２０２ｂが形成される。同
時に、燐イオン注入層２４２が活性化され、Ｎウェル２
０２ａの底部に接続する（第３の）Ｎウェル２１２ａと
Ｎウェル２０２ｂの底部に接続する（第４の）Ｎウェル
２１２ｂとが形成される。Ｎウェル２１２ａ，２１２ｂ
の不純物濃度はＮウェル２０２ａ，２０２ｂの不純物濃
度より高く、Ｎウェル２１２ａ，２１２ｂは１〜２．５
μｍの範囲の深さに形成されている〔図５（ｂ）〕。
【００４９】次に、上記犠牲酸化膜の表面には１μｍ程
度の膜厚を有するフォトレジスト膜２２３が形成され
る。このフォトレジスト膜２２３は、Ｐチャネルの高耐
圧ＭＯＳトランジスタのドレイン領域の形成予定領域で
ある第３の領域（この領域は第１の領域に内包されてい
る）と、内部回路をなすＣＭＯＳトランジスタのＮチャ
ネルＭＯＳトランジスタの形成予定領域を内包した第４
の領域とに対応する開口部を有している。第４の領域
は、上記第１の領域および第２の領域に対して、それぞ
れ（マスク設計上）０．５μｍ程度の間隔を有してい
る。これらの間隔はマスク・アライメント等に関連して
設けてある。また、第３の領域と第４の領域との間隔
は、（マスク設計上）１．５μｍ程度である。この間隔
は、高耐圧トランジスタのドレイン領域の横方向のパン
チスルーを防止するために設けてある。
度の膜厚を有するフォトレジスト膜２２３が形成され
る。このフォトレジスト膜２２３は、Ｐチャネルの高耐
圧ＭＯＳトランジスタのドレイン領域の形成予定領域で
ある第３の領域（この領域は第１の領域に内包されてい
る）と、内部回路をなすＣＭＯＳトランジスタのＮチャ
ネルＭＯＳトランジスタの形成予定領域を内包した第４
の領域とに対応する開口部を有している。第４の領域
は、上記第１の領域および第２の領域に対して、それぞ
れ（マスク設計上）０．５μｍ程度の間隔を有してい
る。これらの間隔はマスク・アライメント等に関連して
設けてある。また、第３の領域と第４の領域との間隔
は、（マスク設計上）１．５μｍ程度である。この間隔
は、高耐圧トランジスタのドレイン領域の横方向のパン
チスルーを防止するために設けてある。
【００５０】このフォトレジスト膜２２３をマスクにし
て、例えば４００ＫｅＶ，１．４×１０12ｃｍ-2のボロ
ンのイオン注入が行なわれ、（第１の領域内の）第３の
領域並びに第４の領域直下のＰ型シリコン基板２０１中
にはそれぞれボロンイオン注入層２３３ａが形成され
る。続いて、フォトレジスト膜２２３をマスクにして、
例えば１００ＫｅＶ，１．５×１０12ｃｍ-2のボロンの
イオン注入と例えば３０Ｋｅｖ，４×１０12ｃｍ-2のボ
ロンのイオン注入とが行なわれ、第３，第４の領域域直
下のＰ型シリコン基板２０１中にはそれぞれボロンイオ
ン注入層２３３ｂが形成される〔図５（ｃ）〕。
て、例えば４００ＫｅＶ，１．４×１０12ｃｍ-2のボロ
ンのイオン注入が行なわれ、（第１の領域内の）第３の
領域並びに第４の領域直下のＰ型シリコン基板２０１中
にはそれぞれボロンイオン注入層２３３ａが形成され
る。続いて、フォトレジスト膜２２３をマスクにして、
例えば１００ＫｅＶ，１．５×１０12ｃｍ-2のボロンの
イオン注入と例えば３０Ｋｅｖ，４×１０12ｃｍ-2のボ
ロンのイオン注入とが行なわれ、第３，第４の領域域直
下のＰ型シリコン基板２０１中にはそれぞれボロンイオ
ン注入層２３３ｂが形成される〔図５（ｃ）〕。
【００５１】続いて、上記フォトレジスト膜２２３と犠
牲酸化膜とが順次除去される〔図５（ｄ）〕。
牲酸化膜とが順次除去される〔図５（ｄ）〕。
【００５２】その後、上記第１の実施例と同様に、次の
ような工程を経る。まず、Ｐ型シリコン基板２０１表面
での第１〜第４の開口部（図示せず）が形成される位置
に窒化シリコン膜（図示せず）が残置される。第１の開
口部は（Ｐウェル２０３ａが設けられた）第３の領域に
設けられ、第２の開口部は第１の開口部から例えば３μ
ｍの間隔を持って第３の領域から（Ｎウェル２０２ａａ
が設けられた）第１の領域に延在して設けられ、第３の
開口部は（Ｎウェル２０２ｂが設けられた）第２の領域
に設けられ、第４の開口部は（Ｐウェル２０３ｂが設け
られた）第４の領域に設けられている。これらの窒化シ
リコン膜をマスクにして選択酸化が行なわれ、Ｐ型シリ
コン基板２０１の表面には膜厚３００ｎｍ程度のフィー
ルド酸化膜２０４が形成される。このとき、上記ボロン
イオン注入層２３３ａ，２３３ｂが活性化され、第３の
領域には（第１の）Ｐウェル２０３ａが形成され、第４
の領域には（第２の）Ｐウェル２０３ｂが形成される。
これに伴ない、Ｎウェル２０２ａはＮウェル２０２ａａ
になり、Ｎウェル２１２ａはＮウェル２１２ａａにな
る。Ｐウェル２０３ｂの接合の深さは１．２μｍ程度で
ある。Ｐウェル２０３ａはＮウェル２０２ａａ内に形成
されていることから、Ｐウェル２０３ａの不純物濃度は
Ｐウェル２０３ｂの不純物濃度より実効的に低くなる。
ような工程を経る。まず、Ｐ型シリコン基板２０１表面
での第１〜第４の開口部（図示せず）が形成される位置
に窒化シリコン膜（図示せず）が残置される。第１の開
口部は（Ｐウェル２０３ａが設けられた）第３の領域に
設けられ、第２の開口部は第１の開口部から例えば３μ
ｍの間隔を持って第３の領域から（Ｎウェル２０２ａａ
が設けられた）第１の領域に延在して設けられ、第３の
開口部は（Ｎウェル２０２ｂが設けられた）第２の領域
に設けられ、第４の開口部は（Ｐウェル２０３ｂが設け
られた）第４の領域に設けられている。これらの窒化シ
リコン膜をマスクにして選択酸化が行なわれ、Ｐ型シリ
コン基板２０１の表面には膜厚３００ｎｍ程度のフィー
ルド酸化膜２０４が形成される。このとき、上記ボロン
イオン注入層２３３ａ，２３３ｂが活性化され、第３の
領域には（第１の）Ｐウェル２０３ａが形成され、第４
の領域には（第２の）Ｐウェル２０３ｂが形成される。
これに伴ない、Ｎウェル２０２ａはＮウェル２０２ａａ
になり、Ｎウェル２１２ａはＮウェル２１２ａａにな
る。Ｐウェル２０３ｂの接合の深さは１．２μｍ程度で
ある。Ｐウェル２０３ａはＮウェル２０２ａａ内に形成
されていることから、Ｐウェル２０３ａの不純物濃度は
Ｐウェル２０３ｂの不純物濃度より実効的に低くなる。
【００５３】次に、上記窒化シリコン膜を除去した後、
９００℃の熱酸化により第１〜第４の開口部の部分に膜
厚１０ｎｍ程度のゲート酸化膜２０５が形成される。さ
らに目的に応じて、しきい値制御用のイオン注入が行な
われる。第１〜第３のゲート電極であるゲート電極２０
６ａ〜２０６ｃが同時に形成される。第１の開口部から
２μｍ程度離れた第２の開口部側の位置には、ゲート長
５μｍ程度の（第１の）ゲート電極２０６ａが形成され
る。このゲート電極２０６ａは、幅１μｍ程度のフィー
ルド酸化膜２０４と幅１μｍ程度のゲート酸化膜２０５
とを介してＰウェル２０３ａを覆い、さらに幅３μｍ程
度のゲート酸化膜２０５とを介してＮウェル２０２ａａ
を覆っている。すなわち、第２の開口部の一部は、ゲー
ト酸化膜２０５を介してゲート電極２０６ａにより覆わ
れている。第２の領域上には、ゲート酸化膜２０５を介
してＮウェル２０２ｂを覆う（第２の）ゲート電極２０
６ｂが形成される。すなわち、第３の開口部の一部は、
ゲート酸化膜２０５を介してゲート電極２０６ｂにより
覆われている。第４の領域上には、ゲート酸化膜２０４
を介してＰウェル２０３ｂを覆う（第３の）ゲート電極
２０６ｃが形成される。すなわち、第４の開口部の一部
は、ゲート酸化膜２０５を介してゲート電極２０６ｃに
より覆われている。
９００℃の熱酸化により第１〜第４の開口部の部分に膜
厚１０ｎｍ程度のゲート酸化膜２０５が形成される。さ
らに目的に応じて、しきい値制御用のイオン注入が行な
われる。第１〜第３のゲート電極であるゲート電極２０
６ａ〜２０６ｃが同時に形成される。第１の開口部から
２μｍ程度離れた第２の開口部側の位置には、ゲート長
５μｍ程度の（第１の）ゲート電極２０６ａが形成され
る。このゲート電極２０６ａは、幅１μｍ程度のフィー
ルド酸化膜２０４と幅１μｍ程度のゲート酸化膜２０５
とを介してＰウェル２０３ａを覆い、さらに幅３μｍ程
度のゲート酸化膜２０５とを介してＮウェル２０２ａａ
を覆っている。すなわち、第２の開口部の一部は、ゲー
ト酸化膜２０５を介してゲート電極２０６ａにより覆わ
れている。第２の領域上には、ゲート酸化膜２０５を介
してＮウェル２０２ｂを覆う（第２の）ゲート電極２０
６ｂが形成される。すなわち、第３の開口部の一部は、
ゲート酸化膜２０５を介してゲート電極２０６ｂにより
覆われている。第４の領域上には、ゲート酸化膜２０４
を介してＰウェル２０３ｂを覆う（第３の）ゲート電極
２０６ｃが形成される。すなわち、第４の開口部の一部
は、ゲート酸化膜２０５を介してゲート電極２０６ｃに
より覆われている。
【００５４】次に、少なくとも第１，第２の開口部並び
に第３の開口部の所定の部分を覆うフォトレジスト膜
（図示せず）とゲート電極２０６ｃとフィールド酸化膜
２０４とをマスクにした例えば７０ＫｅＶ，３×１０15
ｃｍ-2の砒素のイオン注入等が行なわれ、第４の開口部
をなすＰウェル２０３ｂ表面にはフィールド酸化膜２０
４とゲート電極２０６ｃとに自己整合的なＮ+ 型拡散層
２０８が形成される。Ｎ+ 型拡散層２０８の接合の深さ
は０．１５μｍ程度である。続いて、少なくとも第４の
開口部の所定の部分を覆うフォトレジスト膜（図示せ
ず）とゲート電極２０６ａ，２０６ｂとフィールド酸化
膜２０４とをマスクにした例えば７０ＫｅＶ，３×１０
15ｃｍ-2の２弗化ボロン（ＢＦ2 ）のイオン注入等が行
なわれ、第１の開口部をなすＰウェル２０３ａａ表面に
はフィールド酸化膜２０４に自己整合的なＰ+ 型拡散層
２０７ａが形成され、第２の開口部の一部をなすＮウェ
ル２０２ａａ表面にはフィールド酸化膜２０４とゲート
電極２０６ａとに自己整合的なＰ+ 型拡散層２０７ｂが
形成され、第３の開口部をなすＮウェル２０２ｂ表面に
はフィールド酸化膜２０４とゲート電極２０６ｂとに自
己整合的なＰ+ 型拡散層２０７ｃが形成される。Ｐ+ 型
拡散層２０７ａ〜２０７ｃの接合の深さは０．２μｍ程
度である〔図５（ｅ）〕。なお、本実施例ではＮウェル
・コンタクト用のＮ+ 型拡散層およびＰウェル・コンタ
クト用のＰ+ 型拡散層は明示してないが、これらの拡散
層は必要に応じて設けることができる。
に第３の開口部の所定の部分を覆うフォトレジスト膜
（図示せず）とゲート電極２０６ｃとフィールド酸化膜
２０４とをマスクにした例えば７０ＫｅＶ，３×１０15
ｃｍ-2の砒素のイオン注入等が行なわれ、第４の開口部
をなすＰウェル２０３ｂ表面にはフィールド酸化膜２０
４とゲート電極２０６ｃとに自己整合的なＮ+ 型拡散層
２０８が形成される。Ｎ+ 型拡散層２０８の接合の深さ
は０．１５μｍ程度である。続いて、少なくとも第４の
開口部の所定の部分を覆うフォトレジスト膜（図示せ
ず）とゲート電極２０６ａ，２０６ｂとフィールド酸化
膜２０４とをマスクにした例えば７０ＫｅＶ，３×１０
15ｃｍ-2の２弗化ボロン（ＢＦ2 ）のイオン注入等が行
なわれ、第１の開口部をなすＰウェル２０３ａａ表面に
はフィールド酸化膜２０４に自己整合的なＰ+ 型拡散層
２０７ａが形成され、第２の開口部の一部をなすＮウェ
ル２０２ａａ表面にはフィールド酸化膜２０４とゲート
電極２０６ａとに自己整合的なＰ+ 型拡散層２０７ｂが
形成され、第３の開口部をなすＮウェル２０２ｂ表面に
はフィールド酸化膜２０４とゲート電極２０６ｂとに自
己整合的なＰ+ 型拡散層２０７ｃが形成される。Ｐ+ 型
拡散層２０７ａ〜２０７ｃの接合の深さは０．２μｍ程
度である〔図５（ｅ）〕。なお、本実施例ではＮウェル
・コンタクト用のＮ+ 型拡散層およびＰウェル・コンタ
クト用のＰ+ 型拡散層は明示してないが、これらの拡散
層は必要に応じて設けることができる。
【００５５】本実施例による出力バッファの最終段をな
すＰチャネルの高耐圧ＭＯＳトランジスタは、Ｎウェル
２１２ａに接続されたＮウェル２０２ａａ表面に形成さ
れ、Ｐウェル２０３ａおよびＰ+ 型拡散層２０７ａから
なるドレイン領域とＰ+ 型拡散層２０７ｂからなるソー
ス領域とゲート酸化膜２０５とゲート電極２０６ａとか
ら構成される。本実施例による内部回路を構成するＣＭ
ＯＳトランジスタのＰチャネルＭＯＳトランジスタは、
Ｎウェル２１２ｂに接続されたＮウェル２０２ｂ表面に
形成され、一対のＰ+ 型拡散層ｄ０７ｃからなるソース
・ドレイン領域とゲート酸化膜２０５とゲート電極２０
６ｂとから構成される。これらのＣＭＯＳトランジスタ
のＮチャネルＭＯＳトランジスタは、Ｐウェル２０３ｂ
表面に形成され、一対のＮ+ 型拡散層２０８からなるソ
ース・ドレイン領域とゲート酸化膜２０５とゲート電極
２０６ｃとから構成される。
すＰチャネルの高耐圧ＭＯＳトランジスタは、Ｎウェル
２１２ａに接続されたＮウェル２０２ａａ表面に形成さ
れ、Ｐウェル２０３ａおよびＰ+ 型拡散層２０７ａから
なるドレイン領域とＰ+ 型拡散層２０７ｂからなるソー
ス領域とゲート酸化膜２０５とゲート電極２０６ａとか
ら構成される。本実施例による内部回路を構成するＣＭ
ＯＳトランジスタのＰチャネルＭＯＳトランジスタは、
Ｎウェル２１２ｂに接続されたＮウェル２０２ｂ表面に
形成され、一対のＰ+ 型拡散層ｄ０７ｃからなるソース
・ドレイン領域とゲート酸化膜２０５とゲート電極２０
６ｂとから構成される。これらのＣＭＯＳトランジスタ
のＮチャネルＭＯＳトランジスタは、Ｐウェル２０３ｂ
表面に形成され、一対のＮ+ 型拡散層２０８からなるソ
ース・ドレイン領域とゲート酸化膜２０５とゲート電極
２０６ｃとから構成される。
【００５６】上記第２の実施例は、Ｎウェル２０２ａａ
とＰウェル２０３ｂとの間，Ｐウェル２０３ｂとＮウェ
ル２０２ｂとの間にそれぞれ０．５μｍ程度の間隔を設
けてあるために上記第１の実施例に比べると面積の縮小
効果は多少劣るものの、従来の高耐圧半導体装置に対し
ては縮小効果がある。本実施例のゲート酸化膜の静電破
壊に対する効果は上記第１の実施例と同等である。一
方、本実施例では第１のＰウェル２０３ａ不純物濃度が
実効的に低減されることから、本実施例による高耐圧半
導体装置が上記第１の実施例より絶対値の高い耐圧（例
えば−４０Ｖより低い耐圧）で使用することが可能とな
る。
とＰウェル２０３ｂとの間，Ｐウェル２０３ｂとＮウェ
ル２０２ｂとの間にそれぞれ０．５μｍ程度の間隔を設
けてあるために上記第１の実施例に比べると面積の縮小
効果は多少劣るものの、従来の高耐圧半導体装置に対し
ては縮小効果がある。本実施例のゲート酸化膜の静電破
壊に対する効果は上記第１の実施例と同等である。一
方、本実施例では第１のＰウェル２０３ａ不純物濃度が
実効的に低減されることから、本実施例による高耐圧半
導体装置が上記第１の実施例より絶対値の高い耐圧（例
えば−４０Ｖより低い耐圧）で使用することが可能とな
る。
【００５７】なお、上記第２の実施例も、上記第１の実
施例と同様に、Ｎチャネルの高耐圧ＭＯＳトランジスタ
を含んでなる高耐圧半導体装置にも応用できる。
施例と同様に、Ｎチャネルの高耐圧ＭＯＳトランジスタ
を含んでなる高耐圧半導体装置にも応用できる。
【００５８】
【発明の効果】以上説明したように本発明の高耐圧半導
体装置は、一導電型シリコン基板の表面に設けられた第
１の逆導電型ウェルに一導電型チャネルの高耐圧ＭＯＳ
トランジスタが設けられ、この高耐圧トランジスタのド
レイン領域の一部が第１の逆導電型ウェル表面に設けら
れた一導電型ウェルからなり、この一導電型ウェルの底
部と第１の逆導電型ウェルの底部の少なくとも一部とが
外見上このシリコン基板内に設けられた第３の逆導電型
ウェルに接続している。第３の逆導電型ウェルの不純物
濃度は第１の逆導電型の不純物濃度より高く設定されて
いる。上記ドレイン領域は、上記一導電型ウェルと、フ
ィールド酸化膜に自己整合的にこの一導電型ウェルの表
面に形成された一導電型高濃度不純物拡散層とからな
る。この高耐圧ＭＯＳトランジスタのゲート電極は、ゲ
ート酸化膜およびフィールド酸化膜を介してドレイン領
域であるこの一導電型ウェル上に延在している。
体装置は、一導電型シリコン基板の表面に設けられた第
１の逆導電型ウェルに一導電型チャネルの高耐圧ＭＯＳ
トランジスタが設けられ、この高耐圧トランジスタのド
レイン領域の一部が第１の逆導電型ウェル表面に設けら
れた一導電型ウェルからなり、この一導電型ウェルの底
部と第１の逆導電型ウェルの底部の少なくとも一部とが
外見上このシリコン基板内に設けられた第３の逆導電型
ウェルに接続している。第３の逆導電型ウェルの不純物
濃度は第１の逆導電型の不純物濃度より高く設定されて
いる。上記ドレイン領域は、上記一導電型ウェルと、フ
ィールド酸化膜に自己整合的にこの一導電型ウェルの表
面に形成された一導電型高濃度不純物拡散層とからな
る。この高耐圧ＭＯＳトランジスタのゲート電極は、ゲ
ート酸化膜およびフィールド酸化膜を介してドレイン領
域であるこの一導電型ウェル上に延在している。
【００５９】このように本発明では第３の逆導電型ウェ
ルが存在するため、第１の逆導電型ウェルの接合の深さ
を深くすることなしに、高耐圧を実現することが可能と
なり、従来みられた高耐圧ＭＯＳトランジスタが設けら
れている逆導電型ウェルの横方向の接合の広がりによる
一導電型チャネルの高耐圧ＭＯＳトランジスタの占有面
積の増大という問題点は回避できる。
ルが存在するため、第１の逆導電型ウェルの接合の深さ
を深くすることなしに、高耐圧を実現することが可能と
なり、従来みられた高耐圧ＭＯＳトランジスタが設けら
れている逆導電型ウェルの横方向の接合の広がりによる
一導電型チャネルの高耐圧ＭＯＳトランジスタの占有面
積の増大という問題点は回避できる。
【００６０】また、ドレイン領域を構成する一導電型ウ
ェルと最も高濃度で接続するのは、第１の逆導電型ウェ
ルではなく、この一導電型ウェルの底面における第３の
逆導電型ウェルになる。このため、この高耐圧ＭＯＳト
ランジスタのドレイン領域に電源ノイズが印加されて
も、ゲート酸化膜の静電破壊は起らずにこの第３の逆導
電型ウェルおよびこの一導電型ウェルからなる接合での
降伏が起ることになる。それ故、本発明ではゲート酸化
膜の静電破壊が抑制されるとともに、特段に保護ダイオ
ードを設ける必要もなくなる。
ェルと最も高濃度で接続するのは、第１の逆導電型ウェ
ルではなく、この一導電型ウェルの底面における第３の
逆導電型ウェルになる。このため、この高耐圧ＭＯＳト
ランジスタのドレイン領域に電源ノイズが印加されて
も、ゲート酸化膜の静電破壊は起らずにこの第３の逆導
電型ウェルおよびこの一導電型ウェルからなる接合での
降伏が起ることになる。それ故、本発明ではゲート酸化
膜の静電破壊が抑制されるとともに、特段に保護ダイオ
ードを設ける必要もなくなる。
【００６１】これらの結果から、本発明により高耐圧Ｍ
ＯＳトランジスタを含んだ高耐圧半導体装置の微細化が
容易になる。
ＯＳトランジスタを含んだ高耐圧半導体装置の微細化が
容易になる。
【図１】本発明の第１の実施例の断面模式図および平面
模式図である。
模式図である。
【図２】上記第１の実施例の効果を説明するための図で
あり、本実施例の高耐圧半導体装置の深さ方向の不純物
濃度分布を示すグラフである。
あり、本実施例の高耐圧半導体装置の深さ方向の不純物
濃度分布を示すグラフである。
【図３】上記第１の実施例の製造方法の一例を示す製造
工程の断面模式図である。
工程の断面模式図である。
【図４】上記第１の実施例の別の製造方法を示す製造工
程の断面模式図である。
程の断面模式図である。
【図５】本発明の第２の実施例の製造工程の断面模式図
である。
である。
【図６】従来の高耐圧半導体装置の製造工程と断面模式
図である。
図である。
【図７】上記従来の高耐圧半導体装置の製造工程と断面
模式図である。
模式図である。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２ａ，１０２ａａ，１０２ｂ，１１２，２０２ａ，
２０２ａａ，２０２ｂ，２１２ａ，２１２ａａ，２１２
ｂ，３０２，３１２ Ｎウェル １０３ａ，１０３ａａ，１０３ｂ，２０３ａ，２０３
ｂ，３０３，３１３Ｐウェル １０４，２０４，３０４ フィールド酸化膜 １０５，２０５，３０５ ゲート酸化膜 １０６ａ〜１０６ｃ，２０６ａ〜２０６ｃ，３０６ａ〜
３０６ｃ ゲート電極 １０７ａ〜１０７ｃ，２０７ａ〜２０７ｃ，３０７ａ〜
３０７ｃ Ｐ+ 型拡散層 １０８，２０８，３０８ Ｎ+ 型拡散層 １１４ａ〜１１４ｄ 開口部 １２２Ａ，１２２Ｂ，２２２，２２３，３２２Ａ，３２
２Ｂ，３２３Ａ，３２３Ｂ フォトレジスト膜 １３２ａ，１３２ｂ，１４２，２３２ａ，２３２ｂ，２
４２，３３２，３４２燐イオン注入層 １３３ａ，１３３ｂ，２３３ａ，２３３ｂ，３３３，３
４３ ボロンイオン注入層 １５２ 窒化シリコン膜 １５３，２５３ 酸化シリコン膜
２０２ａａ，２０２ｂ，２１２ａ，２１２ａａ，２１２
ｂ，３０２，３１２ Ｎウェル １０３ａ，１０３ａａ，１０３ｂ，２０３ａ，２０３
ｂ，３０３，３１３Ｐウェル １０４，２０４，３０４ フィールド酸化膜 １０５，２０５，３０５ ゲート酸化膜 １０６ａ〜１０６ｃ，２０６ａ〜２０６ｃ，３０６ａ〜
３０６ｃ ゲート電極 １０７ａ〜１０７ｃ，２０７ａ〜２０７ｃ，３０７ａ〜
３０７ｃ Ｐ+ 型拡散層 １０８，２０８，３０８ Ｎ+ 型拡散層 １１４ａ〜１１４ｄ 開口部 １２２Ａ，１２２Ｂ，２２２，２２３，３２２Ａ，３２
２Ｂ，３２３Ａ，３２３Ｂ フォトレジスト膜 １３２ａ，１３２ｂ，１４２，２３２ａ，２３２ｂ，２
４２，３３２，３４２燐イオン注入層 １３３ａ，１３３ｂ，２３３ａ，２３３ｂ，３３３，３
４３ ボロンイオン注入層 １５２ 窒化シリコン膜 １５３，２５３ 酸化シリコン膜
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面の環状を
なす第１の領域に設けられた第１の逆導電型ウェルと、 前記第１の逆導電型ウェルと同じ接合の深さと同じ不純
物濃度とを有して、前記シリコン基板の表面の前記第１
の領域から隔離された第２の領域に設けられた第２の逆
導電型ウェルと、 前記第１の逆導電型ウェルの側面に接続して、前記シリ
コン基板の表面の前記第１の領域に囲まれた第３の領域
に設けられた第１の一導電型ウェルと、 前記第１の逆導電型ウェルの側面および前記第２の逆導
電型ウェルの側面に接続して、前記シリコン基板の表面
の前記第１および第２の領域を取り囲む第４の領域に設
けられた第２の一導電型ウェルと、 前記第１の一導電型ウェルの底面および前記第１の逆導
電型ウェルの少なくとも一部の底面と接続し、前記シリ
コン基板の表面近傍では該第１の逆導電型ウェルの不純
物濃度より低い不純物濃度を有し，該第１の逆導電型ウ
ェルの底面近傍では該第１の逆導電型ウェルの不純物濃
度より高い不純物濃度を有し，さらに該第１の逆導電型
ウェルの不純物濃度の極大値より大きな値の不純物濃度
の極大値を有し，さらにまた該第１の一導電型ウェルの
不純物濃度の極大値となる深さより深い位置に不純物濃
度の極大値を有して、前記第３の領域を内包し，前記第
１の領域に囲まれた該シリコン基板の表面に設けられた
第３の逆導電型ウェルと、 前記第３の領域内に設けられた第１の開口部と、該第１
の開口部から所定の間隔を有して該第３の領域から前記
第１の領域に延在して設けられた第２の開口部と、前記
第２の領域内に設けられた第３の開口部と、前記第４の
領域内に設けられた第４の開口部とを有して、前記シリ
コン基板の表面に設けられたフィールド酸化膜と、 前記第１，第２，第３および第４の開口部の前記シリコ
ン基板の表面に設けられたゲート酸化膜と、 前記ゲート酸化膜を介して前記第２の開口部の一部を覆
い、前記フィールド酸化膜の一部であって，前記第１の
開口部と該第２の開口部とに挟まれた部分での該フィー
ルド酸化膜を介して前記第３の領域の一部を覆う姿態を
有して前記第１および第３の領域上に設けられた第１の
ゲート電極と、 前記ゲート酸化膜を介して前記第３の開口部の一部を覆
う姿態を有して前記第２の領域上に設けられた第２のゲ
ート電極と、 前記ゲート酸化膜を介して前記第４の領域の一部を覆う
姿態を有して前記第４の領域上に設けられた第３のゲー
ト電極と、前記 第１の開口部に自己整合的に前記第１の一導電型ウ
ェルの表面に設けられた第１の一導電型高濃度拡散層
と、 前記第１の一導電型高濃度拡散層と同じ接合の深さと同
じ不純物濃度とを有して、前記第１のゲート電極および
前記第２の開口部に自己整合的に前記第１の逆導電型ウ
ェルの表面に設けられた第２の一導電型高濃度拡散層
と、 前記第１の一導電型高濃度拡散層と同じ接合の深さと同
じ不純物濃度とを有して、前記第２のゲート電極および
前記第３の開口部に自己整合的に前記第２の逆導電型ウ
ェルの表面に設けられた第３の一導電型高濃度拡散層
と、 前記第３のゲート電極および前記第４の開口部に自己整
合的に前記第２の一導電型ウェルの表面に設けられた逆
導電型高濃度拡散層とを有することを特徴とする高耐圧
半導体装置。 - 【請求項２】 前記一導電型がＰ型であることを特徴と
する請求項１記載の高耐圧半導体装置。 - 【請求項３】 前記一導電型がＮ型であることを特徴と
する請求項１記載の高耐圧半導体装置。 - 【請求項４】 一導電型のシリコン基板の表面の第１の
領域に設けられた第１の逆導電型ウェルと、 前記第１の逆導電型ウェルと同じ接合の深さと同じ不純
物濃度とを有して、前記シリコン基板の表面の前記第１
の領域から隔離された第２の領域に設けられた第２の逆
導電型ウェルと、 前記第１の逆導電型ウェルの側面に接続して、前記シリ
コン基板の表面の前記第１の領域内の第３の領域に設け
られた第１の一導電型ウェルと、 前記シリコン基板の表面の前記第１および第２の領域と
所要の間隔を有した第４の領域に設けられた第２の一導
電型ウェルと、 前記第１の一導電型ウェルの底面および前記第１の逆導
電型ウェルの少なくとも一部の底面と接続し、前記シリ
コン基板の表面近傍では該第１の逆導電型ウェルの不純
物濃度より低い不純物濃度を有し，該第１の逆導電型ウ
ェルの底面近傍では該第１の逆導電型ウェルの不純物濃
度より高い不純物濃度を有し，さらに該第１の逆導電型
ウェルの不純物濃度の極大値より大きな値の不純物濃度
の極大値を有し，さらにまた該第１の一導電型ウェルの
不純物濃度の極大値となる深さより深い位置に不純物濃
度の極大値を有して、前記第３の領域を内包し，前記第
１の領域に囲まれた該シリコン基板の表面に設けられた
第３の逆導電型ウェルと、 前記第２の逆導電型ウェルの底面と接続し、前記シリコ
ン基板の表面近傍では前記第２の逆導電型ウェルより低
い不純物濃度を有し，該第２の逆導電型ウェルの底面近
傍では該第２の逆導電型ウェルより高い不純物濃度を有
して、前記第２の領域の該シリコン基板の表面に設けら
れた第４の逆導電型ウェルと、 前記第３の領域内に設けられた第１の開口部と、該第１
の開口部から所定の間隔を有して該第３の領域から前記
第１の領域に延在して設けられた第２の開口部と、前記
第２の領域内に設けられた第３の開口部と、前記第４の
領域内に設けられた第４の開口部とを有して、前記シリ
コン基板の表面に設けられたフィールド酸化膜と、 前記第１，第２，第３および第４の開口部の前記シリコ
ン基板の表面に設けられたゲート酸化膜と、 前記ゲート酸化膜を介して前記第２の開口部の一部を覆
い、前記フィールド酸 化膜の一部であって，前記第１の
開口部と該第２の開口部とに挟まれた部分での該フィー
ルド酸化膜を介して前記第３の領域の一部を覆う姿態を
有して前記第１および第３の領域上に設けられた第１の
ゲート電極と、 前記ゲート酸化膜を介して前記第３の開口部の一部を覆
う姿態を有して前記第２の領域上に設けられた第２のゲ
ート電極と、 前記ゲート酸化膜を介して前記第４の領域の一部を覆う
姿態を有して前記第４の領域上に設けられた第３のゲー
ト電極と、前記 第１の開口部に自己整合的に前記第１の一導電型ウ
ェルの表面に設けられた第１の一導電型高濃度拡散層
と、 前記第１の一導電型高濃度拡散層と同じ接合の深さと同
じ不純物濃度とを有して、前記第１のゲート電極および
前記第２の開口部に自己整合的に前記第１の逆導電型ウ
ェルの表面に設けられた第２の一導電型高濃度拡散層
と、 前記第１の一導電型高濃度拡散層と同じ接合の深さと同
じ不純物濃度とを有して、前記第２のゲート電極および
前記第３の開口部に自己整合的に前記第２の逆導電型ウ
ェルの表面に設けられた第３の一導電型高濃度拡散層
と、 前記第３のゲート電極および前記第４の開口部に自己整
合的に前記第２の一導電型ウェルの表面に設けられた逆
導電型高濃度拡散層とを有することを特徴とする高耐圧
半導体装置。 - 【請求項５】 前記一導電型がＰ型であることを特徴と
する請求項４記載の高耐圧半導体装置。 - 【請求項６】 前記一導電型がＮ型であることを特徴と
する請求項４記載の高耐圧半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| KR980006533A (ko) * | 1996-06-28 | 1998-03-30 | 김주용 | 반도체 장치 및 그 제조방법 |
| US5910673A (en) * | 1997-12-04 | 1999-06-08 | Sharp Microelectronics Technology, Inc. | Locos MOS device for ESD protection |
| JP3419672B2 (ja) * | 1997-12-19 | 2003-06-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100260559B1 (ko) * | 1997-12-29 | 2000-07-01 | 윤종용 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US5897348A (en) * | 1998-03-13 | 1999-04-27 | Texas Instruments - Acer Incorporated | Low mask count self-aligned silicided CMOS transistors with a high electrostatic discharge resistance |
| JP2978467B2 (ja) | 1998-03-16 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
| US6642577B2 (en) * | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
| JP2002280460A (ja) * | 2001-03-22 | 2002-09-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP2003197908A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
| JP2003100892A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 容量素子及びそれを用いた昇圧回路 |
| JP4166010B2 (ja) | 2001-12-04 | 2008-10-15 | 富士電機デバイステクノロジー株式会社 | 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置 |
| US6720223B2 (en) | 2002-04-30 | 2004-04-13 | Hewlett-Packard Development Company, L.P. | Power |
| US6800497B2 (en) | 2002-04-30 | 2004-10-05 | Hewlett-Packard Development Company, L.P. | Power switching transistor and method of manufacture for a fluid ejection device |
| US7019377B2 (en) * | 2002-12-17 | 2006-03-28 | Micrel, Inc. | Integrated circuit including high voltage devices and low voltage devices |
| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
| US7091535B2 (en) * | 2004-03-05 | 2006-08-15 | Taiwan Semiconductor Manufacturing Company | High voltage device embedded non-volatile memory cell and fabrication method |
| KR100577607B1 (ko) * | 2004-07-27 | 2006-05-10 | 삼성전자주식회사 | 반도체 장치용 웰 형성 방법 및 이를 포함하는 반도체장치의 제조 방법 |
| JP4810832B2 (ja) * | 2005-01-26 | 2011-11-09 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP4568325B2 (ja) * | 2007-12-20 | 2010-10-27 | シャープ株式会社 | 半導体装置及びその製造方法 |
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| CN103187279B (zh) * | 2011-12-29 | 2016-07-06 | 无锡华润上华半导体有限公司 | 半导体器件的制作方法 |
| JP2015056472A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174666A (ja) * | 1985-01-29 | 1986-08-06 | Yokogawa Electric Corp | 半導体装置 |
| JPS61174667A (ja) * | 1985-01-29 | 1986-08-06 | Nec Corp | 半導体装置の製造方法 |
| JPS6464251A (en) * | 1987-09-03 | 1989-03-10 | Nec Corp | Semiconductor integrated circuit device |
| US4923824A (en) * | 1988-04-27 | 1990-05-08 | Vtc Incorporated | Simplified method of fabricating lightly doped drain insulated gate field effect transistors |
| US5047358A (en) * | 1989-03-17 | 1991-09-10 | Delco Electronics Corporation | Process for forming high and low voltage CMOS transistors on a single integrated circuit chip |
| US5286995A (en) * | 1992-07-14 | 1994-02-15 | Texas Instruments Incorporated | Isolated resurf LDMOS devices for multiple outputs on one die |
| US5356822A (en) * | 1994-01-21 | 1994-10-18 | Alliedsignal Inc. | Method for making all complementary BiCDMOS devices |
-
1995
- 1995-02-28 JP JP7040185A patent/JP2746175B2/ja not_active Expired - Fee Related
-
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-
1997
- 1997-02-03 US US08/794,644 patent/US5739572A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7495297B2 (en) | 2004-11-30 | 2009-02-24 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698457A (en) | 1997-12-16 |
| JPH08236639A (ja) | 1996-09-13 |
| US5739572A (en) | 1998-04-14 |
| KR100189038B1 (ko) | 1999-06-01 |
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