KR19990085480A - 이중 전압 모오스 트랜지스터들의�제조방법 - Google Patents

Abstract

본 발명은 이중 전압 MOS 트랜지스터의 제조 방법에 관한것으로, HV MOS와 LV MOS가 반도체 기판의 활성 영역 상에 형성된다. 상기 제조 방법은 HV MOS를 노출시키는 포토레지스트막을 형성하는 단계, 상기 HV MOS의 LDD 영역을 오버렙하는 버퍼층 형성을 위해 큰-각도-기울기 이온 주입을 수행하는 단계 그리고 상기 포토레지스트막을 제거하는 단계를 포함한다.

Description

이중 전압 모오스 트랜지스터(METHOD OF FABRICATING DUAL VOLTAGE MOS TRANSISTER)

본 발명은 일반적으로 MOS 트랜지스터 제조에 관한 것으로, 좀더 구체적으로는 이중 전압 MOS 트랜지스터 제조방법에 관한 것이다.

채널 길이의 감소로 인해 코어 소자의 동작 전압이 I/O 소자의 그것보다 상대적으로 작은 딥 서브-미크론(deep sub-micron) 부문에서, 일부 응용 소자는 이중 동작 전압을 갖는 것이 최근 추세이다. 그러나 여기서의 주요 문제점은, 전류 동작 과정에서 동시에 고전압과 저전압의 소자 동작이 만족스러울 수 없다는 것이다.

도 1a 내지 도 1e는 종래의 이중 전압 NMOS 트랜지스터 제조 공정 단계를 나타내는 도면이다.

먼저, 도 1a를 참조하면, 저농도로 도핑된 반도체 기판이 활성 영역과 필드 영역으로 정의된다. 이는 선택적으로 필드 영역을 산화시킴으로써 수행될 수 있다. 따라서, LOCOS 공정에 의해 상기 필드 영역이 두꺼운 산화막으로 덮여지게 된다. 또한, 상기 LOCOS 공정이 STI(shallow trench isolation) 공정으로 대체되어 활성 영역을 정의 하는데 적용될 수 있다. 반도체 기판내의 n-형 불순물 이온 주입으로 n-웰이 형성될 수 있다. 이 경우, 이미 결정된 n-웰 영역은 노출시키고, p-기판은 덮는 포토레지스트 마스크가 사용되어 이온 주입이 수행된다.

도 1b를 참조하면, 제 1 게이트 산화막이 반도체 기판상에 성장된다. 상기 제 1 게이트 산화막은 부분적으로 식각되어, HV NMOS(high voltage NMOS)의 형성을 위해 요구되는 반도체 기판 상부 표면 상에만 남겨지게 된다. 이 남겨진 제 1 게이트 산화막은 104a로서 지시된다. 다음, 오버레잉 게이트 산화막(overaying gate oxide)(106)을 성장 시키기 위해 또 다른 게이트 산화막 형성 공정이 수행된다. 상기 오버레잉 게이트 산화막(106)은 제 1 게이트 산화막(104a)과 노출된 LV NMOS(low voltage NMOS)의 반도체 기판의 상부 표면(100)을 덮는다. 따라서, HV NMOS를 위한 게이트 산화막은 제 1 게이트 산화막과 오버레잉 산화막의 결합으로 형성되어, LV NMOS 산화막의 게이트 산화막보다 상대적으로 두껍게 된다.

도 1c를 참조하면, 다음 CVD 공정으로 상기 반도체 기판상 전체에 약 0.1 - 0.3 μm 범위의 두께를 갖는 폴리실리콘막이 증착된다. 폴리실리콘막을 증착하는 주요 기술은 LPCVD 공정이다. 이는 상기 LPCVD 공정의 균일성, 순도 및 경제성 때문이다. 그때, 게이트 구조가 페턴닝된다. HV NMOS의 게이트(108)와 LV NMOS의 게이트(110)의 형성을 위해, 레지스트의 노광과 성장에 이어서, 게이트 형성을 위해 요구되는 영역의 보호를 위해 포토레지스트막이 사용되어 상기 폴리실리콘막이 건식 식각된다. HV NMOS의 게이트(108)는 보통 LV NMOS의 게이트(110)보다 상대적으로 넓은 폭으로 형성된다.

계속적인 채널 길이의 감소로 인한 심각한 핫 케리어 효과(hot carrier effect)는 받아들일 수 없는 동작 성능 저하를 발생 시킬 것이다. 이 문제를 해결하기 위한 드레인 구조, LDD가 대신 사용된다. 도 1d에는 단지 NMOS만이 도시되었기 때문에, 단지 NMOS의 LDD 구조를 형성하는 과정만이 기술된다. 도 1d를 참조하면, NMOS의 LDD를 형성하기 위해 PMOS를 덮는 포토레지스트 마스크(도면 미도시)가 형성된다. 그때, HV NMOS 및 LV NMOS의 드레인들이 적어도 두번의 이온 주입에 의해 형성된다. 이들 중 하나는 게이트 전극에 자기 정렬되고, 다른 하나는 양측벽에 스페이서가 형성된 게이트 전극에 자기 정렬된다.

도 1d를 참조하면, HV NMOS 및 LV NMOS 모두를 위한 저농도로 도핑된 부위들(112, 114)의 형성을 위해, 게이트 전극들(108, 110)에 자기 정렬되고, 오버레잉 게이트 산화막(106) 및 제 1 게이트 산화막(104a)을 통과 하면서 각각 제 1 이온 주입 공정이 수행된다. NMOS 소자에서의 바람직한 도즈는 약 1×10¹⁴- 5×10¹⁴atoms/cm²범위 내의 인(P) 또는 비소(As)이다.

도 1e를 참조하면, 약 0.08 - 0.10 μm 범위내의 두께를 갖는 게이트 양측벽의 스페이서(120)가 형성된다. 스페이서(120)의 형성을 위한 공정은 다음의 공정을 포함한다. 첫 번째, 기판상(100)에 절연막이 증착되고 에치백(etchback)되는 공정이다. 이때, 양쪽 HV NMOS 및 LV NMOS의 저 저항 영역들(122)을 형성 시키기 위해 높은 도즈의 불순물이 이온 주입된다. 상기 저 저항 영역들(122)은 저 농도 도핑 영역과 결합된다. NMOS 소자를 위해, 이 이온 주입에는 약 1×10¹⁵atoms/cm²도즈의 비소(As)나 인(P)이 사용된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 저전압과 고전압에서 동시에 만족스러운 소자 동작을 할 수 있는 이중 전압 MOS 트랜지스터의 제조 방법을 제공하는 것이 본 발명의 목적이다.

하나의 기판상에 양쪽 모두 LDD 구조를 갖는 HV NMOS 및 LV NMOS가 형성된 이중 전압 MOS 트랜지스터의 제조 방법을 제공하는 것이 본 발명의 다른 목적이다.

도 1a 내지 도 1e는 종래의 이중 전압 MOS 트랜지스터의 제조 공정 단계를 보여주는 단면도;

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 이중 전압 MOS 트랜지스터의 제조 공정 단계를 보여주는 단면도.

* 도면의 주요 부분에 대한 부호의 설명

200 : 반도체 기판 202 : 소자 격리 영역

204, 206 : 게이트 산화막 208, 210 : 게이트

212 : LDD 218 : 버퍼층(buffer layer)

220 : 스페이서 222 : 고농도 불순물 영역

(구성)

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 다중 전압 MOS 트랜지스터의 제조 방법은, HV NMOS를 노출 시키는 포토레지스트 형성 단계; HV NMOS의 저농도 도핑 영역과 오버렙되는 버퍼층를 형성하기 위해 큰 경사각을 갖는 이온 주입을 수행하는 단계와; 상기 포토레지스트를 제거하는 단계를 포함한다.

도 2F를 참조하면, 본 발명의 실시예에 따른 신규한 이중 전압 MOS 트랜지스터 제조 방법은 MOS 모오스 트랜지스터의 소오스/드레인 영역에 버퍼층을 형성하여 고전압과 저전압에 대해 동시에 만족스러운 소자 동작을 할 수 있다.

(실시예)

이하, 도 2a 내지 도 2f 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2a 내지 도 2f는 본 발명에 바람직한 실시예에 따른 이중 전압 MOS 트랜지스터의 제조 공정 단계를 보여주는 단면도이다.

도 2a를 참조하면, 바람직하게 저농도로 도핑된 반도체 기판(200)으로 부터 공정이 시작된다. 상기 반도체 기판의 격자 구조는 <100>이다. 그때, 활성 영역과 비활성 영역이 정의되어야 한다. 이는 LOCOS 공정으로 필드 영역(202)이 선택적으로 산화됨으로써 성취될 수 있고, 이 경우 상기 필드 영역은 두꺼운 산화막으로 덮여지게 된다. 대체적으로 STI 기술이 상기 영역을 정의 하는데 적용될 수 있다. CMOS 기술로 n-채널 및 p-채널 트랜지스터들이 모두 동일한 기판상에 형성되어야 한다. 기판과 다른 도전형의 웰이 반도체 기판내에 형성 되어야 한다. 이 바람직한 실시예에서는, 예로써 p-형의 저농도로 도핑된 반도체 기판이 주어진다. 따라서, 적어도 하나의 n-웰(도면 미도시)이 형성되어야 한다. p-형 기판내로 n-형 불순물이 주입되어 n-웰이 형성될 수 있다. 이미 결정된 n-웰 영역은 노출시키고, p-형 기판을 덮는 포토레지스트 마스크를 사용하여, 기판 불순물을 과보상(over-compansation)하고, 웰 내의 p-형 불순물을 적당히 제어 하도록 충분히 큰 불순물 농도에서, p-형 기판(200)내에 n-형 불순물을 주입하여 n-웰이 형성될 수 있다. 따라서 바람직하게 n-형 불순물 농도는 p-형 기판내의 불순물의 그것 보다 약 5 배가 더 높다. 바람직한 실시예에서, 이중 전압 NMOS 트랜지스터의 구조와 제조는 이중 전압 MOS 트랜지스터의 구조와 제조의 한 예로써 주어진다. 이중 전압 NMOS 트랜지스터는, p-형 기판내, n-형 기판의 p-웰내, 또는 이중 웰 기판(twin-well substrate)의 p-형 웰내에 형성된다.

도 2b를 참조하면, p-형 웰 형성을 위한 이온 주입에 사용된 포토레지스트막이 제거된 후, 보통 염소(Cl) 분위기에서 건식 산화로 상기 반도체 기판(200)상에 제 1 게이트 산화막이 성장된다. 다음 드레솔드 전압(threshold voltage) 조정을 위한 이온 주입이 수행된다. 바람직하게는, 50 - 100 KeV에너지 레벨에서 10¹²- 10¹³atoms/cm²범위내의 도즈로 제 1 게이트 산화막을 관통해서 BF₂가 주입된다. 많은 공정에서, 다른 앞선 게이트 산화막이 형성되고, 이를 관통해서 이 이온 주입이 수행된다. 상기 이온 주입에 이어서, 상기 게이트 산화막은 다시 제거되고, 게이트 산화막이 성장된다. 그때, 단지 HV NMOS 형성을 위해 요구되는 반도체 기판상에만 남기고 상기 제 1 게이트 산화막은 부분적으로 식각된다. 이 남겨진 제 1 게이트 산화막이 204a로 지시된다. 다음 LV NMOS 형성을 위해 요구되는 반도체 기판(200)의 노출된 상부 표면과 상기 제 1 게이트 산화막을 덮으면서 오버레잉 게이트 산화막(overaying gate oxide)(206)이 성장하도록 다른 게이트 산화막 형성 공정이 수행된다. 상기 오버레잉 게이트 산화막(206) 형성 공정은 상기 제 1 게이트 산화막(204a) 형성 공정과 비슷하다. 따라서, HV NMOS의 게이트 산화막은 제 1 게이트 산화막(204a)과 오버레잉 게이트 산화막의 결합체이고, 이로 인해, LV NMOS의 게이트 산화막 보다 상대적으로 더 두껍다.

도 2c를 참조하면, 다음 전체 반도체 기판(200)상에 바람직하게는 0.1 - 0.3 μm의 두께를 갖는 폴리실리콘막이 CVD 공정으로 형성된다. 바람직하게는 580 - 650℃ 범위 내의 온도에서 SiH₄의 열분해(즉 열 증착)로 폴리실리콘이 증착된다. 폴리실리콘을 증착하기 위한 주요 기술은 LPCVD이다. 이는 상기 LPCVD의 균일성, 순도 및 경제성 때문이다. 일반적인 LPCVD는 세가지 공정으로 구성된다. 제 1 공정은, 전체 압력이 0.3 - 1 torr 인 조건에서, 100 %의 SiH₄만이 사용되고, 제 2 공정은, 상기 제 1 공정과 동일한 압력에서, 질소 케리어 분위기내에서 약 25%를 차지하는 SiH₄가 사용된다. 그리고 제 3 공정은, 수소 분위기에서 묽어진 25%의 SiH₄가 1 torr 압력에서 사용된다. 그때, 인을 사용하는 확산이나 이온 주입으로 상기 폴리실리콘이 도핑될 수 있다. 그때 게이트 구조가 패턴닝된다. 레지스트의 노광 그리고 성장에 이어서, HV MOS를 위한 게이트 전극(208)과 LV MOS를 위한 게이트 전극(210)의 형성을 위해 요구되는 영역을 보호하기 위해 포토레지스트막을 사용하여 폴리실리콘막이 식각된다. 바람직하게는 건식 식각된다. 일반적으로, 상기 HV MOS 게이트(208)의 길이는 LV MOS의 게이트(210) 폭 보다 상대적으로 길게 형성된다.

채널 길이의 계속적인 감소로 인해, 심각한 핫 케리어 효과(hot carrier effect) 가 받아 들일 수 없는 동작 성능 저하를 발생시킨다. 이 문제를 해결하기 위해서 바람직하게는 대체적인 드레인 구조, LDD가 사용된다. 도2d에서 NMOS만이 도시되었기 때문에, 단지 NMOS LDD의 제조 공정만을 서술한다. 도 2d를 참조하면, NMOS 의 LDD를 형성하기 위해, 먼저 PMOS를 덮는 포토레지스트막이 형성된다. 이때 HV NMOS와 LV NMOS의 드레인들이 두번의 이온 주입에 의해 형성된다. 이들 중 한 이온 주입은 게이트 전극에 자기 정렬하고, 다른 하나는 양측벽에 스페이서가 형성된 게이트 전극에 자기 정렬된다. 게다가, HV NMOS의 드레인들은 버퍼층의 형성을 위해 추가된 이온 주입을 거치게 된다.

도 2d를 참조하면, 각각의 HV NMOS와 LV NMOS의 저농도 도핑 부위를 형성하기 위해 제 1 게이트 산화막(204a)와 오버레잉 게이트 산화막(206)을 관통하면서, 게이트 전극들에 자기 정렬되어, 제 1 이온 주입 공정이 수행된다. NMOS 소자에서, 바람직한 도즈는 약 1 - 10¹⁰atoms/cm²의 인(P)이나 비소(As)이다.

도 2e를 참조하면, 반도체 기판(200)은 덮고, HV NMOS를 노출 시키는 포토레지스트 마스크(216)가 형성된다. 일반적으로 포토레지스트 마스크(216)의 형성 공정은, 프라이밍(priming), 코팅(coating), 소프트 베이크(soft bake), 노광, 성장 그리고 제거를 포함한다. 그때, 서브 미크론(submicron) MOSFET에서 완전히 오버렙된 드레인의 형성을 위한 큰-각도-기울기(large-angle-tilt)의 이온 주입 기술은 점점 단순해 지고, 구조의 조절과 소자의 동작 성능의 향상을 제공한다. 이온 주입 중, 이온 주입 테이블에서의 웨이퍼의 이동 없이 버퍼층(buffer layer) 이온 주입은 큰-각도-기울기을 사용하고, 타게트 웨이퍼(target wafer)의 회전으로 인한 재 위치 잡기가 사용된다. 바람직하게는, 두 번의 이온 주입이 수행되는데, 이들 사이에 웨이퍼가 180°회전한다. 이래서, 게이트(208) 아래의 불순물의 관통 및 버퍼층(218)은 대칭이다. HV NMOS 소자의 버퍼층(218)의 형성을 위해 분순물로 비소(As)가 100 - 300 KeV의 에너지 레벨에서 주입될 수 있고, 인(P)이 30 - 100 KeV의 에너지 레벨에서 주입될 수 있다. 다른 확산 공정을 수행할 필요 없이, 이 기술은 게이트 아래 원하는 깊이와 도핑 농도의 n-형 불순물층을 형성한다. HV NMOS의 버퍼층(218)은 효과적으로 전계를 감소시키고, 따라서 핫 케리어에 의한 소자 성능의 저하를 방지할 수 있다.

도 2f를 참조하면, 포토레지스트막(216)이 제거된 후, 게이트 측벽 스페이서(220)는, 바람직하게 약 0.8 - 0.15 μm 범위내의 두께를 갖도록 형성된다. 상기 스페이서(220)의 형성 공정은 바람직하게 먼저 반도체 기판상(200)에 반도체 기판상에 형성하고, 에치백하는 공정을 포함한다. 그때, 양쪽 HV NMOS와 LV NMOS드레인 영역에서의 저 저항 영역을 형성하기 위해 큰 도즈의 불순물이 주입된다. 또한, 상기 저 저항 영역은 LDD영역과 결합된다. 바람직하게 NMOS 소자에 대해서는, 이 이온 주입은 약 10¹⁵atoms/cm²도즈의 비소가 사용되어 수행된다.

앞서 서술한 바에 따르면, HV MOS 소자에 대해서 스페이서들(218)과 고 도핑 영역(222)이 형성되기 전에 상기 버퍼층(218)이 형성된다. 그러나 이들 공정은 역으로 수행될 수 있다. 즉, 먼저 스페이서들(220)과 고 도핑 영역(222)이 형성되고, 다음, 상기 버퍼층(218)이 형성된다. 상기 버퍼층(218)이 큰-각도-기울기 이온 주입 기술에 의해 형성되기 때문에, 상기 스페이서들(220)은 높은 주입 에너지를 제공하는 버퍼층(218) 이온 주입에 대한 장애물이 되지 않는다.

도 2f를 참조하면, HV MOS에 대해서, 상기 버퍼층(218)은 저농도 도핑 부위(212)과 오버렙 한다. 따라서, 저농도 도핑 부위(212)는 공정의 단순화를 위해 생략될 수 있다.

본 발명이 예와 바람직한 실시예로 기술 되었지만, 본 발명은 이들에 제한되지 않고, 오히려, 다중 전압 트랜지스터 같은 다양한 변형과 유사한 방법 및 구성을 포함한다. 따라서, 첨부된 청구 범위 모든 변형과 유사한 방법및 구성을 포함하기 위해 최대한 넓게 해석되어야 한다.

본 발명은 종래의 이중 전압 MOS 트랜지스터가 전류 동작 과정에서 고전압과 저전압에 대해 동시에 만족스럽게 소자 동작을 하지 못하는 문졔점을 해결한 것으로써, 고전압과 저전압에 대해 동시에 만족스러운 소자 동작을 할 수 있다.

Claims (12)

1. 이중 전압 MOS 트랜지스터들(여기서, 이미 결정된 HV MOS의 제 1 폴리실리콘 게이트와 이미 결정된 LV MOS의 제 2 폴리실리콘 게이트가 기판의 활성 영역상에 형성되어 있다)의 형성 방법에 있어서,

   상기 제 1 폴리실리콘 게이트와 상기 제 2 폴리실리콘 게이트 옆에 복수개의 저농도 도핑 영역을 형성하기 위한 제 1 이온 주입이 수행되는 단계와;

   이미 결정된 상기 HV MOS 영역을 노출시키는 포토레지스트막을 형성하는 단계와;

   상기 HV MOS 영역의 저농도 도핑 영역을 오버렙하는 버퍼층을 형성하기 위해 큰-각도-기울기 이온 주입 기술을 사용하는 제 2 이온주입을 수행하는 단계와;

   상기 포토레지스트막을 제거하는 단계와;

   상기 제 1 폴리실리콘 게이트의 양측벽에 제 1 스페이서와, 상기 제 2 폴리실리콘 게이트의 양측벽에 제 2 스페이서를 형성하는 단계와;

   제 1 및 제 2 스페이서 옆의 반도체 기판상에 고농도 도핑된 소오스/드레인 영역의 형성을 위한 제 3 이온 주입을 수행하는 단계를 포함하는 이중 전압 MOS 트랜지스터의 제조방법.
2. 제 1 항에 있어서,

   상기 큰-각도-기울기 이온 주입 기술은, 약 15 - 60°범위내의 각도로, 약 10¹²- 10¹⁵atoms/cm²범위내의 도즈를 사용해서 수행되는 이중 전압 MOS 트랜지스터의 제조방법.
3. 제 2 항에 있어서,

   상기 HV NMOS의 버퍼층을 형성하는 불순물은 비소(As)를 포함하고 100 - 300 KeV 범위내의 에너지 레벨에서 주입되는 이중 전압 MOS 트랜지스터의 제조방법.
4. 제 2 항에 있어서,

   상기 HV NMOS의 버퍼층을 형성하는 불순물은 인(P)를 포함하고 30 - 100 KeV 범위내의 에너지 레벨에서 주입되는 이중 전압 MOS 트랜지스터의 제조방법.
5. 이중 전압 MOS 트랜지스터(여기서, 둘다 LDD 구조들을 갖는 HV MOS와 LV MOS가 기판의 활성 영역 상에 형성되어 있다.)의 형성 방법에 있어서,

   상기 HV MOS를 노출 시키는 포토레지스트막을 형성하는 단계와;

   상기 HV MOS의 LDD 영역을 오버렙하는 버퍼층을 형성하기 위해 큰-각도-기울기 이온 주입을 수행 하는 단계와;

   상기 포토레지스트막을 제거하는 단계를 포함하는 이중 전압 MOS 트랜지스터의 제조 방법.
6. 제 5 항에 있어서,

   상기 큰-각도-기울기 이온 주입 기술은, 15 - 60°범위 내의 각도로 10¹²- 10¹⁵atoms/cm²의 도즈를 갖고 수행되는 이중 전압 MOS 트랜지스터의 제조 방법.
7. 제 6 항에 있어서,

   HV NMOS의 버퍼층을 형성하는 불순물은 비소를 포함하고, 100 - 300 KeV의 에너지 레벨에서 주입되는 이중 전압 MOS 트랜지스터의 제조 방법.
8. 제 6 항에 있어서,

   HV NMOS의 버퍼층을 형성하는 불순물은 인을 포함하고, 30 - 100 KeV의 에너지 레벨에서 주입되는 이중 전압 MOS 트랜지스터의 제조 방법.
9. 다중-전압 MOS 트랜지스터들(여기서, 각각 LDD 구조를 갖는 제 1 HV MOS 및 제 2 HV MOS가 기판의 활성 영역상에 형성되어 있다.)의 형성방법에 있어서,

   제 1 HV MOS를 노출시키는 제 1 포토레지스트막을 형성하는 공정과;

   제 1 HV MOS의 LDD 영역을 오버렙하는 제 1 버퍼층을 형성하기 위해 제 1 큰- 각도-기울기 이온 주입을 수행하는 단계와;

   상기 제 1 포토레지스트막을 제거하는 단계와;

   제 2 HV MOS를 노출시키는 제 2 포토레지스트막을 형성하는 단계와;

   제 2 HV MOS의 LDD 영역을 오버렙하는 제 2 버퍼층을 형성하기 위해 제 2 큰- 각도-기울기 이온 주입을 수행하는 단계와;

   상기 제 2 토레지스트막을 제거하는 단계를 포함하는 다중 전압 MOS 트랜지스터.
10. 제 9 항에 있어서,

    상기 제 1 HV MOS의 동작 전압은 상기 제 2 HV MOS의 그것 보다 낮고, 제 1 큰- 각도-기울기 이온 주입의 도즈는 제 2 큰- 각도-기울기 이온 주입의 그것보다 큰 다중 전압 MOS 트랜지스터.
11. 제 9 항에 있어서,

    상기 제 1 HV MOS 트랜지스터의 동작 전압은 상기 제 2 HV MOS 트랜지스터의 그것 보다 낮고, 제 2 큰-각도-기울기 이온 주입의 도즈는 제 1 큰- 각도-기울기 이온 주입의 그것보다 큰 다중 전압 MOS 트랜지스터.
12. 반도체 기판상에 활성 영역과 비활성 영역을 정의하는 소자 격리막을 형성하는 단계와;

    HV MOS를 형성하기 위해 엑티브 영역 중 원하는 영역을 덮는 제 1 게이트 산화막을 형성하는 단계와;

    LV MOS를 형성하기 위해 엑티브 영역 중 원하는 영역과 제 1 게이트 산화막을 덮는 제 2 게이트 산화막을 형성하는 단계와;

    상기 HV MOS를 형성하기 위해 상기 원하는 엑티브 영역상에 제 1 폴리실리콘 게이트를 형성하는 단계와;

    상기 LV MOS를 형성하기 위해 상기 원하는 엑티브 영역상에 제 2 폴리실리콘 게이트를 형성하는 단계와;

    상기 제 1 및 제 2 폴리실리콘 게이트의 옆의 반도체 기판내에 LDD 영역을 형성하기 위해, 상기 제 1 및 제 2 게이트 산화막들을 관통하는 제 1 이온 주입을 수행하는 단계와;

    상기 이미 결정된 HV MOS를 노출 시키는 포토레지스트막을 형성하는 단계와;

    상기 HV MOS의 LDD 영역을 오버렙하는 버퍼층들을 형성하기 위해 큰-각도-기울기 이온 주입 기술을 사용하는 제 2 이온 주입을 수행하는 단계와;

    상기 포토레지스트막을 제거하는 단계와;

    상기 제 1 폴리실리콘 게이트의 양측벽에 제 1 스페이서와 상기 제 2 폴리실리콘 게이트의 양측벽에 제 2 스페이서를 형성하는 단계와;

    상기 제 1 스페이서 및 제 2 스페이서 옆의 반도체 기판상에 고농도 도핑 소오스/드레인 영역을 형성하기 위해 제 3 이온 주입을 수행하는 단계를 포함하는 다중 MOS 트랜지스터의 제조방법.