KR100940016B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 핫 캐리어(hot carrier)에 의한 MOS 트랜지스터의 특성 열화를 억제하는 것을 과제로 한다.
게이트 전극(13)의 측벽에 형성된 사이드월(14)의 아래에, 저(低)농도 LDD 영역(15a)과, 매우 얕게 게이트 전극(13) 바로 아래의 영역으로부터 이간하여 고농도 LDD 영역(15b)을 형성하고, 이것들의 외측에 소스·드레인 영역(16)을 형성한다. 사이드월(14)의 아래에 매우 얕은 고농도 LDD 영역(15b)을 형성함으로써, 가령 사이드월(14)에 핫 캐리어가 축적되어도, 그것에 의한 공핍화(空乏化)를 억제하는 것이 가능해진다. 또한, 고농도 LDD 영역(15b)을 게이트 전극(13) 바로 아래의 영역으로부터 이간하여 형성하기 때문에, 채널의 횡방향 전계가 충분히 완화되고, 임계값 변동에 의한 특성 열화를 억제하는 것이 가능해진다.
Figure R1020070087424
핫 캐리어, 사이드월, 카운터 영역, 익스텐션 영역, 포켓 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 고전압에서 동작하는 전계 효과 트랜지스터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS(Metal 0xide Semiconductor)형 전계 효과 트랜지스터(「MOS 트랜지스터」라고 함)에서는, 종종 임팩트 이온화에 의해 생긴 핫 캐리어(hot carrier)에 의한 특성 열화가 문제가 된다. 예를 들어 핫 캐리어가 산화실리콘(SiO2) 등의 게이트 산화막 중에 축적되면, 거기에 캐리어의 트랩이나 계면준위가 형성되고, 임계값 등이 변동하게 된다. 또한, 게이트 전극의 측벽에 형성되는 SiO2 등의 사이드월에 핫 캐리어가 축적되어, 사이드월 바로 아래에 있는 소스·드레인 영역의 표층부가 공핍화하고, 그 저항이 증가하게 되는 현상도 일어날 수 있다.
이와 같은 특성 열화를 회피하기 위해서, MOS 트랜지스터를 구성할 시에, 그 게이트 산화막의 막질을 고려하거나, LDD(Lightly Doped Drain) 영역을 형성하여 드레인 근방의 전계를 완화하는 방법이 널리 이용되고 있다. 또한, 이와 같은 LDD 영역의 표층부가 그 바로 위에 있는 사이드월로의 핫 캐리어의 축적에 의해 공핍화하게 되는 것을 회피하기 위해서, 그 불순물 농도를 높이는 방법이 채용되는 경우도 있다. 또한, 공핍화 회피를 위해 고불순물 농도로 한 LDD 영역 근방의 전계를 완화하는 것을 목적으로 하여, 고농도의 LDD 영역을 저농도의 LDD 영역으로 둘러싼, 소위 2중 LDD 구조를 채용하는 방법도 제안되어 있다(예를 들어 특허문헌 1 참조).
[특허문헌 1] 일본국 공개특허2000-307113호 공보
그런데, 선단(先端) SoC(System on Chip)에서는, I/O용으로 3.3V, 2.5V, 1.8V와 같은 높은 전압에서 동작하는 MOS 트랜지스터(「고전압 트랜지스터」라고 함)와, 고성능 로직용으로 1.2V, 1.0V와 같은 낮은 전압에서 동작하는 MOS 트랜지스터(「저전압 트랜지스터」라고 함)가 동일 기판 위에 혼재된다.
로직용 저전압 트랜지스터의 형성은 반도체 기판에 도입한 불순물의 활성화 어닐링 이외의 프로세스를 모두 저온에서 행할 필요가 있고, 예를 들어 SiO2에 의해 사이드월을 형성하는 경우에는 500℃정도의 저온에서 형성한 SiO2가 사용된다. 그런데, 이와 같은 저온 형성의 SiO2로 이루어지는 사이드월을 저전압 트랜지스터 측과 동시에 고전압 트랜지스터 측에도 형성하면, 상기와 같은 핫 캐리어에 의한 고전압 트랜지스터의 특성 열화가 일어나기 쉬워지게 된다.
도 20은 고전압 트랜지스터의 특성 열화 현상의 설명도이다.
도 20에 나타내는 고전압 트랜지스터(200)는 반도체 기판(201) 위에 게이트 산화막(202)을 통하여 게이트 전극(203)이 형성되고, 게이트 전극(203)의 측벽에는 사이드월(204)이 형성되어 있다. 사이드월(204) 바로 아래의 반도체 기판(201) 내에는 게이트 전극(203) 측의 단부가 게이트 전극(203) 바로 아래의 영역에 도달하는 LDD 영역(205)이 형성되고, 그 외측에는 소스·드레인 영역(206)이 형성되어 있다.
이와 같은 고전압 트랜지스터(200)의 사이드월(204)을 저온 형성의 SiO2에 의해 형성한 경우, 사이드월(204)에 임팩트 이온화에 의해 생긴 핫 캐리어가 축적되기 쉬워진다. 그 결과, LDD 영역(205)의 표층부가 공핍화하고, 그 저항이 증가하게 된다(도 20 중, 공핍층을 점선으로 도시하고, 캐리어의 경로를 화살표로 도시). 이와 같은 현상은 고전압 트랜지스터(200)가 n채널형인 경우에 더 일어나기 쉽다.
이와 같은 고전압 트랜지스터(200)의 LDD 영역(205) 표층부의 공핍화를 회피하기 위해서는, 상기와 같이, 그 불순물 농도를 높게 하거나, 2중 LDD 구조로 하는 것을 생각할 수 있다.
그러나, LDD 영역(205)의 불순물 농도를 그대로 고농도화하게 되면, 채널 횡방향의 전계가 완화되기 어려워지고, 핫 캐리어가 게이트 산화막(202)에 축적되는 것에 의한 임계값 변동이 일어나기 쉬워지게 된다.
이와 같이 사이드월(204) 바로 아래의 LDD 영역(205)을 고농도화한 후에, 또한 그 외측에 보다 저불순물 농도의 LDD 영역을 형성하여 2중 LDD 구조로 하면, 그러한 전계를 완화하여 임계값 변동을 억제하는 것이 가능해진다. 그러나, 그 경우, 저농도 LDD 영역이 게이트 전극(203) 바로 아래의 영역까지 크게 확대되게 되기 때문에, 그 저농도 LDD 영역에 의해, MOS 트랜지스터의 쇼트 채널 내성은 열화되게 된다. 또한, 2중 LDD 구조를 채용하는 경우에는, 저농도 LDD 영역 형성과 고농도 LDD 영역 형성의 두번의 이온 주입이 필요해지기 때문에, 공정 수가 증가하 고, 제조 비용이 높아지게 되는 문제점도 있었다.
본 발명은 이와 같은 점을 감안하여 이루어진 것으로서, 핫 캐리어에 기인하는 특성 열화를 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 핫 캐리어에 기인하는 특성 열화가 억제된 반도체 장치를 효율적으로 저비용으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해서, 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서, 반도체 기판 위에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽에 형성된 사이드월과, 상기 사이드월의 아래의 상기 반도체 기판에 형성된 제 1 불순물 영역과, 상기 사이드월의 아래의 상기 반도체 기판에, 상기 제 1 불순물 영역보다 얕게, 상기 게이트 전극 바로 아래의 영역으로부터 이간되어 형성된 제 2 불순물 영역과, 상기 제 1, 제 2 불순물 영역의 외측에 형성된 소스·드레인 영역을 구비한 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
이와 같은 반도체 장치에 의하면, 반도체 기판 내에서는, 제 1 불순물 영역이 게이트 전극의 측벽에 형성된 사이드월의 아래에 형성되고, 제 2 불순물 영역이 그 제 1 불순물 영역보다 얕고, 또한, 게이트 전극 바로 아래의 영역으로부터 이간되어 형성된다. 그리고, 이들 제 1, 제 2 불순물 영역의 외측에 소스·드레인 영역이 형성된다. 사이드월의 아래에 제 1 불순물 영역보다 얕게 제 2 불순물 영역 을 형성함으로써, 제 2 불순물 영역에서, 사이드월에 축적된 핫 캐리어에 의한 공핍화가 억제된다.
또한, 본 발명에서는, 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서, 반도체 기판 위에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽과 상기 반도체 기판 위에 고온에서 형성된 절연막을 사용하여 형성된 제 1 사이드월과, 상기 제 1 사이드월 위에 저온에서 형성된 절연막을 사용하여 형성된 제 2 사이드월과, 상기 제 1 사이드월의 아래의 상기 반도체 기판에 형성된 불순물 영역과, 상기 불순물 영역의 외측에 형성된 소스·드레인 영역을 구비한 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
이와 같은 반도체 장치에 의하면, 고온에서 형성된 절연막을 사용하여 형성된 제 1 사이드월이 게이트 전극의 측벽과 반도체 기판 위에 형성되고, 저온에서 형성된 절연막을 사용하여 형성된 제 2 사이드월이 그 제 1 사이드월 위에 형성된다. 그리고, 그 제 1 사이드월의 아래에 불순물 영역이 형성되고, 그 외측에 소스·드레인 영역이 형성된다. 고온에서 형성된 절연막은 핫 캐리어가 축적되기 어려워, 저온에서 형성된 절연막을 사용한 제 2 사이드월과 불순물 영역 사이에, 이와 같은 고온에서 형성된 절연막을 사용한 제 1 사이드월이 형성됨으로써, 제 1 사이드월로의 핫 캐리어의 축적이 억제되고, 그 아래의 불순물 영역 표층부의 공핍화가 억제된다.
또한, 본 발명에서는, 동작 전압이 상이한 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판의 고전압에서 동작하는 고전압 트 랜지스터 형성 영역과, 보다 저전압에서 동작하는 저전압 트랜지스터의 형성 영역에, 각각 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 형성된 상기 고전압 트랜지스터의 형성 영역에 불순물을 이온 주입하여 제 1 불순물 영역을 형성하는 공정과, 상기 제 1 불순물 영역이 형성된 상기 고전압 트랜지스터의 형성 영역에 제 1 사이드월을 형성하는 공정과, 상기 제 1 사이드월이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 동시에 불순물을 이온 주입하여 상기 제 1 불순물 영역보다 얕은 제 2 불순물 영역을 형성하는 공정과, 상기 제 2 불순물 영역이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 제 2 사이드월을 형성하는 공정과, 상기 제 2 사이드월이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 불순물을 이온 주입하여 소스·드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이와 같은 반도체 장치의 제조 방법에 의하면, 고전압 트랜지스터의 형성 영역에 이온 주입에 의해 제 1 불순물 영역을 형성한 후, 그것보다 얕은 제 2 불순물 영역을 이온 주입에 의해 형성할 때, 그 이온 주입을 동시에 저전압 트랜지스터 형성 영역에 대하여도 행한다. 고전압 트랜지스터에서의 제 2 불순물 영역은 사이드월에 핫 캐리어가 축적되었을 때에, 그것에 의한 불순물 영역 표층부의 공핍화의 억제에 기여한다. 따라서, 그러한 특성 열화가 억제된 고전압 트랜지스터를 저전압 트랜지스터와 함께 구비하는 반도체 장치가 효율적으로 저비용으로 제조된다.
본 발명에서는, 사이드월의 아래에, 제 1 불순물 영역과, 그것보다 얕게, 게이트 전극 바로 아래의 영역으로부터 이간하여 제 2 불순물 영역을 형성하도록 하였다. 이것에 의해, 사이드월에 축적된 핫 캐리어에 의한 불순물 영역 표층부의 공핍화를 억제할 수 있어, 특성 열화가 억제된 반도체 장치가 실현 가능해진다.
특히, 제 1, 제 2 불순물 영역이 동일한 도전형인 경우에는, 제 2 불순물 영역이 게이트 전극 바로 아래의 영역으로부터 이간되어 있음으로써, 채널 횡방향의 전계를 충분히 완화하는 것이 가능해진다. 또한, 제 1, 제 2 불순물 영역이 상이한 도전형인 경우에는, 제 2 불순물 영역에 의해 미리 공핍화된 상태가 되기 때문에, 결과적으로 핫 캐리어에 의한 공핍화가 억제되어, 특성 열화를 억제하는 것이 가능해진다.
또한, 본 발명에서는, 동일 반도체 기판 위에 고전압 트랜지스터와 저전압 트랜지스터를 형성하는 경우로서, 고전압 트랜지스터 측에 상기와 같은 제 2 불순물 영역을 이온 주입에 의해 형성할 때에, 그 이온 주입을 저전압 트랜지스터 측의 불순물 영역의 이온 주입과 겸하도록 하였다. 이것에 의해, 고전압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체 장치를 효율적으로 저비용으로 제조하는 것이 가능해진다.
또한, 본 발명에서는, 게이트 전극의 측벽과 반도체 기판 내의 불순물 영역 위에 고온에서 형성된 절연막을 사용한 제 1 사이드월을 형성하고, 그 제 1 사이드월 위에 저온에서 형성된 절연막을 사용한 제 2 사이드월을 형성하도록 하였다. 이것에 의해, 제 1 사이드월로의 핫 캐리어의 축적을 억제하고, 그 아래의 불순물 영역 표층부의 공핍화를 효과적으로 억제할 수 있어, 특성 열화가 억제된 반도체 장치가 실현 가능해진다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
우선, 제 1 실시예에 대해서 설명한다.
도 1은 제 1 실시예의 원리 설명도이다.
도 1에 나타내는 MOS 트랜지스터(10)는, 예를 들어 소정 도전형의 반도체 기판(11) 위에, 게이트 산화막(12)을 통하여 게이트 전극(13)이 형성되고, 게이트 전극(13)의 측벽에는 사이드월(14)이 형성되어 있다. 사이드월(14) 바로 아래의 반도체 기판(11) 내에는 반도체 기판(11)과 상이한 도전형을 갖는 저(低)농도 LDD 영역(15a)과 고농도 LDD 영역(15b)이 형성되어 있다. 이 고농도 LDD 영역(15b)은 매우 얕고, 또한, 게이트 전극(13) 측의 단부가 게이트 전극(13) 바로 아래의 영역으로부터 이간된 위치가 되도록 형성되어 있다. 또한, 저농도 LDD 영역(15a)과 고농도 LDD 영역(15b)의 외측에는 그것들과 동일한 도전형을 갖는 소스·드레인 영역(16)이 형성되어 있다.
사이드월(14)의 아래에, 이와 같은 매우 얕은 고농도 LDD 영역(15b)을 형성함으로써, 가령 핫 캐리어가 생성되어 사이드월(14)에 축적되었다고 하여도(도 1 중, ×표시로 도시), 고농도 LDD 영역(15b)에서의 공핍화, 즉 LDD 영역 표층부에서의 공핍화는 억제되게 된다(도 1 중, 공핍층을 점선으로 도시하고, 캐리어의 경로를 화살표로 도시). 또한, 고농도 LDD 영역(15b)은 게이트 전극(13) 바로 아래의 영역으로부터 이간된 위치가 되도록 형성되어 있기 때문에, 채널 횡방향의 전계는 충분히 완화되고, 임계값 변동에 의한 특성 열화를 효과적으로 억제할 수 있게 된다. 또한, 그것에 의해, 소스 측과 드레인 측의 저농도 LDD 영역(15a)을 그것들이 대향하는 단부 사이에 일정 거리를 두어 형성할 수 있기 때문에, 쇼트 채널 내성을 확보할 수 있게 된다.
이와 같은 구성을, 예를 들어 동일 칩 내에 고전압 트랜지스터와 저전압 트랜지스터를 형성하는 경우에서의 고전압 트랜지스터 측의 구성에 적용한다. 그 경우, 고전압, 저전압 쌍방의 트랜지스터의 사이드월을 저온에서 동시에 형성한 SiO2막을 사용하여 형성한 경우에도, 고전압 트랜지스터의 LDD 영역 표층부의 공핍화를 효과적으로 억제하는 것이 가능해진다.
또한, 고전압 트랜지스터 측에 상기와 같은 매우 얕은 고농도 LDD 영역을 소정의 불순물을 이온 주입하여 형성하는 경우는, 그 이온 주입을 저전압 트랜지스터 측에 소스·드레인·익스텐션(extension) 영역(단순히, 「익스텐션 영역」이라고 함) 등을 형성할 때의 이온 주입과 겸하도록 하면, 고전압, 저전압 트랜지스터의 형성을 효율적으로 또한 저비용으로 행하는 것이 가능해진다.
여기에서, 동일 칩 내에 고전압 트랜지스터와 저전압 트랜지스터를 형성하는 경우에 대해서, 그 형성 방법을 구체적으로 설명한다.
여기에서는, 3.3V에서 동작하는 고전압 트랜지스터와, 1.2V에서 동작하는 저전압 트랜지스터의 2종류의 전압에 대응한 트랜지스터를 동일 칩 내에 형성하는 경 우를 예로 들어, 각각의 n채널형의 부분에 착안하여 설명한다.
도 2는 제 1 실시예의 제 1 이온 주입 공정의 설명도, 도 3은 제 1 실시예의 제 2 이온 주입 공정의 설명도, 도 4는 제 1 실시예의 제 3 이온 주입 공정의 설명도이다.
우선, 실리콘(Si) 기판(20)에 STI(Shallow Trench Isolation)법 등을 이용하여 소자 분리 영역(도시 생략)을 형성한 후, 열산화법 등을 이용하여 그 표면의 소정 영역에 소정 막 두께의 SiO2막을 형성하고, 그 위에 폴리실리콘 등을 퇴적하고, 소정 형상으로 되도록 폴리실리콘 및 SiO2막을 가공한다. 이것에 의해, 도 2에 나타낸 바와 같이, 동일 Si 기판(20)의 3.3V 전원에 대응한 n채널형 MOS 트랜지스터(「3.3V용 nMOS 트랜지스터」라고 함)를 형성하는 영역과, 1.2V 전원에 대응한 n채널형 MOS 트랜지스터(「1.2V용 nMOS 트랜지스터」라고 함)를 형성하는 영역에, 각각 게이트 산화막(31, 41) 및 게이트 전극(32, 42)을 형성한다.
그 후, 1.2V용 nMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 3.3V용 nMOS 트랜지스터의 형성 영역에 그 게이트 전극(32)을 마스크로 하여 n형의 불순물인 인(P)을 이온 주입하고, 900℃∼1050℃정도의 어닐링을 행한다. 이것에 의해, 불순물 영역으로서 n형의 저농도 LDD 영역(33)을 형성한다.
이 저농도 LDD 영역(33)을 형성하기 위한 P의 이온 주입은, 예를 들어 가속 전압 15keV 이상 4OkeV 이하, 도즈량 1×1O13㎝-2 이상 5×1O13㎝-2 이하, 틸트 각도 0°의 조건에서 행한다. 또는, P를 가속 전압 15keV 이상 40keV 이하, 도즈량 2.5 ×1012㎝-2 이상 12×1012㎝-2 이하, 틸트 각도 28°의 조건에서 4회 이온 주입한다.
이와 같은 P의 이온 주입 후, 1.2V용 nMOS 트랜지스터의 형성 영역의 레지스트를 제거하고, 상기 소정 온도의 어닐링을 행한다.
이어서, 3.3V용 nMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 1.2V용 nMOS 트랜지스터의 형성 영역에 불순물 영역으로서, 그 게이트 전극(42)을 마스크로 하여, p형의 불순물인 붕소(B)를 이온 주입하여 p형의 포켓 영역(43)을 형성하고, 또한 n형의 불순물인 비소(As)를 이온 주입하여 n형의 익스텐션 영역(44)을 형성한다.
포켓 영역(43)을 형성하기 위한 B의 이온 주입은, 예를 들어 가속 전압 5keV 이상 1OkeV 이하, 도즈량 1×1O12㎝-2 이상 15×1O12㎝-2 이하, 틸트 각도 28°의 조건에서 4회 행한다.
익스텐션 영역(44)을 형성하기 위한 As의 이온 주입은, 예를 들어 가속 전압 3keV 이하, 도즈량 1×1O14㎝-2 이상 2O×1O14㎝-2 이하, 틸트 각도 O°의 조건에서 행한다.
이와 같은 B, As의 이온 주입 후, 3.3V용 nMOS 트랜지스터 형성 영역의 레지스트는 제거한다.
또한, 상기의 저농도 LDD 영역(33)의 형성 시에 행한 어닐링은 그 시점에서는 행하지 않고, 이 포켓 영역(43)과 익스텐션 영역(44)의 이온 주입 후(레지스트 제거 후)에 행하도록 할 수도 있다.
이어서, 500℃∼600℃정도의 저온 CVD(Chemical Vapor Deposition)법에 의해 전면(全面)에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 3에 나타낸 바와 같이, 게이트 전극(32, 42)의 측벽에 각각, 예를 들어 5㎚∼20㎚정도의 얇은 사이드월(34, 45)을 형성한다.
그 후, 게이트 전극(32, 42) 및 그 측벽에 형성된 사이드월(34, 45)을 마스크로 하여 As를 이온 주입한다. 이온 주입 조건은, 예를 들어 가속 전압 1keV 이상 7keV 이하, 도즈량 5×1O14㎝-2 이상 20×1O14㎝- 2이하, 틸트 각도 0°로 한다. 이 As의 이온 주입에 의해, 불순물 영역으로서, 3.3V용 nMOS 트랜지스터 형성 영역에는 매우 얕게 n형의 고농도 LDD 영역(35)이 형성되고, 1.2V용 nMOS 트랜지스터 형성 영역에는 먼저 형성한 익스텐션 영역(44)의 외측에 n형의 익스텐션 영역(46)이 더 형성된다.
이와 같이, 제 1 실시예에서는 3.3V용 nMOS 트랜지스터의 형성 영역의 고농도 LDD 영역(35)의 이온 주입과 동일한 프로세스에 의해, 동시에 1.2V용 nMOS 트랜지스터의 형성 영역의 익스텐션 영역(46)의 이온 주입이 행해진다.
이어서, 500℃∼600℃정도의 저온 CVD법에 의해 전면에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 4에 나타낸 바와 같이, 먼저 형성한 사이드월(34, 45)의 외측에 각각, 예를 들어 50㎚∼90㎚정도인 두꺼운 사이드월(36, 47)을 형성한다.
그 후, 게이트 전극(32) 및 사이드월(34, 36), 및 게이트 전극(42) 및 사이 드월(45, 47)을 마스크로 하여 n형의 불순물을 이온 주입하고, n형의 소스·드레인 영역(37, 48)을 형성한다.
그 후는, 1000℃∼1200℃정도의 활성화 어닐링을 행하고, 샐리사이드(salicide) 프로세스에 의해 게이트 전극(32, 42) 및 소스·드레인 영역(37, 48) 표면에 실리사이드층(도시 생략)을 형성한다. 이것에 의해, 3.3V, 1.2V용 nMOS 트랜지스터의 기본 구조를 완성시킨다. 이후는, 층간절연막 형성, 컨택트 전극 형성, 배선층 형성 등을 거쳐, 3.3V, 1.2V용 nMOS 트랜지스터가 혼재된 칩을 완성시키면 된다.
도 5는 3.3V용 nMOS 트랜지스터의 고농도 LDD 영역의 도즈량과 전류 열화율의 관계를 도시한 도면이다. 도 5에 있어서, 횡축은 고농도 LDD 영역(35)의 형성을 위해 행한 As의 이온 주입 시의 도즈량(×1014㎝-2)을 나타내고, 종축은 드레인-소스간(소스·드레인 영역(37)간)에 흐르는 전류(Ids)의 열화율(%)을 나타내고 있다. 또한, 도 5에는 고농도 LDD 영역(35)의 형성을 위해 행한 As의 이온 주입 시의 가속 전압을 1keV, 5keV로 하였을 때의 각각의 측정 결과를 도시하고 있다.
도 5에서, 우선 3.3V용 nMOS 트랜지스터에 매우 얕은 고농도 LDD 영역(35)을 형성하지 않은 경우(도즈량 0㎝-2)에는 그 사용에 의해, 전류(Ids)가 4%정도 열화되었다.
이것에 대하여, 3.3V용 nMOS 트랜지스터에 고농도 LDD 영역(35)을 형성하면, As의 이온 주입 시의 가속 전압이 1keV, 5keV 중 어느 경우에도 전류(Ids)의 열화 율이 감소하였다. 그리고, 전류(Ids)의 열화율의 감소 효과는, 이 측정 범위 내에서는 As의 도즈량이 증가함에 따라 커지는 경향이 보이고, 예를 들어 가속 전압 5keV, 도즈량 1×1015㎝-2 조건에서는 전류(Ids)의 열화율을 O.15%정도로 억제할 수 있었다.
이와 같이, 3.3V용 nMOS 트랜지스터에 매우 얕은 고농도 LDD 영역(35)을 형성함으로써, 가령 핫 캐리어가 생성되어 그 사이드월(36)에 축적되었다고 하여도, 그것에 의한 LDD 영역 표층부의 공핍화는 억제되고, 전류(Ids)의 열화를 효과적으로 억제하는 것이 가능해진다.
이 매우 얕은 고농도 LDD 영역(35)을 형성하기 위한 As의 이온 주입은 게이트 전극(32)과 그 측벽에 형성된 얇은 사이드월(34)을 마스크로 하여 행해지기 때문에, As가 이 사이드월(34)의 두께만큼, 게이트 전극(32) 바로 아래의 영역으로부터는 이간되어 주입된다. 따라서, 고농도 LDD 영역(35)을 게이트 전극(32) 바로 아래의 영역으로부터 이간하여 형성하는 것이 가능해지고, 그것에 의해, 채널 횡방향의 전계가 충분히 완화되고, 핫 캐리어의 생성 및 그것에 기인한 임계값 변동이 효과적으로 억제된다.
또한, 이 매우 얕은 고농도 LDD 영역(35)을 형성하기 위한 As의 이온 주입은 1.2V용 nMOS 트랜지스터의 익스텐션 영역(46)을 형성하기 위한 이온 주입과 동일한 프로세스에 의해 행할 수 있기 때문에, 이들 MOS 트랜지스터를 혼재하는 칩을 효율적으로 또한 저비용으로 형성할 수 있다. 또한, 이 경우, 3.3V용 nMOS 트랜지스터 의 고농도 LDD 영역(35)의 불순물 프로파일과, 1.2V용 nMOS 트랜지스터 익스텐션 영역(46)의 불순물 프로파일은 동등한 것으로 된다.
3.3V용 nMOS 트랜지스터에 고농도 LDD 영역(35)을 형성하기 위한 As의 이온 주입 조건은 그것과 동시에 행해지는, 1.2V용 nMOS 트랜지스터의 익스텐션 영역(46)을 형성하기 위한 이온 주입 조건이나, 상기 도 5에 나타낸 바와 같은 결과, 이들 MOS 트랜지스터가 혼재되는 칩의 요구 특성 등을 고려하여 설정하면 된다.
또한, 이 제 1 실시예의 설명에서는 n채널형의 부분에 대해서 서술하였지만, p채널형의 부분에 대해서는, 통상적인 방법에 따라, n채널형의 부분의 형성과 병행하여 형성하면 된다.
다음으로, 제 2 실시예에 대해서 설명한다.
이 제 2 실시예에서는, 상기 제 1 실시예의 원리를 3종류의 전압에 각각 대응한 MOS 트랜지스터를 구비하는 칩에 적용한 경우에 대해서 설명한다.
여기에서는, 3.3V에서 동작하는 고전압 트랜지스터, 1.8V에서 동작하는 고전압 트랜지스터, 및 1.2V에서 동작하는 저전압 트랜지스터의 3종류의 전압에 대응하는 MOS 트랜지스터를 동일 칩 내에 형성하는 경우를 예로 들어, 각각의 n채널형의 부분에 착안하여 설명한다.
도 6은 제 2 실시예의 제 1 이온 주입 공정의 설명도, 도 7은 제 2 실시예의 제 2 이온 주입 공정의 설명도, 도 8은 제 2 실시예의 제 3 이온 주입 공정의 설명도이다. 또한, 도 6 내지 도 8에 있어서, 도 2 내지 도 4에 나타낸 요소와 동일 요소에 대해서는 동일 부호를 첨부하고, 그 설명의 상세는 생략한다.
우선, Si 기판(20)에 소자 분리 영역(도시 생략)을 형성한 후, 열산화법 등을 이용하여 그 표면의 소정 영역에 소정 막 두께의 SiO2막을 형성하고, 그 위에 폴리실리콘 등을 퇴적하고, 폴리실리콘 및 SiO2막을 소정 형상으로 가공한다. 이것에 의해, 도 6에 나타낸 바와 같이, 동일 Si 기판(20)의 3.3V 전원에 대응한 3.3V용 nMOS 트랜지스터를 형성하는 영역, 1.8V 전원에 대응한 n채널형 MOS 트랜지스터(「1.8V용 nMOS 트랜지스터」라고 함)를 형성하는 영역, 및 1.2V 전원에 대응한 1.2V용 nMOS 트랜지스터를 형성하는 영역에, 각각 게이트 산화막(31, 51, 41) 및 게이트 전극(32, 52, 42)을 형성한다.
그 후, 1.8V, 1.2V용 nMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 3.3V용 nMOS 트랜지스터의 형성 영역에 그 게이트 전극(32)을 마스크로 하여, P를 상기 제 1 실시예에서 서술한 바와 같은 소정의 조건에서 이온 주입하고, 소정 온도의 어닐링을 행한다. 이것에 의해, 불순물 영역으로서 n형의 저농도 LDD 영역(33)을 형성한다. 이 P의 이온 주입 후, 1.8V, 1.2V용 nMOS 트랜지스터의 형성 영역의 레지스트는 제거한다.
이어서, 3.3V, 1.8V용 nMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 1.2V용 nMOS 트랜지스터의 형성 영역에 불순물 영역으로서, 그 게이트 전극(42)을 마스크로 하여 B를 이온 주입하여 p형의 포켓 영역(43)을 형성하고, 또한 As를 이온 주입하여 n형의 익스텐션 영역(44)을 형성한다. B, As의 각 이온 주입은 상기 제 1 실시예에서 서술한 바와 같은 소정의 조건에서 각각 행한다.
이 B, As의 이온 주입 후, 3.3V, 1.8V용 nMOS 트랜지스터의 형성 영역의 레지스트는 제거한다.
또한, 상기의 저농도 LDD 영역(33)의 형성 시에 행한 어닐링은 그 시점에서는 행하지 않고, 이 포켓 영역(43)과 익스텐션 영역(44)의 이온 주입 후(레지스트 제거 후)에 행하도록 할 수도 있다.
이어서, 500℃~600℃정도의 저온 CVD법에 의해 전면에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 7에 나타낸 바와 같이, 게이트 전극(32, 52, 42)의 측벽에 각각, 두께가 예를 들어 5㎚∼20㎚정도인 사이드월(34, 53, 45)을 형성한다.
그 후, 게이트 전극(32, 52, 42) 및 사이드월(34, 53, 45)을 마스크로 하여, 상기 제 1 실시예에서 서술한 바와 같은 소정의 조건에서 As를 이온 주입한다. 이것에 의해, 불순물 영역으로서, 3.3V용 nMOS 트랜지스터의 형성 영역에 매우 얕게 n형의 고농도 LDD 영역(35)을 형성하고, 1.8V용 nMOS 트랜지스터의 형성 영역에 n형의 LDD 영역(54)을 형성하고, 1.2V용 nMOS 트랜지스터의 형성 영역에 n형의 익스텐션 영역(46)을 형성한다.
이어서, 500℃∼600℃정도의 저온 CVD법에 의해 전면에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 8에 나타낸 바와 같이, 사이드월(34, 53, 45)의 외측에 각각, 두께가 예를 들어 50㎚∼90㎚정도인 사이드월(36, 55, 47)을 형성한다.
그 후, 게이트 전극(32) 및 사이드월(34, 36), 게이트 전극(52) 및 사이드 월(53, 55), 및 게이트 전극(42) 및 사이드월(45, 47)을 마스크로 하여 n형의 불순물을 이온 주입하고, n형의 소스·드레인 영역(37, 56, 48)을 형성한다.
그 후는, 1000℃∼1200℃정도의 활성화 어닐링을 행하여, 게이트 전극(32, 52, 42) 및 소스·드레인 영역(37, 56, 48) 표면에 실리사이드층(도시 생략)을 형성한다. 이것에 의해, 3.3V, 1.8V, 1.2V용 nMOS 트랜지스터의 기본 구조를 완성시킨다. 이후는, 층간절연막 형성, 컨택트 전극 형성, 배선층 형성 등을 거쳐, 3.3V, 1.8V, 1.2V용 nMOS 트랜지스터가 혼재된 칩을 완성시키면 된다.
이와 같이, 제 2 실시예에서는 도 7에 나타낸 바와 같이, 3.3V용 nMOS 트랜지스터 형성 영역의 고농도 LDD 영역(35)의 이온 주입과, 1.8V용 nMOS 트랜지스터의 형성 영역의 LDD 영역(54)의 이온 주입과, 1.2V용 nMOS 트랜지스터의 형성 영역의 익스텐션 영역(46)의 이온 주입이 동일한 프로세스에 의해 동시에 행해진다. 그것에 의해, 이들 3종류의 전압에 대응한 MOS 트랜지스터를 혼재하는 칩을 효율적으로 또한 저비용으로 형성할 수 있다.
또한, 이 제 2 실시예의 설명에서는 n채널형의 부분에 대해서 서술하였지만, p채널형의 부분에 대해서는, 통상적인 방법에 따라, n채널형의 부분의 형성과 병행하여 형성하면 된다.
다음으로, 제 3 실시예에 대해서 설명한다.
도 9는 제 3 실시예의 원리 설명도이다.
도 9에 나타내는 MOS 트랜지스터(60)는, 예를 들어 소정 도전형의 반도체 기판(61) 위에 게이트 산화막(62)을 통하여 게이트 전극(63)이 형성되고, 게이트 전 극(63)의 측벽에는 사이드월(64)이 형성되어 있다. 사이드월(64) 바로 아래의 반도체 기판(61) 내에는 반도체 기판(61)과 상이한 도전형을 갖는 LDD 영역(65)과, 이 LDD 영역(65)과 상이한(반도체 기판(61)과 동일) 도전형을 갖는 매우 얕은 카운터 영역(66)이 형성되어 있다. 또한, LDD 영역(65)과 카운터 영역(66)의 외측에는 LDD 영역(65)과 동일한 도전형을 갖는 소스·드레인 영역(67)이 형성되어 있다.
사이드월(64)의 아래에 있는 LDD 영역(65)의 표층부에 이와 같은 매우 얕은 카운터 영역(66)을 형성함으로써, LDD 영역(65)의 표층부는 미리 공핍화된 상태가 된다. 따라서, 가령 핫 캐리어가 생성되어 사이드월(64)에 축적되었다고 하여도, 그것에 의해서는 LDD 영역(65)의 표층부가 공핍화하지 않아(또는 거의 없음), 결과적으로, 핫 캐리어에 기인한 MOS 트랜지스터(60)의 특성 열화를 억제할 수 있다. LDD 영역(65)의 전체가 공핍화하면 MOS 트랜지스터(60)의 특성이 극적으로 열화되기 때문에, LDD 영역(65)의 매우 얕은 표층부에만 카운터 영역(66)을 형성한다.
다만, 이 경우, 드레인 측에서의 캐리어의 경로는 처음부터 반도체 기판(61)과 사이드월(64)의 계면으로부터 이간된 위치에 형성되고(도 9 중, 화살표로 도시), LDD 영역(65)에서의 저항은 증가하게 되는 점에 유의한다. 또한, 카운터 영역(66)의 불순물 농도가 높아질수록, 또한, 카운터 영역(66)이 깊어질수록, 그러한 저항 증가를 초래하기 쉬운 점에도 유의한다.
또한, 최근의 고전압 트랜지스터는 저온 프로세스나 산화막의 박막화 등의 기술에 의해, 이전의 것에 비하여, 대전류를 얻을 수 있게 되어 있다. 그러한 기술을 이용하여 고전압 트랜지스터를 형성할 때에는, 그 용도에 따라서는 종전의 트랜지스터와 성능을 맞추기 위해서, LDD 영역 농도를 낮게 하고, 고의로 그 저항을 높게 하여 전류를 억제하는 것도 종종 행해지고 있다.
따라서, 예를 들어, 그러한 기술을 사용하였을 때에 얻어지는 전류 증가분을 상쇄하는 정도까지이면, 저항 증가를 동반하는 카운터 영역(66)을 형성함으로써, 일정한 특성을 갖고 있고, 또한, 핫 캐리어에 기인한 특성 열화가 억제된 MOS 트랜지스터(60)를 얻는 것이 가능해진다.
이 도 9에 나타낸 바와 같은 구성을, 예를 들어 동일 칩 내에 고전압 트랜지스터와 저전압 트랜지스터를 형성하는 경우에서의 고전압 트랜지스터 측의 구성에 적용한다. 그 경우, 고전압, 저전압 쌍방의 트랜지스터의 사이드월을 저온에서 동시에 형성한 SiO2막을 사용하여 형성한 경우에도, 고전압 트랜지스터의 LDD 영역의 공핍화를 효과적으로 억제하는 것이 가능해진다.
또한, 고전압 트랜지스터 측에 상기와 같은 매우 얕은 카운터 영역을 소정의 불순물을 이온 주입하여 형성하는 경우는, 그 이온 주입을 저전압 트랜지스터 측에 익스텐션 영역 등을 형성할 때의 이온 주입과 겸하도록 하면, 고전압, 저전압 트랜지스터의 형성을 효율적으로 또한 저비용으로 행하는 것이 가능해진다.
여기에서, 상기 원리를 고전압 트랜지스터와 저전압 트랜지스터를 구비하는 칩에 적용한 경우를 예로 들어 구체적으로 설명한다.
여기에서는, 3.3V에서 동작하는 고전압 트랜지스터와, 1.2V에서 동작하는 저전압 트랜지스터의 2종류의 전압에 대응한 트랜지스터를 동일 칩 내에 형성하는 경 우를 예로 들어 설명한다.
도 10은 제 3 실시예의 제 1 이온 주입 공정의 설명도, 도 11은 제 3 실시예의 제 2 이온 주입 공정의 설명도, 도 12는 제 3 실시예의 제 3 이온 주입 공정의 설명도이다.
우선, Si 기판(70)에 STI법 등을 이용하여 소자 분리 영역(도시 생략)을 형성한 후, 열산화법 등을 이용하여 그 표면의 소정 영역에 소정 막 두께의 SiO2막을 형성하고, 그 위에 폴리실리콘 등을 퇴적하고, 폴리실리콘 및 SiO2막을 소정 형상으로 가공한다. 이것에 의해, 도 10에 나타낸 바와 같이, 동일 Si 기판(70)의 3.3V 전원에 대응한 3.3V용 nMOS 트랜지스터를 형성하는 영역과, 1.2V 전원에 대응한 p채널형 MOS 트랜지스터(1.2V용 pMOS 트랜지스터)를 형성하는 영역에 각각 게이트 산화막(81, 91) 및 게이트 전극(82, 92)을 형성한다.
그 후, 1.2V용 pMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 3.3V용 nMOS 트랜지스터의 형성 영역에, 그 게이트 전극(82)을 마스크로 하여, P를 이온 주입하고 어닐링을 행한다. 이것에 의해, 불순물 영역으로서 n형의 LDD 영역(83)을 형성한다.
이 때의 P의 이온 주입은, 예를 들어 가속 전압 15keV 이상 40keV 이하, 도즈량 1×1O13㎝-2 이상 5×1O13㎝-2 이하, 틸트 각도 O°의 조건에서 행하거나, 또는 가속 전압 15keV 이상 40keV 이하, 도즈량 2.5×1012㎝-2 이상 12×1012㎝-2 이하, 틸 트 각도 28°의 조건에서 4회 이온 주입한다. 이 P의 이온 주입 후, 1.2V용 pMOS 트랜지스터의 형성 영역의 레지스트는 제거한다. 또한, 어닐링은 900℃∼1050℃정도에서 행한다.
이어서, 3.3V용 nMOS 트랜지스터의 형성 영역에 레지스트를 형성하고(도시 생략), 1.2V용 pMOS 트랜지스터의 형성 영역에 불순물 영역으로서, 그 게이트 전극(92)을 마스크로 하여, P 또는 As를 이온 주입하여 n형의 포켓 영역(93)을 형성하고, 또한 B를 이온 주입하여 p형의 익스텐션 영역(94)을 형성한다.
포켓 영역(93)을 형성하기 위해 P를 이온 주입하는 경우에는, 예를 들어 가속 전압 20keV 이상 40keV 이하, 도즈량 2×1012㎝-2 이상 10×1012㎝-2 이하, 틸트 각도 28°의 조건에서 4회 행한다. 또한, 포켓 영역(93)을 형성하기 위해 As를 이온 주입하는 경우에는, 예를 들어 가속 전압 30keV 이상 60keV 이하, 도즈량 2×1012㎝-2 이상 10×1012㎝-2 이하, 틸트 각도 28°의 조건에서 4회 행한다.
또한, 익스텐션 영역(94)을 형성하기 위한 B의 이온 주입은, 예를 들어 가속 전압 O.6keV 이하, 도즈량 1×1O15㎝-2 이하, 틸트 각도 0°의 조건에서 행한다.
이와 같은 이온 주입 후, 3.3V용 nMOS 트랜지스터의 형성 영역의 레지스트는 제거한다.
또한, 상기의 저농도 LDD 영역(83)의 형성 시에 행한 어닐링은 그 시점에서는 행하지 않고, 이 포켓 영역(93)과 익스텐션 영역(94)의 이온 주입 후(레지스트 제거 후)에 행하도록 할 수도 있다.
이어서, 500℃~600℃정도의 저온 CVD법에 의해 전면에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 11에 나타낸 바와 같이, 게이트 전극(82, 92) 측벽에 각각, 두께가 예를 들어 5㎚∼20㎚정도인 사이드월(84, 95)을 형성한다.
그 후, 게이트 전극(82, 92) 및 사이드월(84, 95)을 마스크로 하여 B를 이온 주입한다. 이온 주입 조건은, 예를 들어 가속 전압 0.3keV 이상 1keV 이하, 도즈량 5×1014㎝-2 이상 2O×1014㎝-2 이하, 틸트 각도 0°로 한다. 이 B의 이온 주입에 의해, 3.3V용 nMOS 트랜지스터의 형성 영역에는 불순물 영역으로서 매우 얕게 p형의 카운터 영역(85)이 형성되고, 1.2V용 pMOS 트랜지스터의 형성 영역에는 불순물 영역으로서 p형의 익스텐션 영역(96)이 형성된다.
이어서, 500℃∼600℃정도의 저온 CVD법에 의해 전면에 SiO2막을 퇴적하고, 그것을 건식 에칭함으로써, 도 12에 나타낸 바와 같이, 사이드월(84, 95)의 외측에 각각, 두께가 예를 들어 50㎚∼90㎚정도인 사이드월(86, 97)을 형성한다.
그 후, 게이트 전극(82) 및 사이드월(84, 86)을 마스크로 한 n형의 불순물의 이온 주입과, 게이트 전극(92) 및 사이드월(95, 97)을 마스크로 한 p형의 불순물의 이온 주입을 각각 행하고, n형, p형의 각 소스·드레인 영역(87, 98)을 각각 형성한다.
그 후는, 1000℃∼1200℃정도의 활성화 어닐링을 행하고, 게이트 전극(82, 92) 및 소스·드레인 영역(87, 98) 표면에 실리사이드층(도시 생략)을 형성하고, 3.3V용 nMOS 트랜지스터 및 1.2V용 pMOS 트랜지스터의 기본 구조를 완성시킨다. 이후는, 층간절연막 형성, 컨택트 전극 형성, 배선층 형성 등을 거쳐, 3.3V용 nMOS 트랜지스터 및 1.2V용 pMOS 트랜지스터가 혼재된 칩을 완성시키면 된다.
이와 같이, 제 3 실시예에서는, 3.3V용 nMOS 트랜지스터의 사이드월(86)의 아래에 카운터 영역(85)을 형성함으로써, 고전압에서 동작하는 n채널형의 MOS 트랜지스터에서 특히 일어나기 쉬운, 핫 캐리어에 기인한 특성 열화를 효과적으로 억제하는 것이 가능해진다.
또한, 제 3 실시예에서는, 도 11에 나타낸 바와 같이, 3.3V용 nMOS 트랜지스터의 형성 영역의 카운터 영역(85)의 이온 주입과 동일한 프로세스에 의해, 1.2V용 pMOS 트랜지스터의 형성 영역의 익스텐션 영역(96)의 이온 주입이 행해진다. 그것에 의해, 이들 2종류의 전압에 대응한 MOS 트랜지스터를 혼재하는 칩을 효율적으로 또한 저비용으로 형성할 수 있다.
또한, 이 제 3 실시예의 설명에서는 3.3V용 nMOS 트랜지스터와 1.2V용 pMOS 트랜지스터의 부분에 대해서 서술하였지만, 각각의 p채널형의 부분과 n채널형의 부분에 대해서는, 통상적인 방법에 따라, 병행하여 형성하면 된다.
다음으로, 제 4 실시예에 대해서 설명한다.
도 13은 제 4 실시예의 원리 설명도이다.
도 13에 나타내는 MOS 트랜지스터(100)는 반도체 기판(101) 위에 게이트 산화막(102)을 통하여 게이트 전극(103)이 형성되고, 게이트 전극(103)의 측방에는 막질이 상이한 2층의 사이드월(104, 105)이 형성되어 있다. 내측의 사이드월(104) 은 게이트 전극(103)의 측벽과 반도체 기판(101)에 접하여 형성되고, 이 사이드월(104) 위에 외측의 사이드월(105)이 형성되어 있다. 내측의 사이드월(104) 바로 아래의 반도체 기판(101) 내에는 LDD 영역(106)이 형성되고, 그 외측에는 소스·드레인 영역(107)이 형성되어 있다.
이와 같은 MOS 트랜지스터(100)에 있어서, 게이트 전극(103)과 반도체 기판(101)에 접하는 내측의 사이드월(104)은 열산화법 또는 고온 CVD법을 이용하여 형성된 SiO2막으로 구성되어 있다. 또한, 그 위에 형성되는 사이드월(105)은 저온 CVD법을 이용하여 형성된 SiO2막으로 구성되어 있다.
열산화법 또는 고온 CVD법을 이용하면, 치밀한 SiO2막을 형성할 수 있고, 그러한 SiO2막을 사이드월 등에 사용한 경우에는 거기에 캐리어가 축적되기 어렵게 된다. LDD 영역(106)과 저온 형성의 사이드월(105) 사이에, 열산화법 또는 고온 CVD법을 이용하여 형성된 사이드월(104)을 형성함으로써, 가령 핫 캐리어가 생성되어도, 그 사이드월(104)로의 핫 캐리어의 축적이 억제되고, 따라서 LDD 영역(106) 표층부의 공핍화가 억제되게 된다.
여기에서, 상기 원리를 고전압 트랜지스터와 저전압 트랜지스터를 구비하는 칩에 적용한 경우를 예로 들어 구체적으로 설명한다.
여기에서는, 3.3V에서 동작하는 고전압 트랜지스터와, 1.2V에서 동작하는 저전압 트랜지스터의 2종류의 전압에 대응한 트랜지스터를 동일 칩 내에 형성하는 경우를 예로 들어 설명한다.
도 14는 제 1의 SiO2막 형성 공정의 설명도, 도 15는 제 1 에칭 공정의 설명도, 도 16은 제 1 이온 주입 공정의 설명도, 도 17은 제 2의 SiO2막 형성 공정의 설명도, 도 18은 제 2 이온 주입 공정의 설명도, 도 19는 제 2 에칭 공정의 설명도이다.
우선, Si 기판(110)에 STI법 등을 이용하여 소자 분리 영역(도시 생략)을 형성한 후, 열산화법 등을 이용하여 그 표면의 소정 영역에 소정 막 두께의 SiO2막을 형성하고, 그 위에 폴리실리콘 등을 퇴적하고, 폴리실리콘 및 SiO2막을 소정 형상으로 가공한다. 이것에 의해, 도 14에 나타낸 바와 같이, 동일 Si 기판(110)의 3.3V 전원에 대응한 3.3V용 nMOS 트랜지스터를 형성하는 영역과, 1.2V 전원에 대응한 1.2V용 nMOS 트랜지스터를 형성하는 영역에, 각각 게이트 산화막(121, 131) 및 게이트 전극(122, 132)을 형성한다.
그 후, 열산화법 또는 고온 CVD법(600℃ 이상)을 이용하여, 전면에 막 두께 3㎚정도의 SiO2막(111)을 형성한다.
이어서, 도 15에 나타낸 바와 같이, 3.3V용 nMOS 트랜지스터의 형성 영역에 레지스트(112)를 형성하고, 1.2V용 nMOS 트랜지스터의 형성 영역의 SiO2막(111)을 건식 에칭 및 습식 에칭에 의해 제거한다. 또한, 이 때, 게이트 전극(132) 측벽에는 사이드월로서 SiO2막(111)이 남아있어도 상관없다(도시 생략). 다만, 1.2V용 nMOS 트랜지스터에서는 매우 얕은 접합을 형성하기 위해 저가속 전압에서의 이온 주입을 행할 필요가 있기 때문에, Si 기판(110) 위의 SiO2막(111)은 에칭에 의해 제거하여 둔다.
레지스트(112)를 제거한 후, 도 16에 나타낸 바와 같이, 3.3V용 nMOS 트랜지스터의 형성 영역에 대해서는 n형의 불순물을 이온 주입하여 어닐링을 행하고, 불순물 영역으로서 n형의 LDD 영역(123)을 형성한다. 또한 1.2V용 nMOS 트랜지스터의 형성 영역에 대해서는 불순물 영역으로서, 도 16에 나타낸 바와 같이, p형의 불순물을 이온 주입하여 p형의 포켓 영역(133)을 형성하고, n형의 불순물을 이온 주입하여 n형의 익스텐션 영역(134)을 형성한다. 또한, 상기의 어닐링은 이 포켓 영역(133)과 익스텐션 영역(134)의 이온 주입 후에 행하도록 할 수도 있다.
이어서, 도 17에 나타낸 바와 같이, 저온 CVD법(500℃정도)을 이용하여, 전면에 SiO2막(113)을 형성한다.
이어서, 도 18에 나타낸 바와 같이, 3.3V용 nMOS 트랜지스터의 형성 영역에 레지스트(도시 생략)를 형성하고, 1.2V용 nMOS 트랜지스터의 형성 영역의 건식 에칭을 행하여, SiO2막(113)으로 이루어지는 사이드월을 형성한다. 이어서, 1.2V용 nMOS 트랜지스터의 형성 영역에서는 게이트 전극(132)과 그 측벽의 SiO2막(113)을 마스크로 하여 n형의 불순물을 이온 주입하고, 불순물 영역으로서 n형의 익스텐션 영역(135)을 형성한다. 그 후, 3.3V용 nMOS 트랜지스터의 형성 영역에 형성된 레지스트를 제거한다.
또한, 이 공정에서 3.3V용 nMOS 트랜지스터의 형성 영역을 레지스트에 의해 피복하여 두는 것은, 3.3V용 nMOS 트랜지스터의 형성 영역의 에칭을 행하여 Si 기판(110)이 노출되게 되면, 나중에 다시 행해지는 사이드월 형성 공정에서 저온 형성의 사이드월이 Si 기판(110)에 접하게 되기 때문이다.
이어서, 도 19에 나타낸 바와 같이, 저온 CVD법(500℃정도)을 이용하여 전면에 SiO2막(114)을 형성하고, 그 건식 에칭을 행한다. 이것에 의해, 3.3V용 nMOS 트랜지스터의 형성 영역에서는, 그 게이트 전극(122)의 측벽과 Si 기판(110) 위에 열산화법 또는 고온 CVD법을 이용하여 형성된 SiO2막(111)과, 그 외측에 저온 CVD법을 이용하여 형성된 SiO2막(113, 114)으로 이루어지는 사이드월이 형성된다. 또한, 1.2V용 nMOS 트랜지스터의 형성 영역에서는, 그 게이트 전극(132)의 측벽에 저온 CVD법을 이용하여 형성된 SiO2막(113, 114)으로 이루어지는 사이드월이 형성된다.
그 후는, 그들 사이드월과 게이트 전극(122, 132)을 마스크로 하여 n형의 불순물을 이온 주입하고, n형의 소스·드레인 영역(124, 136)을 형성한다. 그리고, 1000℃∼1200℃정도의 활성화 어닐링을 행하여 실리사이드층(도시 생략)을 형성하고, 3.3V, 1.2V용 nMOS 트랜지스터의 기본 구조를 완성시킨다. 이후는, 층간절연막 형성, 컨택트 전극 형성, 배선층 형성 등을 거쳐, 3.3V, 1.2V용 nMOS 트랜지스터가 혼재된 칩을 완성시키면 된다.
이와 같이, 제 4 실시예에서는, 3.3V용 nMOS 트랜지스터의 LDD 영역(123)과 저온 형성의 SiO2막(113) 사이에, 열산화법 또는 고온 CVD법을 이용하여 형성된 SiO2막(111)을 형성하여 사이드월을 구성함으로써, 가령 핫 캐리어가 생성되어도 SiO2막(111)으로의 핫 캐리어의 축적을 억제할 수 있기 때문에, LDD 영역(123)의 공핍화를 효과적으로 억제하는 것이 가능해진다.
또한, 이 제 4 실시예의 설명에서는 n채널형의 부분에 대해서 서술하였지만, p채널형의 부분에 대해서는, 통상적인 방법에 따라, n채널형의 부분의 형성과 병행하여 형성하면 된다.
이상, 제 1 내지 제 4 실시예에 대해서 설명하였지만, 동작 전압이 상이한 MOS 트랜지스터의 조합은 상기의 것에는 한정되지 않는다. 즉, 3.3V, 1.2V용의 조합이나 3.3V, 1.8V, 1.2V용의 조합 외에, 예를 들어 1.8V, 1.2V용의 조합이나 3.3V, 1.8V용의 조합일 때에도 동일하게 적용할 수 있다. 또한, 여기에 예로 든 동작 전압은 단순한 예로서, 상기의 원리 구성 및 형성 방법은 고전압용과 저전압용의 조합, 또는 고전압용과 중전압용과 저전압용의 조합에 대하여, 동일하게 적용할 수 있다.
(부기 1) 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서, 반도체 기판 위에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽에 형성된 사이드월과, 상기 사이드월의 아래의 상기 반도체 기판에 형성된 제 1 불순물 영역과, 상기 사이드월의 아래의 상기 반도체 기판에 상기 제 1 불순물 영역보다 얕게, 상기 게이트 전극 바로 아래의 영역으로부터 이간되어 형성된 제 2 불순물 영역과, 상기 제 1, 제 2 불순물 영역의 외측에 형성된 소스·드레인 영역 을 구비한 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 제 2 불순물 영역은 상기 제 1 불순물 영역보다 고불순물 농도인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 제 1, 제 2 불순물 영역 및 상기 소스·드레인 영역은 동일한 도전형인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 제 1, 제 2 불순물 영역 및 상기 소스·드레인 영역은 상기 제 2 불순물 영역만 상이한 도전형인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 5) 상기 사이드월은 저온에서 형성된 절연막을 사용하여 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 반도체 기판 위에 상기 전계 효과 트랜지스터와 함께 형성되고, 상기 전계 효과 트랜지스터보다 저전압에서 동작하는 다른 전계 효과 트랜지스터를 갖고, 상기 다른 전계 효과 트랜지스터는 상기 전계 효과 트랜지스터의 상기 제 2 불순물 영역의 불순물 프로파일과 동등한 불순물 프로파일의 불순물 영역을 갖고 있는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서, 반도체 기판 위에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 측벽과 상기 반도체 기판 위에 고온에서 형성된 절연막을 사용하여 형성된 제 1 사이드월과, 상기 제 1 사이드월 위에 저온에서 형성된 절연막을 사용하여 형성된 제 2 사이드월과, 상기 제 1 사이드월의 아래의 상기 반도체 기판에 형성된 불순물 영역과, 상기 불순물 영역의 외측에 형성된 소스·드레인 영역을 구비한 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
(부기 8) 상기 반도체 기판 위에 상기 전계 효과 트랜지스터와 함께 형성되고, 상기 전계 효과 트랜지스터보다 저전압에서 동작하는 다른 전계 효과 트랜지스터를 갖고, 상기 다른 전계 효과 트랜지스터는 적어도 상기 반도체 기판과 접하는 부분이 저온에서 형성된 절연막만으로 구성된 사이드월을 갖고 있는 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9) 동작 전압이 상이한 전계 효과 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판의 고전압에서 동작하는 고전압 트랜지스터의 형성 영역과, 보다 저전압에서 동작하는 저전압 트랜지스터의 형성 영역에, 각각 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극이 형성된 상기 고전압 트랜지스터의 형성 영역에 불순물을 이온 주입하여 제 1 불순물 영역을 형성하는 공정과, 상기 제 1 불순물 영역이 형성된 상기 고전압 트랜지스터의 형성 영역에 제 1 사이드월을 형성하는 공정과, 상기 제 1 사이드월이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 동시에 불순물을 이온 주입하여 상기 제 1 불순물 영역보다 얕은 제 2 불순물 영역을 형성하는 공정과, 상기 제 2 불순물 영역이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 제 2 사이드월을 형성하는 공정과, 상기 제 2 사이드월이 형성된 상기 고전압 트랜지스터의 형성 영역 및 상기 저전압 트랜지스터의 형성 영역에 불순물을 이온 주입하여 소스·드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 상기 제 2 불순물 영역을 형성하는 공정에서는, 상기 제 2 불순물 영역을 상기 제 1 불순물 영역보다 고불순물 농도로 형성하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제 1 불순물 영역을 형성하는 공정과, 상기 제 2 불순물 영역을 형성하는 공정과, 상기 소스·드레인 영역을 형성하는 공정에서 이온 주입되는 불순물은 동일한 도전형의 불순물인 것을 특징으로 하는 부기 9 또는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제 1 불순물 영역을 형성하는 공정과, 상기 제 2 불순물 영역을 형성하는 공정과, 상기 소스·드레인 영역을 형성하는 공정에서 이온 주입되는 불순물은 상기 제 2 불순물 영역을 형성하는 공정에서 이온 주입되는 불순물만이 상이한 도전형의 불순물인 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제 1 사이드월을 형성하는 공정에서는, 상기 제 1 사이드월을 저온에서 형성된 절연막을 사용하여 형성하는 것을 특징으로 하는 부기 9 내지 부기 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 제 2 사이드월을 형성하는 공정에서는, 상기 제 2 사이드월을 저온에서 형성된 절연막을 사용하여 형성하는 것을 특징으로 하는 부기 9 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 제 1 불순물 영역을 형성하는 공정 전 또는 공정 후에, 상기 게이트 전극이 형성된 상기 저전압 트랜지스터의 형성 영역에 불순물을 이온 주입하는 공정을 갖는 것을 특징으로 하는 부기 9 내지 부기 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
도 1은 제 1 실시예의 원리 설명도.
도 2는 제 1 실시예의 제 1 이온 주입 공정의 설명도.
도 3은 제 1 실시예의 제 2 이온 주입 공정의 설명도.
도 4는 제 1 실시예의 제 3 이온 주입 공정의 설명도.
도 5는 3.3V용 nMOS 트랜지스터의 고농도 LDD 영역의 도즈량과 전류 열화율의 관계를 나타내는 도면.
도 6은 제 2 실시예의 제 1 이온 주입 공정의 설명도.
도 7은 제 2 실시예의 제 2 이온 주입 공정의 설명도.
도 8은 제 2 실시예의 제 3 이온 주입 공정의 설명도.
도 9는 제 3 실시예의 원리 설명도.
도 10은 제 3 실시예의 제 1 이온 주입 공정의 설명도.
도 11은 제 3 실시예의 제 2 이온 주입 공정의 설명도.
도 12는 제 3 실시예의 제 3 이온 주입 공정의 설명도.
도 13은 제 4 실시예의 원리 설명도.
도 14는 제 1의 SiO2막 형성 공정의 설명도.
도 15는 제 1 에칭 공정의 설명도.
도 16은 제 1 이온 주입 공정의 설명도.
도 17은 제 2의 SiO2막 형성 공정의 설명도.
도 18은 제 2 이온 주입 공정의 설명도.
도 19는 제 2 에칭 공정의 설명도.
도 20은 고전압 트랜지스터의 특성 열화 현상의 설명도.
도면의 주요 부분에 대한 부호의 설명
10, 60, 100 : MOS 트랜지스터 11, 61, 101 : 반도체 기판
12, 31, 41, 51, 62, 81, 91, 102, 121, 131 : 게이트 산화막
13, 32, 42, 52, 63, 82, 92, 103, 122, 132 : 게이트 전극
14, 34, 36, 45, 47, 53, 55, 64, 84, 86, 95, 97, 104, 105 : 사이드월
15a, 33 : 저농도 LDD 영역 15b, 35 : 고농도 LDD 영역
16, 37, 48, 56, 67, 87, 98, 107, 124, 136 : 소스·드레인 영역
20, 70, 110 : Si 기판 43, 93, 133 : 포켓 영역
44, 46, 94, 96, 134, 135 : 익스텐션 영역
54, 65, 83, 106, 123 : LDD 영역 66, 85 : 카운터 영역
111, 113, 114 : SiO2막 112 : 레지스트

Claims (5)

  1. 전계 효과 트랜지스터를 구비한 반도체 장치에 있어서,
    제 1 도전형의 반도체 기판 위에 게이트 절연막을 통하여 형성된 게이트 전극과,
    상기 게이트 전극의 측벽에 형성된 사이드월과,
    상기 사이드월의 아래의 상기 반도체 기판에 형성된 상기 제 1 도전형과는 반대 도전형인 제 2 도전형의 제 1 불순물 영역과,
    상기 사이드월의 아래의 상기 반도체 기판에, 상기 제 1 불순물 영역보다 얕게, 상기 게이트 전극 바로 아래의 영역으로부터 이간되어 형성된 상기 제 1 도전형의 제 2 불순물 영역과,
    상기 제 1, 제 2 불순물 영역의 외측에 형성된 상기 제 2 도전형의 소스·드레인 영역을 구비한 전계 효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 불순물 영역은 상기 제 1 불순물 영역보다 고불순물 농도인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 1 도전형의 반도체 기판에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 하여 상기 제 1 도전형과는 반대 도전형인 제 2 도전형의 제 1 불순물을 상기 반도체 기판에 이온 주입하여 제 1 불순물 영역을 형성하는 공정과,
    상기 게이트 전극의 측벽에 제 1 사이드월을 형성하는 공정과,
    상기 게이트 전극 및 상기 제 1 사이드월을 마스크로 하여 상기 제 1 도전형의 제 2 불순물을 상기 반도체 기판에 이온 주입하여 상기 제 1 불순물 영역보다 얕은 제 2 불순물 영역을 형성하는 공정과,
    상기 제 1 사이드월 위에 제 2 사이드월을 형성하는 공정과,
    상기 제 2 사이드월, 상기 제 1 사이드월, 및 상기 게이트 전극을 마스크로 하여 상기 제 2 도전형의 제 3 불순물을 상기 반도체 기판에 이온 주입하여 소스·드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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