JP5423151B2 - 半導体装置とその製造方法 - Google Patents

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本発明は、半導体装置とその製造方法に関する。

半導体装置は高速化・高機能化のために微細化が進んでおり、MOS(Metal Oxide Semiconductor)トランジスタのゲート長はますます短くなる傾向にある。MOSトランジスタは、スケーリング則に沿って微細化するほど高速化が図れるが、その一方でゲート長が短くなると閾値電圧が低下するショートチャネル効果が生じる。

ショートチャネル効果を抑制する方法としては様々ある。例えば、イオン注入の加速エネルギを弱くしてソース/ドレイン領域の深さを浅くする方法も、ショートチャネル効果の抑制に効果があることが知られている。

一方、半導体装置の製品のなかには、MOSトランジスタのみを集積形成するのではなく、バイポーラトランジスタとMOSトランジスタとを混載するものがある。そのような混載デバイスにおいては、ソース/ドレイン領域のような不純物拡散領域の深さを浅くすることが、バイポーラトランジスタに有利に働くとは限らない。

特開平8−274041号公報 特開平11−233639号公報 特開平5−3314号公報 特開平5−160141号公報 特開平11−176946号公報 特開平11−3991号公報 特開2000−208766号公報 特開2005−158786号公報 特開2005−175065号公報

MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めることを目的とする。

以下の開示の一観点によれば、半導体基板に、第1〜第3の素子形成領域を画定する素子分離絶縁膜を形成する工程と、前記第1の素子形成領域における前記半導体基板に第1のMOSトランジスタ用の第1の導電型の第1の不純物拡散領域を形成する工程と、前記第2の素子形成領域における前記半導体基板に、第2のMOSトランジスタ用の前記第1の導電型のLDD(Lightly Doped Drain)領域である第2の不純物拡散領域を前記第1の不純物拡散領域よりも深く形成するのと同時に、前記第3の素子形成領域における前記半導体基板にバイポーラトランジスタ用の前記第1の導電型の第3の不純物拡散領域を形成する工程と、前記第2の素子形成領域における前記半導体基板に、前記第2のMOSトランジスタ用の前記第1の導電型を有するソース/ドレイン領域を形成する工程と、前記第1〜第3の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程とを有する半導体装置の製造方法が提供される。

また、その開示の他の観点によれば、素子分離絶縁膜により第1〜第3の素子形成領域が画定された半導体基板と、前記第1の素子形成領域における前記半導体基板に形成され、第1の導電型の第1の不純物拡散領域を備えた第1のMOSトランジスタと、前記第2の素子形成領域における前記半導体基板に形成され、前記第1の不純物拡散領域よりも深い前記第1の導電型のLDD(Lightly Doped Drain)領域である第2の不純物拡散領域と、前記第1の導電型を有するソース/ドレイン領域とを備えた第2のMOSトランジスタと、前記第3の素子形成領域における前記半導体基板に形成され、前記第2の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの前記第1の導電型の第3の不純物拡散領域を備えたバイポーラトランジスタと、前記第1〜第3の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層とを有する半導体装置が提供される。

以下の開示によれば、第2のMOSトランジスタ用の第2の不純物拡散領域を第1の不純物拡散領域よりも深く形成するのと同時に、第3の素子形成領域における半導体基板にバイポーラトランジスタ用の第3の不純物拡散領域を形成する。

よって、第2の不純物拡散領域と同様に第3の不純物拡散領域も基板深くに形成されるようになるので、該第3の不純物拡散領域上の高融点金属シリサイド層と基板とを流れる接合リーク電流が低減され、半導体装置の信頼性が高まる。

しかも、第2の不純物拡散領域と第3の不純物拡散領域とをこのように同一工程で形成することで、半導体装置の製造工程の簡略化を図ることが可能となる。

図1は、予備的事項に係る半導体装置の平面図である。 図2は、図1のA−A線に沿う断面図である。 図3は、予備的事項に係る半導体装置において、エミッタ領域付近のシリコン基板のTEM像を基にして描いた断面図である。 図4は、予備的事項に係る半導体装置においてのエミッタ領域付近の拡大断面図である。 図5は、MOSトランジスタの世代とpn接合の深さとの関係を示す図である。 図6は、OBIRCH解析により予備的事項に係る半導体装置を観察して得られた像を基にして描いた平面図である。 図7は、予備的事項に係るpnpバイポーラトランジスタの電流―電圧特性を調査して得られたグラフである。 図8は、予備的事項に係る半導体装置が抱えるジレンマを模式的に表す図である。 図9は、本実施形態に係る半導体装置の製造途中の断面図(その1)である。 図10は、本実施形態に係る半導体装置の製造途中の断面図(その2)である。 図11は、本実施形態に係る半導体装置の製造途中の断面図(その3)である。 図12は、本実施形態に係る半導体装置の製造途中の断面図(その4)である。 図13は、本実施形態に係る半導体装置の製造途中の断面図(その5)である。 図14は、本実施形態に係る半導体装置の製造途中の断面図(その6)である。 図15は、本実施形態に係る半導体装置の製造途中の断面図(その7)である。 図16は、本実施形態に係る半導体装置の製造途中の断面図(その8)である。 図17は、本実施形態に係る半導体装置の製造途中の断面図(その9)である。 図18は、本実施形態に係る半導体装置の製造途中の断面図(その10)である。 図19は、本実施形態に係る半導体装置の製造途中の断面図(その11)である。 図20は、本実施形態に係る半導体装置の製造途中の断面図(その12)である。 図21は、本実施形態に係る半導体装置の製造途中の断面図(その13)である。 図22は、本実施形態に係る半導体装置の製造途中の断面図(その14)である。 図23は、本実施形態に係る半導体装置の製造途中の断面図(その15)である。 図24は、本実施形態に係る半導体装置の製造途中の断面図(その16)である。 図25は、本実施形態に係る半導体装置の平面図である。 図26は、本実施形態に係る半導体装置のエミッタ形成領域付近の拡大断面図である。

以下に、本実施形態について添付図面を参照しながら詳細に説明する。

(予備的事項)
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。

図1はこの半導体装置の平面図であり、図2の上側の断面図は図1のA−A線に沿う断面図である。

図2に示されるように、この半導体装置はバイポーラトランジスタ形成領域IとMOSトランジスタ形成領域IIとが画定されたシリコン基板1を有する。

そのシリコン基板1には素子領域を画定するためのSTI(Shallow Trench Isolation)用の素子分離溝1aが形成され、該素子分離溝1a内に酸化シリコン膜等の素子分離絶縁膜2が埋め込まれる。

STIによる素子分離構造は、LOCOS(Local Oxidation of Silicon)法と比較して素子分離絶縁膜2の幅を短くすることができるので、半導体装置の微細化に好適である。

バイポーラトランジスタ形成領域Iの半導体基板1には、pウェル4と第1のnウェル5が形成されると共に、p型エミッタ領域11、n型ベース領域12、及びp型コレクタ領域13を備えたpnpバイポーラトランジスタTR1が形成される。

そして、MOSトランジスタ形成領域IIにおいては、半導体基板1に第2のnウェル3が形成され、ゲート絶縁膜8、ゲート電極6、及びp型ソース/ドレイン領域10を有するMOSトランジスタTR2が形成される。

更に、各領域10〜13を低抵抗化するために、半導体基板1の表層にはコバルトシリサイド(CoSi2)層等の高融点金属シリサイド層15が形成される。

このように種類の異なるpnpバイポーラトランジスタTR1とMOSトランジスタTR2とを混載してなる半導体装置では、各トランジスタTR1、TR2を別々に作ったのでは工程数の短縮が図られず、その製造工程が非効率的になる。

そこで、本例では、p型ソース/ドレイン領域10とp型エミッタ領域11とを同一のイオン注入により形成することにより、各トランジスタTR1、TR2の製造工程に重複部分を持たせ、工程数の短縮を図るようにする。

これらの領域10、11のうち、p型ソース/ドレイン領域10は、MOSトランジスタTR2のショートチャネル効果を抑制するために、なるべく浅く形成するのが好ましい。このようにp型ソース/ドレイン領域10を浅く形成すると、これと同時に形成されるp型エミッタ領域11も浅く形成されることになる。

但し、エミッタ領域11が浅くなると、以下のような問題が発生することが明らかとなった。

図3は、エミッタ領域11付近のシリコン基板1のTEM(Transmission Electron Microscope)像を基にして描いた断面図である。

図3に示されるように、高融点金属シリサイド層15は、素子分離溝1aの側面のシリコン基板1を侵食して形成され、シリコン基板1の深い位置まで形成されている。

例えば、図3の例では、断面に現れている高融点金属シリサイド層15はその上面からD1(=66.3nm)の深さまで形成され、更にこの断面よりも奥の部分では高融点金属シリサイド層15がその上面からD2(=121nm)の深さにまで形成されている。

図4は、エミッタ領域11付近の拡大断面図である。

上記のように高融点金属シリサイド層15が深く形成されると、エミッタ領域11と第2nウェル5との界面に形成されたpn接合19に高融点金属シリサイド層15が近づき、該pn接合19と高融点金属シリサイド層15との間隔Lが狭まる。

こうなると、pn接合19付近の空乏層の厚さが薄くなるので、第2nウェル5と高融点金属シリサイド層15とをpn接合19の電位障壁により十分に電気的に隔離することができず、これら間にリーク電流Jが流れ易くなってしまう。そのようなリーク電流は、接合リーク電流とも呼ばれる。

特に、本例では、MOSトランジスタTR2のショートチャンネル効果を抑制するために、p型ソース/ドレイン領域10と同時に形成されるp型エミッタ領域11を浅く形成したので、pn接合19の深さXjが浅くなる。これにより、pn接合19と高融点金属シリサイド層15との間隔Lが一層狭まり、上記の接合リーク電流Jが原因の不良が発生する危険性が高まる。

図5は、MOSトランジスタの世代とpn接合19の深さXjとの関係を示す図である。

図5に示されるように、ゲート長が短くなるにつれ、ショートチャンネル効果を抑制するために深さXjが浅くなる傾向になる。よって、上記のリーク電流は、MOSトランジスタの世代が進むにつれ顕著に発生すると考えられる。

図6は、そのようなリーク電流が実際に発生するかどうかを確認するため、OBIRCH(Optical Beam Induced Resistance Change)解析によりこの半導体装置を観察して得られた像を基にして描いた平面図である。

図6に示されるように、OBIRCH解析を行うと、p型エミッタ領域11と素子分離絶縁膜2との界面において、接合リーク電流Jの発生を示す発光箇所Fが実際に観察された。

また、図7は、上記のpnpバイポーラトランジスタTR1の電流―電圧特性を調査して得られたグラフである。そのグラフの横軸はベース−エミッタ間電圧Vbeを示し、縦軸はエミッタ電流Ieを示す。

また、この調査では、−40℃、+25℃、+85℃のそれぞれの温度において電流−電圧特性を測定した。

図7に示されるように、+25℃と+85℃の温度では、エミッタ電流が1.0×104nA以下の範囲において、グラフが設計通りの線形となっている。

しかし、−40℃の温度では、エミッタ電流が10nA以下の範囲においてグラフが線形から外れ、半導体装置が不良となっている。これは、エミッタ電流Ieに上記の接合リーク電流Jが加わったためと考えられる。

本願発明者の調査によれば、このような不良は、−40℃以下の温度且つ10nA以下のエミッタ電流領域において、数10ppmの頻度で発生することが分かった。また、そのような不良は、動作温度が−20℃以下となった時点から目立ち始めることとも分かった。

よって、バイポーラトランジスタとMOSトランジスタとを混載してなる半導体装置では、−20℃以下の低温且つ10nA以下の低エミッタ電流でその動作を保証することができない。したがって、温度保証範囲が狭くなったり、高いエミッタ電流で使用せざるを得ない等、高性能で魅力のある半導体装置を提供するのが難しくなる。

既述のように、この半導体装置の不良の原因である接合リーク電流は、エミッタ領域11を浅く形成したことで発生するものである。

よって、エミッタ領域11を深く形成すれば接合リーク電流を低減できることになるが、これではエミッタ領域11と同時に形成されるp型ソース/ドレイン領域10も深くなり、MOSトランジスタTR2におけるショートチャネル効果を抑制できない。

図8は、このようなジレンマを模式的に表す図である。

図8において、横軸はpn接合19の深さXjを示す。また、左側の縦軸は、上記のように低温(−40℃以下)でpnpバイポーラトランジスタTR1に発生する不良の発生頻度を表すものであり、グラフAに対する縦軸となる。そして、右側の縦軸は、MOSトランジスタTR2におけるショートチャネル効果の抑制度合いを示すものであり、グラフBに対する縦軸となる。

図8に示されるように、深さXjが深くなるにつれ、グラフAが減少するのに対しグラブBは増大する。

このように、バイポーラトランジスタの不良の防止とMOSトランジスタのショートチャネル効果の抑制とはトレードオフの関係にあり、一方を満足させようとすれば他方を犠牲にしてしまう。

なお、このようなジレンマを解消するため、バイポーラトランジスタTR1とMOSトランジスタTR2とを別々のプロセスで独立に形成することも考えられるが、これでは工程数が増大して半導体装置のコスト増を招いてしまう。

更に、MOSトランジスタTR2のショートチャネル効果を抑制するためにゲート長を長くすることも考えられる。しかし、これでは素子面積が増大したり、既存のプロセスを流用して半導体装置を製造することができないといった新たな問題が発生する。

本願発明者は、このような知見に基づいて、以下に説明するような本実施形態に想到した。

(本実施形態)
図9〜図24は、本実施形態に係る半導体装置の製造途中の断面図である。

この半導体装置は、バイポーラトランジスタとMOSトランジスタとを混載してなるものであり、以下のようにして製造される。

まず、図9に示すように、基板温度を約900℃として酸化雰囲気中においてp型シリコン(半導体)基板20の表面を熱酸化し、厚さが約15nmの初期熱酸化膜21を形成する。

次いで、この初期熱酸化膜21の上にCVD(Chemical Vapor Deposition)法により窒化シリコン膜22を厚さ約150nmに形成する。

続いて、図10に示すように、窒化シリコン膜22の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン23を形成する。

そして、この第1のレジストパターン23が備える窓23aを通じて窒化シリコン膜22、初期熱酸化膜21、及びシリコン基板20をこの順にドライエッチングし、シリコン基板20にSTI用の素子分離絶縁膜20を形成する。

そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。

このドライエッチングが終了した後に、第1レジストパターン23は除去される。

次に、図11に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、窒化シリコン膜22の上に素子分離絶縁膜24として酸化シリコン膜を形成し、この素子分離絶縁膜24で素子分離溝20aを完全に埋め込む。

次いで、図12に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜24を研磨して、窒化シリコン膜22上の余分な素子分離絶縁膜24を除去すると共に、素子分離溝20a内にのみ素子分離絶縁膜24を残す。

その後に、図13に示すように、初期熱酸化膜21と窒化シリコン膜22とをウエットエッチングにより除去し、シリコン基板20の清浄面を露出させる。このとき、窒化シリコン膜22のエッチング液としては燐酸溶液が使用され、初期熱酸化膜21のエッチング液としてはフッ酸溶液が使用される。

ここまでの工程により、シリコン基板20の素子形成領域が素子分離絶縁膜24によって画定されたことになる。

その素子形成領域は、MOSトランジスタ形成領域IIにおいては、高電圧n型MOSトランジスタ形成領域HVN、高電圧p型MOSトランジスタ形成領域HVP、低電圧n型MOSトランジスタ形成領域LVN、及び低電圧p型MOSトランジスタ形成領域LVPである。

また、バイポーラトランジスタ形成領域Iにおいては、エミッタ形成領域E、ベース形成領域B、及びコレクタ形成領域Cを含む領域が素子形成領域として画定される。

次に、図14に示す断面構造を得るまでの工程について説明する。

まず、酸化雰囲気中において基板温度を約900℃とすることで、シリコン基板20の表面に厚さが約10nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜27とする。

次いで、この犠牲絶縁膜27をスルー膜にしながら、各領域HVN、HVPにおけるシリコン基板20にそれぞれp型不純物とn型不純物とをイオン注入する。

これにより、第1及び第2のpウェル31、32、p型素子分離領域33、及び第1のnウェル34が図示のように形成される。なお、p型不純物としてはボロンが使用され、n型不純物としてはリンが使用される。そして、これらの不純物の打ち分けは不図示のレジストパターンをマスクにして行われ、このイオン注入を終了後にそのレジストパターンは除去される。

続いて、図15に示すように、コレクタ形成領域Cと低電圧n型MOSトランジスタ形成領域LVNにおけるシリコン基板20にイオン注入によりp型不純物としてボロンをイオン注入し、第3のpウェル41を形成する。

更に、エミッタ形成領域E、ベース形成領域B、及び低電圧n型MOSトランジスタ形成領域LVPにおけるシリコン基板20にイオン注入によりn型不純物としてリンをイオン注入して第2のnウェル42を形成する。

そのイオン注入では犠牲絶縁膜27がスルー膜として使用され、不図示のレジストパターンによりp型不純物とn型不純物の打ち分けが行われる。

この後に、フッ酸溶液により犠牲絶縁膜27をウエットエッチングして除去する。

次いで、図16に示すように、シリコン基板20の上側全面にゲート絶縁膜44として熱酸化膜を形成する。

そのゲート絶縁膜44は、シリコン基板20の全面に熱酸化膜を形成した後、領域LVN、LVPにおける熱酸化膜を除去し、その後に更にシリコン基板20の全面を熱酸化することで形成され、領域HVN、HVP、HVNについては10〜16nm程度の厚さ、領域LVN、LVPについては3nm程度の厚さに形成される。

そして、図17に示すように、素子分離絶縁膜24とゲート絶縁膜44のそれぞれの上にCVD法によりポリシリコン膜を約180nmの厚さに形成し、そのポリシリコン膜を導電膜49とする。

更に、その導電膜49の上に反射防止膜48を形成する。その反射防止膜48は、例えば、CVD法で形成された酸窒化シリコン膜である。

その後に、この反射防止絶縁膜48の上にフォトレジストを塗布し、それを露光、現像して、ゲート電極形状の第2のレジストパターン43を形成する。

続いて、図18に示すように、第2のレジストパターン43をマスクにしながら反射防止絶縁膜48と導電膜49とをドライエッチングし、MOSトランジスタ形成領域IIにゲート電極49aを形成する。

ゲート電極49aのゲート長はMOSトランジスタの駆動電圧によって異なる。

例えば、低電圧n型MOSトランジスタ形成領域LVNと低電圧p型MOSトランジスタ形成領域LVPでは、トランジスタの高速化を優先してゲート長D1をなるべく短くするのが好ましく、例えばゲート長さD1を0.18μm程度とする。

これに対し、高電圧n型MOSトランジスタ形成領域HVNと高電圧p型MOSトランジスタ形成領域HVPでは、ソース−ドレイン間の耐圧の向上を優先し、ゲート長D2をゲート長D1よりも長くするのが好ましく、例えばゲート長D2を0.7μmとする。

その後、反射防止絶縁膜48と第2のレジストパターン43は除去される。

次に、図19に示すように、各領域LVP、LVNにおけるシリコン基板20にそれぞれp型不純物とn型不純物をイオン注入し、ゲート電極49aの横のシリコン基板20に低電圧用p型LDD(Lightly Doped Drain)領域45と低電圧用n型LDD領域47を形成する。

なお、各領域LVP、LVNへの不純物の打ち分けは不図示のレジストパターンを用いて行われる。

また、このイオン注入の条件は特に限定されないが、低電圧用p型LDD領域45については、例えば、加速エネルギが5keV、ドーズ量が5.0×1014cm-2の条件でボロンをイオン注入する。

また、低電圧用n型LDD領域47については、n型不純物として砒素を使用し、それを加速エネルギが10keV、ドーズ量が5.0×1014cm-2の条件でイオン注入する。

次いで、図20に示すように、高電圧p型MOSトランジスタ形成領域HVPに、各nウェル34、42とは反対の導電型のp型不純物としてボロンをイオン注入し、ゲート電極49aの横のシリコン基板20に高電圧用p型LDD領域52を形成する。

本工程では、このイオン注入をエミッタ形成領域Eに対しても同時に行い、該エミッタ形成領域Eにおけるシリコン基板20に第1のエミッタ用p型不純物拡散領域46を形成する。

このように各領域46、52を同一のイオン注入工程で形成することで、各領域46、52は同一の深さ且つ同一の不純物濃度プロファイルを有することになる。

また、そのイオン注入は、高電圧用p型LDD領域52と第1のエミッタ用p型不純物拡散領域46のそれぞれが低電圧用p型LDD領域45よりも深く形成される条件で行われ、例えば加速エネルギ80keV、ドーズ量4.5×1013cm-2の条件で行われる。

高電圧p型MOSトランジスタ形成領域HVPにおけるゲート長は、低電圧p型MOSトランジスタ形成領域LVPにおけるよりも長いので、このように高電圧用p型LDD領域52を深く形成してもショートチャネル効果が顕著に発生することはない。

よって、高電圧p型MOSトランジスタ形成領域HVPにおいては、ショートチャネル効果の抑制よりも、後で形成されるトランジスタの耐圧向上を優先させ、このように高電圧用p型LDD領域52を深く形成するのが好ましい。

なお、このイオン注入の際、エミッタ形成領域Eと高電圧p型MOSトランジスタ形成領域HVP以外の領域は不図示のレジストパターンで覆われており、これらの領域E、HVP以外の領域のシリコン基板20にボロンがイオン注入されることはない。

続いて、図21に示すように、不図示のレジストパターンをマスクにしながら、高電圧n型MOSトランジスタ形成領域HVNにn型不純物を選択的にイオン注入し、ゲート電極49aの横のシリコン基板20に高電圧用n型LDD領域51を形成する。

そのn型不純物は、例えばリンである。また、イオン注入の条件としては、加速エネルギ40keV、ドーズ量5.0×1014cm-2が採用される。このような条件を採用することにより、高電圧用n型LDD領域51は、低電圧用n型LDD領域47よりも深く形成されることになる。

次に、図22に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板20の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極49aの横に絶縁性サイドウォール54として残す。その絶縁膜は、例えば、CVD法により形成された酸化シリコン膜である。

次いで、シリコン基板20の上に不図示のレジストパターンを形成し、絶縁性サイドウォール54とゲート電極49aとをマスクにしながら、p型不純物としてボロンをシリコン基板20にイオン注入する。

これにより、各領域HVP、LVPのそれぞれに、高電圧用p型ソース/ドレイン領域55と低電圧用p型ソース/ドレイン領域65が、高電圧用p型LDD領域52よりも浅い深さに選択的に形成される。

そのイオン注入の条件は、例えば、加速エネルギが5keV、ドーズ量が2.0×1015cm-2である。

本工程では、このイオン注入をエミッタ形成領域Eとコレクタ領域Cのシリコン基板20に対しても同時に行う。

その結果、エミッタ領域Eにおいては、第2のエミッタ用p型不純物拡散領域56が形成され、各不純物拡散領域46、56を備えたp型エミッタ領域57が形成される。

一方、コレクタ領域Cにはp型コレクタ領域58が形成される。

次いで、図23に示すように、高電圧n型MOSトランジスタ形成領域HVN、低電圧n型MOSトランジスタ形成領域LVN、及びベース形成領域Bのそれぞれにおけるシリコン基板20にn型不純物をイオン注入する。

これにより、各領域HVN、LVNにはそれぞれ高電圧用n型ソース/ドレイン領域61と低電圧用n型ソース/ドレイン領域66が形成され、ベース形成領域Bにはn型ベース領域62が形成される。

なお、そのイオン注入の条件は特に限定されないが、本実施形態ではn型不純物としてリンを加速エネルギ15keV、ドーズ量2.0×1015cm-2の条件でイオン注入する。

続いて、図24に示すように、シリコン基板20の上側全面に高融点金属膜としてスパッタ法によりコバルト膜を形成し、それをアニールしてシリコンと反応させる。これにより、シリコン基板20とゲート電極49aのそれぞれの表層部分に低抵抗化のための高融点金属シリサイド層70としてコバルトシリサイド層が形成される。

その後、素子分離絶縁膜24の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。

以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。

その半導体装置においては、バイポーラトランジスタ形成領域Iにエミッタ領域57、ベース領域62、及びコレクタ領域58を備えたpnpバイポーラトランジスタTRBIPが形成される。

一方、MOSトランジスタ形成領域IIには、高電圧n型MOSトランジスタTRHVN、高電圧p型MOSトランジスタTRHVP、低電圧n型MOSトランジスタTRLVN、低電圧p型MOSトランジスタTRLVPが図示のように形成される。

これらのMOSトランジスタのうち、高電圧n型MOSトランジスタTRHVNは低電圧n型MOSトランジスタTRLVNよりも駆動電圧が高く、高電圧p型MOSトランジスタTRHVPは低電圧p型MOSトランジスタTRLVPよりも駆動電圧が高い。

各トランジスタの使用用途は限定されないが、本実施形態では高電圧トランジスタTRHVN、TRHVPを入出力回路として使用する。一方、低電圧トランジスタTRLVN、TRLVPについては、pnpバイポーラトランジスタTRBIPと共にロジック回路に使用する。

図25は、この半導体装置の平面図であり、先の図24は図25のB−B線に沿う断面図である。

図25に示されるように、p型エミッタ領域57とn型ベース領域62は矩形状の平面形状を有し、これらの領域57、62を囲むようにしてp型コレクタ領域58が形成される。

このような半導体装置の製造方法によれば、図20に示したように、低電圧用p型LDD領域45よりも深い高電圧用p型LDD領域52を形成するイオン注入において、第1のエミッタ用p型不純物拡散領域46を形成した。

図26は、エミッタ形成領域Eの拡大断面図である。

上記のように第1のエミッタ用p型不純物拡散領域46を深く形成したので、該p型不純物拡散領域46とnウェル42とのpn接合80を、高融点金属シリサイド層70の表面から十分な深さXjに形成することができる。

よって、高融点金属シリサイド層70が素子分離溝20aの側面のシリコン基板20を侵食して形成されていても、pn接合80と高融点金属シリサイド層70との間隔Lが十分に広くなる。

その結果、エミッタ領域57とnウェル42との間の接合リーク電流Jを低減できるようになり、接合リーク電流Jが原因で図7のように電圧(Vbe)−電流(Ie)特性が線形から外れるのを防止でき、設計に近い特性の半導体装置を提供することができる。

特に、電圧(Vbe)−電流(Ie)特性の設計値からの乖離は、100nA以下の低エミッタ電流且つ−20℃以下の低温において顕在化するようになるので、本実施形態ではそのような低エミッタ電流且つ低温での半導体装置の動作を保証できるようになる。

また、エミッタ領域57はエミッタ電流Ieの供給源であるから、エミッタ領域57とnウェル42との間の接合リーク電流Jはエミッタ電流Ieに大きな影響を与える。よって、ベース領域62やコレクタ領域58の接合深さを深くするのと比較して、エミッタ領域57の接合の深さXjを上記のように深くすることは、電圧(Vbe)−電流(Ie)特性を線形に維持するうえで特に有効である。

しかも、本実施形態では、図20のように高電圧用p型LDD領域52の形成工程を利用して第1のエミッタ用p型不純物形成領域46を深く形成するので、該p型不純物形成領域46を深く形成するためだけの余計なイオン注入工程を追加する必要がない。

なお、図20に示したように、第1のエミッタ用p型不純物形成領域46と同時に形成される高電圧用p型LDD領域52は、領域LNPにおけるよりもゲート長の長い領域HVPに形成されるものである。したがって、第1のエミッタ用p型不純物形成領域46を上記のように深く形成しても、領域HVPでショートチャネル効果が顕著に発生することはない。

その結果、本実施形態では、MOSトランジスタのショートチャネル効果の抑制と、バイポーラトランジスタのリーク電流の抑制とを両立することができ、これらのトランジスタを混載した半導体装置の信頼性を向上させることが可能となる。

以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。

例えば、上記ではバイポーラトランジスタTRBIPが備える不純物拡散領域のうち第1のエミッタ用p型不純物拡散領域46を深く形成したが、ベース領域62やコレクタ領域58を深く形成するようにしてもよい。その場合、これらの領域62、58と同時に形成される高電圧MOSトランジスタTRHVN、TRHVPの深い不純物拡散領域としては高電圧用LDD領域51、55がある。

更に、高電圧MOSトランジスタTRHVP、TRHVNのソース/ドレイン領域52、61を低電圧MOSトランジスタTRLVP、TRLVNのソース/ドレイン領域65、66よりも深く形成してもよい。そして、これらのソース/ドレイン領域65、66の形成と同時に、バイポーラトランジスタTRBIPのエミッタ領域57、ベース領域62、及びコレクタ領域58を深く形成するようにしてもよい。

以上説明した各実施形態に関し、更に以下の付記を開示する。

(付記1) 半導体基板に、第1〜第3の素子形成領域を画定する素子分離絶縁膜を形成する工程と、
前記第1の素子形成領域における前記半導体基板に第1のMOSトランジスタ用の第1の不純物拡散領域を形成する工程と、
前記第2の素子形成領域における前記半導体基板に、第2のMOSトランジスタ用の第2の不純物拡散領域を前記第1の不純物拡散領域よりも深く形成するのと同時に、前記第3の素子形成領域における前記半導体基板にバイポーラトランジスタ用の第3の不純物拡散領域を形成する工程と、
前記第1〜第3の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

(付記2) 前記第1の不純物拡散領域は、前記第1のMOSトランジスタのソース/ドレイン領域又はLDD領域であり、
前記第2の不純物拡散領域は、前記第2のMOSトランジスタのソース/ドレイン領域又はLDD領域であることを特徴とする付記1に記載の半導体装置の製造方法。

(付記3) 前記第3の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。

(付記4) 前記素子分離絶縁膜を形成する工程は、前記半導体基板に素子分離溝を形成し、該素子分離溝内に前記素子分離絶縁膜を埋め込むことにより行われることを特徴とする付記1〜3のいずれかに記載の半導体装置の製造方法。

(付記5) 前記第2のMOSトランジスタのゲート長を前記第1のMOSトランジスタのゲート長よりも長くすることを特徴とする付記1〜4のいずれかに記載の半導体装置の製造方法。

(付記6) 前記第3の素子形成領域にウェルを形成する工程を更に有し、
前記第2の不純物拡散領域と前記第3の不純物拡散領域とを同時に形成する工程において、前記ウェルとは反対の導電型の不純物を前記第2の素子形成領域と前記第3の素子形成領域のそれぞれにおける前記半導体基板にイオン注入し、前記前記第2の不純物拡散領域と前記第3の不純物拡散領域とを形成することを特徴とする付記1〜5のいずれかに記載の半導体装置の製造方法。

(付記7) 前記第1〜第3の不純物拡散領域は同じ導電型であることを特徴とする付記1〜6のいずれかに記載の半導体装置の製造方法。

(付記8) 素子分離絶縁膜により第1〜第3の素子形成領域が画定された半導体基板と、
前記第1の素子形成領域における前記半導体基板に形成され、第1の不純物拡散領域を備えた第1のMOSトランジスタと、
前記第2の素子形成領域における前記半導体基板に形成され、前記第1の不純物拡散領域よりも深い第2の不純物拡散領域を備えた第2のMOSトランジスタと、
前記第3の素子形成領域における前記半導体基板に形成され、前記第2の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの第3の不純物拡散領域を備えたバイポーラトランジスタと、
前記第1〜第3の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層と、
を有することを特徴とする半導体装置。

(付記9) 前記第1の不純物拡散領域は、前記第1のMOSトランジスタのソース/ドレイン領域又はLDD領域であり、
前記第2の不純物拡散領域は、前記第2のMOSトランジスタのソース/ドレイン領域又はLDD領域であることを特徴とする付記8に記載の半導体装置。

(付記10) 前記第3の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする付記8又は付記9に記載の半導体装置。

(付記11) 前記第2のMOSトランジスタのゲート長は、前記第1のMOSトランジスタのゲート長よりも長いことを特徴とする付記8〜10のいずれかに記載の半導体装置。

1、20…シリコン基板、1a、20a…素子分離溝、2…素子分離絶縁膜、3…第2のnウェル、4…pウェル、5…第1のnウェル、6…ゲート電極、8…ゲート絶縁膜、10…p型ソース/ドレイン領域、11…p型エミッタ領域、12…n型ベース領域、13…p型コレクタ領域、15…高融点金属シリサイド層、19…pn接合、21…初期熱酸化膜、22…窒化シリコン膜、23…第1のレジストパターン、23a…窓、24…素子分離絶縁膜、27…犠牲絶縁膜、31、32…第1及び第2のpウェル、33…p型素子分離領域、34…第1のnウェル、41…第3のpウェル、42…第2のnウェル、43…第2のレジストパターン、44…ゲート絶縁膜、45…低電圧用p型LDD領域、46…第1のエミッタ用p型不純物拡散領域、47…低電圧用n型LDD領域、48…反射防止膜、49…導電膜、51…高電圧用n型LDD領域、52…高電圧用p型LDD領域、54…絶縁性サイドウォール、55…高電圧用p型ソース/ドレイン領域、56…第2のエミッタ用p型不純物拡散領域、57…p型エミッタ領域、58…p型コレクタ領域、61…高電圧用n型ソース/ドレイン領域、62…n型ベース領域、65…低電圧用p型ソース/ドレイン領域、66…低電圧用n型ソース/ドレイン領域、70…高融点金属シリサイド層、80…pn接合、TR1…pnpバイポーラトランジスタ、TR2…MOSトランジスタ、TRBIP…pnpバイポーラトランジスタ、TRHVN…高電圧n型MOSトランジスタ、TRHVP…高電圧p型MOSトランジスタ、TRLVN…低電圧n型MOSトランジスタ、TRLVP…低電圧p型MOSトランジスタ。

Claims (5)

  1. 半導体基板に、第1〜第3の素子形成領域を画定する素子分離絶縁膜を形成する工程と、
    前記第1の素子形成領域における前記半導体基板に第1のMOS(Metal Oxide Semiconductor)トランジスタ用の第1の導電型の第1の不純物拡散領域を形成する工程と、
    前記第2の素子形成領域における前記半導体基板に、第2のMOSトランジスタ用の前記第1の導電型のLDD(Lightly Doped Drain)領域である第2の不純物拡散領域を前記第1の不純物拡散領域よりも深く形成するのと同時に、前記第3の素子形成領域における前記半導体基板にバイポーラトランジスタ用の前記第1の導電型の第3の不純物拡散領域を形成する工程と、
    前記第2の素子形成領域における前記半導体基板に、前記第2のMOSトランジスタ用の前記第1の導電型を有するソース/ドレイン領域を形成する工程と、
    前記第1〜第3の不純物拡散領域における前記半導体基板の表層に高融点金属シリサイド層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第1の不純物拡散領域は、前記第1のMOSトランジスタのLDD(Lightly Doped Drain)領域であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第3の不純物拡散領域は、前記バイポーラトランジスタのエミッタ領域であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
  4. 前記第2のMOSトランジスタのゲート長を前記第1のMOSトランジスタのゲート長よりも長くすることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
  5. 素子分離絶縁膜により第1〜第3の素子形成領域が画定された半導体基板と、
    前記第1の素子形成領域における前記半導体基板に形成され、第1の導電型の第1の不純物拡散領域を備えた第1のMOSトランジスタと、
    前記第2の素子形成領域における前記半導体基板に形成され、前記第1の不純物拡散領域よりも深い前記第1の導電型のLDD(Lightly Doped Drain)領域である第2の不純物拡散領域と、前記第1の導電型を有するソース/ドレイン領域とを備えた第2のMOSトランジスタと、
    前記第3の素子形成領域における前記半導体基板に形成され、前記第2の不純物拡散領域と同一の深さ且つ同一の不純物濃度プロファイルの前記第1の導電型の第3の不純物拡散領域を備えたバイポーラトランジスタと、
    前記第1〜第3の不純物形成領域における前記半導体基板の表層に形成された高融点金属シリサイド層と、
    を有することを特徴とする半導体装置。
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