JPH07183393A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183393A JPH07183393A JP5347354A JP34735493A JPH07183393A JP H07183393 A JPH07183393 A JP H07183393A JP 5347354 A JP5347354 A JP 5347354A JP 34735493 A JP34735493 A JP 34735493A JP H07183393 A JPH07183393 A JP H07183393A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【目的】 少ないマスク枚数と少ないイオン注入回数に
より、レトログレードのトリプルウェル構造の半導体装
置を製造しうるようにする。 【構成】 ｐ型シリコン基板１０１上に、フィールド酸
化膜１０２、シリコン酸化膜１０３を形成し、その上に
多結晶シリコンからなるマスク材１０４とこれと同一パ
ターンのフォトレジスト膜（図示なし）を形成する。こ
のマスク積層体をマスクとしてボロンを２回にわけてイ
オン注入して第１、第２イオン注入層１０６、１０７を
形成する。マスク材１０４上のフォトレジスト膜を除去
し、選択的にフォトレジスト膜１１０を形成し、リンを
２回にわけてイオン注入して、第３、第４イオン注入層
１０８、１０９を形成する［（ａ）図］。フォトレジス
ト膜１１０、マスク材１０４を除去し、熱処理を行っ
て、ｐウェル層１１１、ｎウェル層１１２、埋め込みｎ
ウェル層１１３を形成する［（ｂ）図］。
より、レトログレードのトリプルウェル構造の半導体装
置を製造しうるようにする。 【構成】 ｐ型シリコン基板１０１上に、フィールド酸
化膜１０２、シリコン酸化膜１０３を形成し、その上に
多結晶シリコンからなるマスク材１０４とこれと同一パ
ターンのフォトレジスト膜（図示なし）を形成する。こ
のマスク積層体をマスクとしてボロンを２回にわけてイ
オン注入して第１、第２イオン注入層１０６、１０７を
形成する。マスク材１０４上のフォトレジスト膜を除去
し、選択的にフォトレジスト膜１１０を形成し、リンを
２回にわけてイオン注入して、第３、第４イオン注入層
１０８、１０９を形成する［（ａ）図］。フォトレジス
ト膜１１０、マスク材１０４を除去し、熱処理を行っ
て、ｐウェル層１１１、ｎウェル層１１２、埋め込みｎ
ウェル層１１３を形成する［（ｂ）図］。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、レトログレード分布のトリプルウェル構
造をもつ半導体装置の製造方法に関する。
に関し、特に、レトログレード分布のトリプルウェル構
造をもつ半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ型半導体装置では、少なくとも
一方の型のトランジスタはｐウェル層あるいはｎウェル
層内に形成されるが、シングルウェル構造の半導体装置
では、ウェル層の不純物濃度が高くなり、動作速度が低
下する欠点があるため、高速用の回路では、低不純物濃
度基板にｐおよびｎウェル層を形成するツインウェル構
造を採用し、両ウェル層の不純物濃度を最適化すること
が行われる。
一方の型のトランジスタはｐウェル層あるいはｎウェル
層内に形成されるが、シングルウェル構造の半導体装置
では、ウェル層の不純物濃度が高くなり、動作速度が低
下する欠点があるため、高速用の回路では、低不純物濃
度基板にｐおよびｎウェル層を形成するツインウェル構
造を採用し、両ウェル層の不純物濃度を最適化すること
が行われる。
【０００３】而して、ＣＭＯＳ型半導体装置には、その
構造に由来して存在する寄生サイリスタがターンオンす
るラッチアップ現象があり、これにより過大な電流が流
れ、特性の劣化あるいは場合によっては破損をまねくこ
とがある。このラッチアップに対する耐性を高めるため
の手段として、ウェル層の深部の不純物濃度を高くした
いわゆるレトログレードウェル構造を採用することが行
われている。また、特に、ＤＲＡＭ等の半導体記憶装置
ではメモリセルのソフトエラー耐性を高めるために、メ
モリセルの基板電位を半導体基板の電位とは独立にコン
トロールできるようにすることがあり、その場合にはメ
モリセルの形成されるｐウェルを埋め込みｎウェル層内
に形成することになるため、半導体装置はトリプルウェ
ル構造もつことになる。
構造に由来して存在する寄生サイリスタがターンオンす
るラッチアップ現象があり、これにより過大な電流が流
れ、特性の劣化あるいは場合によっては破損をまねくこ
とがある。このラッチアップに対する耐性を高めるため
の手段として、ウェル層の深部の不純物濃度を高くした
いわゆるレトログレードウェル構造を採用することが行
われている。また、特に、ＤＲＡＭ等の半導体記憶装置
ではメモリセルのソフトエラー耐性を高めるために、メ
モリセルの基板電位を半導体基板の電位とは独立にコン
トロールできるようにすることがあり、その場合にはメ
モリセルの形成されるｐウェルを埋め込みｎウェル層内
に形成することになるため、半導体装置はトリプルウェ
ル構造もつことになる。
【０００４】この種半導体装置の従来の製造方法を、図
面を参照して説明する。図５（ａ）、（ｂ）、図６
（ａ）、（ｂ）は、レトログレード分布を持つトリプル
ウェル構造の半導体装置の従来の製造方法を工程順に示
した断面図である。まず、ｐ型シリコン基板２０１の一
主表面上に、ＬＯＣＯＳ法により、厚さ４００ｎｍのフ
ィールド酸化膜２０２を形成し、フィールド酸化膜２０
２が形成されていない領域に、熱酸化法により膜厚５０
ｎｍのシリコン酸化膜２０３を形成する。次に、フォト
リソグラフィ技術により、後に埋め込みｎウェル層の形
成される領域上に開口をを有するフォトレジスト膜２０
４の設け、そのフォトレジスト膜２０４をマスクとし
て、例えば注入エネルギー２ＭｅＶで１×１０13ｃｍ-2
のリンを注入し、埋め込み用イオン注入層２０５を形成
する［図５（ａ）］。
面を参照して説明する。図５（ａ）、（ｂ）、図６
（ａ）、（ｂ）は、レトログレード分布を持つトリプル
ウェル構造の半導体装置の従来の製造方法を工程順に示
した断面図である。まず、ｐ型シリコン基板２０１の一
主表面上に、ＬＯＣＯＳ法により、厚さ４００ｎｍのフ
ィールド酸化膜２０２を形成し、フィールド酸化膜２０
２が形成されていない領域に、熱酸化法により膜厚５０
ｎｍのシリコン酸化膜２０３を形成する。次に、フォト
リソグラフィ技術により、後に埋め込みｎウェル層の形
成される領域上に開口をを有するフォトレジスト膜２０
４の設け、そのフォトレジスト膜２０４をマスクとし
て、例えば注入エネルギー２ＭｅＶで１×１０13ｃｍ-2
のリンを注入し、埋め込み用イオン注入層２０５を形成
する［図５（ａ）］。
【０００５】次に、フォトレジスト膜２０４を除去し、
新たにフォトリソグラフィ技術により、ｐウェル層形成
領域上に開口を有するフォトレジスト膜２０６を形成す
る。フォトレジスト膜２０６をマスクとして、例えばボ
ロンをエネルギー１４０ｋｅＶで４×１０12ｃｍ-2注入
して第１イオン注入層２０７を形成し、続いて例えばボ
ロンをエネルギー４００ｋｅＶで２×１０13ｃｍ-2注入
して第２イオン注入層２０８を形成する［図５
（ｂ）］。ここで、第１イオン注入層２０７は、ｐウェ
ル領域内のフィールド酸化膜下でチャネルストッパとな
る層であり、第２イオン注入層２０８は、ｐウェル層の
主体を形成するための層である。
新たにフォトリソグラフィ技術により、ｐウェル層形成
領域上に開口を有するフォトレジスト膜２０６を形成す
る。フォトレジスト膜２０６をマスクとして、例えばボ
ロンをエネルギー１４０ｋｅＶで４×１０12ｃｍ-2注入
して第１イオン注入層２０７を形成し、続いて例えばボ
ロンをエネルギー４００ｋｅＶで２×１０13ｃｍ-2注入
して第２イオン注入層２０８を形成する［図５
（ｂ）］。ここで、第１イオン注入層２０７は、ｐウェ
ル領域内のフィールド酸化膜下でチャネルストッパとな
る層であり、第２イオン注入層２０８は、ｐウェル層の
主体を形成するための層である。
【０００６】続いて、フォトレジスト膜２０６を除去
し、再度新たにフォトリソグラフィ技術により、ｐウェ
ル層形成領域上を覆うフォトレジスト膜２０９を形成
し、このフォトレジスト膜２０９をマスクとして、例え
ばリンをエネルギー４００ｋｅＶで４×１０12ｃｍ-2注
入して第３のイオン注入層２１０を形成し、続いて、例
えばリンをエネルギー１ＭｅＶで２×１０13ｃｍ-2注入
して第４のイオン注入層２１１を形成する［図６
（ａ）］。ここで、第３のイオン注入層２１０は、フィ
ールド酸化膜下のｎウェル層内にチャネルストッパを形
成するためのイオン注入層であり、第４のイオン注入層
２１１は、ｎウェル層の主体を形成するためのイオン注
入層である。
し、再度新たにフォトリソグラフィ技術により、ｐウェ
ル層形成領域上を覆うフォトレジスト膜２０９を形成
し、このフォトレジスト膜２０９をマスクとして、例え
ばリンをエネルギー４００ｋｅＶで４×１０12ｃｍ-2注
入して第３のイオン注入層２１０を形成し、続いて、例
えばリンをエネルギー１ＭｅＶで２×１０13ｃｍ-2注入
して第４のイオン注入層２１１を形成する［図６
（ａ）］。ここで、第３のイオン注入層２１０は、フィ
ールド酸化膜下のｎウェル層内にチャネルストッパを形
成するためのイオン注入層であり、第４のイオン注入層
２１１は、ｎウェル層の主体を形成するためのイオン注
入層である。
【０００７】次に、フォトレジスト膜２０９を除去し、
例えば１０００℃で３０分間の熱処理を行い、前述した
埋め込み用イオン注入層２０５、第１イオン注入層２０
７、第２イオン注入層２０８、第３イオン注入層２１
０、および第４イオン注入層２１１に注入された不純物
を活性化し、レトログレード構造のｐウェル層２１２、
ｎウェル層２１３および埋め込みｎウェル層２１４を形
成する［図６（ｂ）］。
例えば１０００℃で３０分間の熱処理を行い、前述した
埋め込み用イオン注入層２０５、第１イオン注入層２０
７、第２イオン注入層２０８、第３イオン注入層２１
０、および第４イオン注入層２１１に注入された不純物
を活性化し、レトログレード構造のｐウェル層２１２、
ｎウェル層２１３および埋め込みｎウェル層２１４を形
成する［図６（ｂ）］。
【０００８】
【発明が解決しようとする課題】上述した従来のレトロ
グレード分布を持つトリプルウェルの形成方法では、フ
ォトリソグラフィのマスクとして、１．埋め込みｎウェ
ル層２１４形成用、２．ｐウェル層２１２形成用、およ
び３．ｎウェル層２１３形成用の３種類のマスクが必要
となり、また、埋め込み用イオン注入層２０５の形
成、第１のイオン注入層２０７の形成、第２のイオ
ン注入層２０８の形成、第３のイオン注入層２１０の
形成、第４のイオン注入層２１１の形成、の５回のイ
オン注入が必要となる。すなわち、従来例の製造方法で
は、トリプルウェル構造とすることにより、マスク数が
増加し工程が複雑化するという問題点があった。
グレード分布を持つトリプルウェルの形成方法では、フ
ォトリソグラフィのマスクとして、１．埋め込みｎウェ
ル層２１４形成用、２．ｐウェル層２１２形成用、およ
び３．ｎウェル層２１３形成用の３種類のマスクが必要
となり、また、埋め込み用イオン注入層２０５の形
成、第１のイオン注入層２０７の形成、第２のイオ
ン注入層２０８の形成、第３のイオン注入層２１０の
形成、第４のイオン注入層２１１の形成、の５回のイ
オン注入が必要となる。すなわち、従来例の製造方法で
は、トリプルウェル構造とすることにより、マスク数が
増加し工程が複雑化するという問題点があった。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板（１０１）の一主面上
に素子分離領域（１０２）を形成して能動領域間を分離
する工程と、第１の能動領域上を第１のマスク材（１０
４）およびその上に形成された第２のマスク材（１０
５）からなるマスク積層体によって覆う工程と、前記マ
スク積層体をマスクとして第２の能動領域に第１導電型
不純物を導入する（１０６、１０７）工程と、前記第２
のマスク材（１０５）を除去し、第１および第２の能動
領域に第２導電型不純物を導入する（１０８、１０９）
工程と、を含むことを特徴とする半導体装置の製造方法
が提供される。
め、本発明によれば、半導体基板（１０１）の一主面上
に素子分離領域（１０２）を形成して能動領域間を分離
する工程と、第１の能動領域上を第１のマスク材（１０
４）およびその上に形成された第２のマスク材（１０
５）からなるマスク積層体によって覆う工程と、前記マ
スク積層体をマスクとして第２の能動領域に第１導電型
不純物を導入する（１０６、１０７）工程と、前記第２
のマスク材（１０５）を除去し、第１および第２の能動
領域に第２導電型不純物を導入する（１０８、１０９）
工程と、を含むことを特徴とする半導体装置の製造方法
が提供される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）、図２（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を工程順に
示した工程断面図である。まず、ｐ型シリコン基板１０
１の一主表面上に、ＬＯＣＯＳ法により、厚さ４００ｎ
ｍのフィールド酸化膜１０２を形成し、フィールド酸化
膜１０２の形成されていない領域に、熱酸化法により、
膜厚５０ｎｍのシリコン酸化膜１０３を形成した［図１
（ａ）］。
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）、図２（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を工程順に
示した工程断面図である。まず、ｐ型シリコン基板１０
１の一主表面上に、ＬＯＣＯＳ法により、厚さ４００ｎ
ｍのフィールド酸化膜１０２を形成し、フィールド酸化
膜１０２の形成されていない領域に、熱酸化法により、
膜厚５０ｎｍのシリコン酸化膜１０３を形成した［図１
（ａ）］。
【００１１】次に、マスク材１０４としてＬＰＣＶＤ
（低圧化学的気相成長）法により、膜厚８００ｎｍの多
結晶シリコンを成長させ、その上に膜厚３μｍのフォト
レジスト膜１０５を塗布し、ｐウェル層形成予定領域上
を開口した後、フォトレジスト膜１０５をマスクとし
て、反応性イオンエッチングにより、多結晶シリコンを
パターニングしマスク材１０４にフォトレジスト膜と同
一形状の開口を設けた。続いて、多結晶シリコン（マス
ク材１０４）およびフォトレジスト膜１０５の積層体を
マスクとして、ボロンをエネルギー１４０ｋｅＶで４×
１０12ｃｍ-2注入して第１イオン注入層１０６を形成
し、さらにボロンをエネルギー４００ｋｅＶで５×１０
13ｃｍ-2注入して第２イオン注入層１０７を形成した
［図１（ｂ）］。ここで、第１イオン注入層１０６は、
フィールド酸化膜１０２下のｐウェル層にチャネルスト
ッパを形成するための、また能動領域でのｐウェル層内
にトランジスタのソース・ドレイン間パンチスルー防止
層を形成するためのイオン注入層であり、第２イオン注
入層１０７は、ｐウェル層の主体を形成するためのイオ
ン注入層である。
（低圧化学的気相成長）法により、膜厚８００ｎｍの多
結晶シリコンを成長させ、その上に膜厚３μｍのフォト
レジスト膜１０５を塗布し、ｐウェル層形成予定領域上
を開口した後、フォトレジスト膜１０５をマスクとし
て、反応性イオンエッチングにより、多結晶シリコンを
パターニングしマスク材１０４にフォトレジスト膜と同
一形状の開口を設けた。続いて、多結晶シリコン（マス
ク材１０４）およびフォトレジスト膜１０５の積層体を
マスクとして、ボロンをエネルギー１４０ｋｅＶで４×
１０12ｃｍ-2注入して第１イオン注入層１０６を形成
し、さらにボロンをエネルギー４００ｋｅＶで５×１０
13ｃｍ-2注入して第２イオン注入層１０７を形成した
［図１（ｂ）］。ここで、第１イオン注入層１０６は、
フィールド酸化膜１０２下のｐウェル層にチャネルスト
ッパを形成するための、また能動領域でのｐウェル層内
にトランジスタのソース・ドレイン間パンチスルー防止
層を形成するためのイオン注入層であり、第２イオン注
入層１０７は、ｐウェル層の主体を形成するためのイオ
ン注入層である。
【００１２】次に、フォトレジスト膜１０５を除去し、
マスク材１０４である多結晶シリコンを残存させたま
ま、新たに膜厚４μｍのフォトレジスト膜１１０を塗布
し、後にｎウェル層１１２および埋め込みｎウェル層１
１３が形成される領域上を開口した。次いで、リンをエ
ネルギー１．２ＭｅＶで５×１０12ｃｍ-2注入して第３
イオン注入層１０８を形成し、続いて、リンを２ＭｅＶ
で３×１０13ｃｍ-2注入して第４イオン注入層１０９を
形成した［図２（ａ）］。このとき、フォトレジスト膜
１１０が残存する領域では、リンはｐ型シリコン基板１
０１表面に到達しない。また、マスク材１０４である多
結晶シリコンが残存するフィールド酸化膜下の領域で
は、第３イオン注入層１０８の濃度ピークがフィールド
酸化膜１０２の直下に、第４イオン注入層１０９の濃度
ピークがｐ型シリコン基板１０１の上表面から約０．９
μｍの深さにあり、さらにフォトレジスト膜１１０およ
びマスク材１０４の双方が開口された領域では、第３イ
オン注入層１０８および第４イオン注入層１０９の濃度
ピークが、ｐ型シリコン基板１０１の上表面からそれぞ
れ約１．２μｍ、約１．８μｍの深さのところとなる。
マスク材１０４である多結晶シリコンを残存させたま
ま、新たに膜厚４μｍのフォトレジスト膜１１０を塗布
し、後にｎウェル層１１２および埋め込みｎウェル層１
１３が形成される領域上を開口した。次いで、リンをエ
ネルギー１．２ＭｅＶで５×１０12ｃｍ-2注入して第３
イオン注入層１０８を形成し、続いて、リンを２ＭｅＶ
で３×１０13ｃｍ-2注入して第４イオン注入層１０９を
形成した［図２（ａ）］。このとき、フォトレジスト膜
１１０が残存する領域では、リンはｐ型シリコン基板１
０１表面に到達しない。また、マスク材１０４である多
結晶シリコンが残存するフィールド酸化膜下の領域で
は、第３イオン注入層１０８の濃度ピークがフィールド
酸化膜１０２の直下に、第４イオン注入層１０９の濃度
ピークがｐ型シリコン基板１０１の上表面から約０．９
μｍの深さにあり、さらにフォトレジスト膜１１０およ
びマスク材１０４の双方が開口された領域では、第３イ
オン注入層１０８および第４イオン注入層１０９の濃度
ピークが、ｐ型シリコン基板１０１の上表面からそれぞ
れ約１．２μｍ、約１．８μｍの深さのところとなる。
【００１３】次に、フォトレジスト膜１１０を除去し、
マスク材１０４である多結晶シリコンを除去した後、９
５０℃で３０分間の熱処理を行い、注入された不純物を
電気的に活性化させ、レトログレード分布のｐウェル層
１１１、ｎウェル層１１２および埋め込みｎウェル層１
１３を形成した［図２（ｂ）］。
マスク材１０４である多結晶シリコンを除去した後、９
５０℃で３０分間の熱処理を行い、注入された不純物を
電気的に活性化させ、レトログレード分布のｐウェル層
１１１、ｎウェル層１１２および埋め込みｎウェル層１
１３を形成した［図２（ｂ）］。
【００１４】第３イオン注入層１０８は、フィールド酸
化膜１０２下の領域ではこのフィールド酸化膜直下に濃
度ピークを持つチャネルストッパとなり、マスク材１０
４の形成されていた能動領域ではトランジスタのソース
・ドレイン間のパンチスルー防止層となる。また、マス
ク材１０４の形成されていたフィールド酸化膜１０２下
の領域で深さ約０．９μｍの位置に濃度ピークを持つ第
４イオン注入層１０９は、マスク材１０４の形成された
能動領域においてｎウェル層１１２の主体となる。ま
た、マスク材１０４およびフォトレジスト膜１１０の双
方が開口されていた能動領域では、濃度ピーク位置が１
μｍより深い位置にある第３イオン注入層１０８および
第４イオン注入層１０９が、埋め込みｎウェル層１１３
となる。
化膜１０２下の領域ではこのフィールド酸化膜直下に濃
度ピークを持つチャネルストッパとなり、マスク材１０
４の形成されていた能動領域ではトランジスタのソース
・ドレイン間のパンチスルー防止層となる。また、マス
ク材１０４の形成されていたフィールド酸化膜１０２下
の領域で深さ約０．９μｍの位置に濃度ピークを持つ第
４イオン注入層１０９は、マスク材１０４の形成された
能動領域においてｎウェル層１１２の主体となる。ま
た、マスク材１０４およびフォトレジスト膜１１０の双
方が開口されていた能動領域では、濃度ピーク位置が１
μｍより深い位置にある第３イオン注入層１０８および
第４イオン注入層１０９が、埋め込みｎウェル層１１３
となる。
【００１５】以上のように、本実施例によれば、２回の
フォトリソグラフィ工程、４回のイオン注入工程によ
り、レトログレード分布をもつトリプルウェル構造の半
導体装置を製造することができるので、必要マスク枚数
の削減および工数の短縮に効果がある。
フォトリソグラフィ工程、４回のイオン注入工程によ
り、レトログレード分布をもつトリプルウェル構造の半
導体装置を製造することができるので、必要マスク枚数
の削減および工数の短縮に効果がある。
【００１６】［第２の実施例］図３（ａ）、（ｂ）、図
４（ａ）、（ｂ）は、本発明の第２の実施例の製造方法
を工程順に示した工程断面図である。まず、ｐ型シリコ
ン基板１０１の一主表面上に、ＬＯＣＯＳ法により、厚
さ４００ｎｍのフィールド酸化膜１０２を形成し、フィ
ールド酸化膜１０２の形成されていない領域に、熱酸化
法により、膜厚５０ｎｍのシリコン酸化膜１０３を形成
した後、図３（ａ）に示すように、エネルギー３０ｋｅ
Ｖで所定量のボロンをイオン注入した（第１回低エネル
ギーボロン注入）。
４（ａ）、（ｂ）は、本発明の第２の実施例の製造方法
を工程順に示した工程断面図である。まず、ｐ型シリコ
ン基板１０１の一主表面上に、ＬＯＣＯＳ法により、厚
さ４００ｎｍのフィールド酸化膜１０２を形成し、フィ
ールド酸化膜１０２の形成されていない領域に、熱酸化
法により、膜厚５０ｎｍのシリコン酸化膜１０３を形成
した後、図３（ａ）に示すように、エネルギー３０ｋｅ
Ｖで所定量のボロンをイオン注入した（第１回低エネル
ギーボロン注入）。
【００１７】次に、マスク材１０４としてＬＰＣＶＤ法
により、膜厚８００ｎｍの多結晶シリコンを成長させ、
その上に膜厚３μｍのフォトレジスト膜１０５を塗布
し、ｐウェル層形成領域上を開口した後、フォトレジス
ト膜１０５をマスクとして、反応性イオンエッチングに
より、多結晶シリコンをパターニングしてマスク材１０
４にフォトレジスト膜と同一形状の開口を設けた。続い
て、マスク材１０４およびフォトレジスト膜１０５の積
層体をマスクとして、ボロンをエネルギー１４０ｋｅＶ
で４×１０12ｃｍ-2注入して第１イオン注入層１０６を
形成し、さらにボロンをエネルギー４００ｋｅＶで５×
１０13ｃｍ-2注入して第２イオン注入層１０７を形成し
た。次に、図３（ｂ）に示すように、エネルギー３０ｋ
ｅＶで所定量のボロンをイオン注入した（第２回低エネ
ルギーボロン注入）。
により、膜厚８００ｎｍの多結晶シリコンを成長させ、
その上に膜厚３μｍのフォトレジスト膜１０５を塗布
し、ｐウェル層形成領域上を開口した後、フォトレジス
ト膜１０５をマスクとして、反応性イオンエッチングに
より、多結晶シリコンをパターニングしてマスク材１０
４にフォトレジスト膜と同一形状の開口を設けた。続い
て、マスク材１０４およびフォトレジスト膜１０５の積
層体をマスクとして、ボロンをエネルギー１４０ｋｅＶ
で４×１０12ｃｍ-2注入して第１イオン注入層１０６を
形成し、さらにボロンをエネルギー４００ｋｅＶで５×
１０13ｃｍ-2注入して第２イオン注入層１０７を形成し
た。次に、図３（ｂ）に示すように、エネルギー３０ｋ
ｅＶで所定量のボロンをイオン注入した（第２回低エネ
ルギーボロン注入）。
【００１８】次に、フォトレジスト膜１０５を除去し、
マスク材１０４を残存させたまま、新たに膜厚４μｍの
フォトレジスト膜１１０を塗布し、後にｎウェル層およ
び埋め込みｎウェル層を形成する領域上を開口した。こ
こで、リンをエネルギー１．２ＭｅＶで５×１０12ｃｍ
-2注入して第３イオン注入層１０８を形成し、続いて、
リンを２ＭｅＶで３×１０13ｃｍ-2注入して第４イオン
注入層１０９を形成した。次に、図４（ａ）に示すよう
に、エネルギー３０ｋｅＶで所定量のボロンをイオン注
入した（第３回低エネルギーボロン注入）。
マスク材１０４を残存させたまま、新たに膜厚４μｍの
フォトレジスト膜１１０を塗布し、後にｎウェル層およ
び埋め込みｎウェル層を形成する領域上を開口した。こ
こで、リンをエネルギー１．２ＭｅＶで５×１０12ｃｍ
-2注入して第３イオン注入層１０８を形成し、続いて、
リンを２ＭｅＶで３×１０13ｃｍ-2注入して第４イオン
注入層１０９を形成した。次に、図４（ａ）に示すよう
に、エネルギー３０ｋｅＶで所定量のボロンをイオン注
入した（第３回低エネルギーボロン注入）。
【００１９】次に、フォトレジスト膜１１０を除去し、
マスク材１０４である多結晶シリコンを除去した後、９
５０℃で３０分間の熱処理を行い、注入された不純物を
電気的に活性化させ、ｐウェル層１１１、ｎウェル層１
１２および埋め込みｎウェル層１１３を形成した。次
に、シリコン酸化膜１０３を除去し、周知の技術手段を
用いて、ゲート酸化膜１１４、ゲート電極１１５、ｎ+
型拡散層１１６およびｐ+ 型拡散層１１７を形成した
［図４（ｂ）］。
マスク材１０４である多結晶シリコンを除去した後、９
５０℃で３０分間の熱処理を行い、注入された不純物を
電気的に活性化させ、ｐウェル層１１１、ｎウェル層１
１２および埋め込みｎウェル層１１３を形成した。次
に、シリコン酸化膜１０３を除去し、周知の技術手段を
用いて、ゲート酸化膜１１４、ゲート電極１１５、ｎ+
型拡散層１１６およびｐ+ 型拡散層１１７を形成した
［図４（ｂ）］。
【００２０】この第２の実施例では、第１の実施例の効
果に加えて、同一のマスクを使用して、ｐウェル層１１
１内に形成する表面チャネル型のｎチャネルトランジス
タと、ｎウェル層１１２内に形成する埋め込みチャネル
型のｐチャネルトランジスタのしきい値電圧（Ｖth）の
制御も同時に行えるという利点がある。
果に加えて、同一のマスクを使用して、ｐウェル層１１
１内に形成する表面チャネル型のｎチャネルトランジス
タと、ｎウェル層１１２内に形成する埋め込みチャネル
型のｐチャネルトランジスタのしきい値電圧（Ｖth）の
制御も同時に行えるという利点がある。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、マ
スク材の材料として多結晶シリコンを用いていたが、こ
れに代え、窒化シリコン等の無機物あるいはポリイミド
のような有機材料を用いることができる。また、実施例
のイオン注入時の注入エネルギーやドーズ量等は適宜変
更することができるものである。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、マ
スク材の材料として多結晶シリコンを用いていたが、こ
れに代え、窒化シリコン等の無機物あるいはポリイミド
のような有機材料を用いることができる。また、実施例
のイオン注入時の注入エネルギーやドーズ量等は適宜変
更することができるものである。
【００２２】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、半導体基板の一主表面上を選択酸
化し、能動領域と非能動領域に区画し、第１のマスク材
およびその上層の第２のマスク材からなる積層構造のマ
スク材を所望の形状にパターニングし、第１導電型の不
純物を選択的にイオン注入し、第２のマスク材のみを除
去し、半導体基板の一主表面上の少なくとも一部に第１
のマスク材が残存する状態で第２導電型の不純物をイオ
ン注入するものであるので、本発明によれば、少ないマ
スク枚数および少ないイオン注入回数により、レトログ
レード分布を持つトリプルウェルを形成することが可能
となる。
体装置の製造方法は、半導体基板の一主表面上を選択酸
化し、能動領域と非能動領域に区画し、第１のマスク材
およびその上層の第２のマスク材からなる積層構造のマ
スク材を所望の形状にパターニングし、第１導電型の不
純物を選択的にイオン注入し、第２のマスク材のみを除
去し、半導体基板の一主表面上の少なくとも一部に第１
のマスク材が残存する状態で第２導電型の不純物をイオ
ン注入するものであるので、本発明によれば、少ないマ
スク枚数および少ないイオン注入回数により、レトログ
レード分布を持つトリプルウェルを形成することが可能
となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の工程断面図の一部。
【図２】本発明の第１の実施例の工程断面図の一部。
【図３】本発明の第２の実施例の工程断面図の一部。
【図４】本発明の第２の実施例の工程断面図の一部。
【図５】従来例の工程断面図の一部。
【図６】従来例の工程断面図の一部。
１０１、２０１ ｐ型シリコン基板 １０２、２０２ フィールド酸化膜 １０３、２０３ シリコン酸化膜 １０４ マスク材 １０５、１１０、２０４、２０６、２０９ フォトレジ
スト膜 ２０５ 埋め込み用イオン注入層 １０６、２０７ 第１イオン注入層 １０７、２０８ 第２イオン注入層 １０８、２１０ 第３イオン注入層 １０９、２１１ 第４イオン注入層 １１１、２１２ ｐウェル層 １１２、２１３ ｎウェル層 １１３、２１４ 埋め込みｎウェル層 １１４ ゲート酸化膜 １１５ ゲート電極 １１６ ｎ+ 型拡散層 １１７ ｐ+ 型拡散層
スト膜 ２０５ 埋め込み用イオン注入層 １０６、２０７ 第１イオン注入層 １０７、２０８ 第２イオン注入層 １０８、２１０ 第３イオン注入層 １０９、２１１ 第４イオン注入層 １１１、２１２ ｐウェル層 １１２、２１３ ｎウェル層 １１３、２１４ 埋め込みｎウェル層 １１４ ゲート酸化膜 １１５ ゲート電極 １１６ ｎ+ 型拡散層 １１７ ｐ+ 型拡散層
Claims (7)
- 【請求項１】 半導体基板の一主面上に素子分離領域を
形成して能動領域間を分離・区画する工程と、第１の能
動領域上を第１のマスク材およびその上に形成された第
２のマスク材からなるマスク積層体によって覆う工程
と、前記マスク積層体をマスクとして第２の能動領域に
第１導電型不純物を導入する工程と、前記第２のマスク
材を除去し、第１および第２の能動領域に第２導電型不
純物を導入する工程と、を含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 半導体基板の一主面上に素子分離領域を
形成して能動領域間を分離・区画する工程と、第１の能
動領域上を第１のマスク材およびその上に形成された第
２のマスク材からなるマスク積層体によって覆う工程
と、前記マスク積層体をマスクとして第２および第３の
能動領域に第１導電型不純物を導入する工程と、前記第
２のマスク材を除去し前記第３の能動領域上を第３のマ
スク材にて被覆する工程と、第１および第２の能動領域
に第２導電型不純物を導入する工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項３】 前記半導体基板の導電型が第１導電型で
あることを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項４】 前記第１のマスク材が多結晶シリコンに
より形成され、前記第２のマスク材がフォトレジストに
よって形成されることを特徴とする請求項１または２記
載の半導体装置の製造方法。 - 【請求項５】 前記第１導電型不純物を導入する工程お
よび／または前記第２導電型不純物を導入する工程が、
飛程を異ならせた複数回のイオン注入によって行われる
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。 - 【請求項６】 前記第１の能動領域上を第１のマスク材
およびその上に形成された第２のマスク材からなるマス
ク積層体によって覆う工程の直前、前記マスク積層体を
マスクとして第２の能動領域に第１導電型不純物を導入
する工程の直前、および、前記第１および第２の能動領
域または前記第１、第２および第３の能動領域に第２導
電型不純物を導入する工程の直前にＭＯＳ型トランジス
タのしきい値を調整するためのイオン注入工程が挿入さ
れることを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項７】 前記第１の能動領域上を第１のマスク材
およびその上に形成された第２のマスク材からなるマス
ク積層体によって覆う工程において、前記第２の能動領
域および第３の能動領域間の素子分離領域上にも前記第
１の能動領域上のマスク積層体と同様のマスク積層体を
形成することを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347354A JP2682425B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
| US08/355,905 US5693505A (en) | 1993-12-24 | 1994-12-14 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5347354A JP2682425B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183393A true JPH07183393A (ja) | 1995-07-21 |
| JP2682425B2 JP2682425B2 (ja) | 1997-11-26 |
Family
ID=18389662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5347354A Expired - Fee Related JP2682425B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5693505A (ja) |
| JP (1) | JP2682425B2 (ja) |
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| KR100322889B1 (ko) * | 1999-12-30 | 2002-02-09 | 박종섭 | 반도체장치의 제조방법 |
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