JPH0410619A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0410619A JPH0410619A JP2113966A JP11396690A JPH0410619A JP H0410619 A JPH0410619 A JP H0410619A JP 2113966 A JP2113966 A JP 2113966A JP 11396690 A JP11396690 A JP 11396690A JP H0410619 A JPH0410619 A JP H0410619A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor substrate
- insulating film
- drain
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 229910018503 SF6 Inorganic materials 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 239000007789 gas Substances 0.000 abstract description 3
- 239000007943 implant Substances 0.000 abstract description 3
- 238000000992 sputter etching Methods 0.000 abstract description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 abstract description 3
- 229960000909 sulfur hexafluoride Drugs 0.000 abstract description 3
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はMOS トランジスタの製造方法に係り、特
にゲートをマスクとしたソース、ドレイン用不純物のイ
オン注入工程に関するものである。
にゲートをマスクとしたソース、ドレイン用不純物のイ
オン注入工程に関するものである。
(従来の技術)
従来は一般にMOS トランジスタのソース、ドレイン
の不純物注入は、MOS トランジスタのゲート形成後
、そのゲートをマスクとしてイオン注入法により行われ
ていた。
の不純物注入は、MOS トランジスタのゲート形成後
、そのゲートをマスクとしてイオン注入法により行われ
ていた。
(発明が解決しようとする課題)
半導体の高集積化回路(LSI)の高集積化のためMO
S トランジスタを微細化する際、そのゲート絶縁膜は
薄膜化する必要がある。従来技術によりゲートをマスク
としてイオン注入法により、ソース、ドレインの不純物
注入を行うと、注入イオンの電荷の蓄積によりゲートが
帯電するため、薄いゲート絶縁膜が絶縁破壊を起こすと
いう問題点があった。結果としてLSIの製造不良や著
しい歩留り低下が生じていた。
S トランジスタを微細化する際、そのゲート絶縁膜は
薄膜化する必要がある。従来技術によりゲートをマスク
としてイオン注入法により、ソース、ドレインの不純物
注入を行うと、注入イオンの電荷の蓄積によりゲートが
帯電するため、薄いゲート絶縁膜が絶縁破壊を起こすと
いう問題点があった。結果としてLSIの製造不良や著
しい歩留り低下が生じていた。
本発明の目的は、前述の問題点を解決するため、ゲート
をマスクとしたイオン注入工程においてゲートの帯電を
なくし、ゲート絶縁膜の絶縁破壊を防止できるような、
MOS トランジスタの製造方法を提供することにある
。
をマスクとしたイオン注入工程においてゲートの帯電を
なくし、ゲート絶縁膜の絶縁破壊を防止できるような、
MOS トランジスタの製造方法を提供することにある
。
(課題を解決するための手段)
この目的を達成するため、本発明半導体装置の製造方法
は、半導体基板上にMOS hランジスタを製造する製
造方法において、当該製造方法が半導体基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜の一部を除
去して半導体基板の露出領域を形成する工程と、全面に
ゲート材料を形成する工程と、前記半導体基板の露出領
域においてゲートと半導体基板とを接続するため、ゲー
ト絶縁膜上と半導体基板露出領域上とにゲート材料を残
してゲート材料を選択エツチングすることによりゲート
を形成する工程と、このゲートをマスクとしてイオン注
入法によりソース、ドレインの不純物注入を行う工程と
、その後前記半導体基板の露出領域上のゲートを除去す
る工程とを具えたことを特徴としている。
は、半導体基板上にMOS hランジスタを製造する製
造方法において、当該製造方法が半導体基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜の一部を除
去して半導体基板の露出領域を形成する工程と、全面に
ゲート材料を形成する工程と、前記半導体基板の露出領
域においてゲートと半導体基板とを接続するため、ゲー
ト絶縁膜上と半導体基板露出領域上とにゲート材料を残
してゲート材料を選択エツチングすることによりゲート
を形成する工程と、このゲートをマスクとしてイオン注
入法によりソース、ドレインの不純物注入を行う工程と
、その後前記半導体基板の露出領域上のゲートを除去す
る工程とを具えたことを特徴としている。
(作 用)
第2図に本発明製造方法の作用を説明するための半導体
装置の断面図を示す。本発明方法によれば、前記半導体
基板の露出領域1において、ゲート3と半導体基板5が
接続する。このためソース、ドレインの不純物をイオン
注入法により注入する際、半導体基板の露出領域lにお
けるゲートと半導体基板との接続部7を介してゲート3
から半導体基板5へと、注入イオンによる電荷が放出さ
れる。このため注入イオンによるゲートの帯電は起こら
ず、ゲートと半導体基板は同電位に保たれ、両者の間に
設置されているゲート絶縁膜9は絶縁破壊しない。なお
、半導体基板へと放出された電荷は、イオン注入装置の
半導体基板支持具を通じてイオン注入装置外へ放出され
る。
装置の断面図を示す。本発明方法によれば、前記半導体
基板の露出領域1において、ゲート3と半導体基板5が
接続する。このためソース、ドレインの不純物をイオン
注入法により注入する際、半導体基板の露出領域lにお
けるゲートと半導体基板との接続部7を介してゲート3
から半導体基板5へと、注入イオンによる電荷が放出さ
れる。このため注入イオンによるゲートの帯電は起こら
ず、ゲートと半導体基板は同電位に保たれ、両者の間に
設置されているゲート絶縁膜9は絶縁破壊しない。なお
、半導体基板へと放出された電荷は、イオン注入装置の
半導体基板支持具を通じてイオン注入装置外へ放出され
る。
一方MOSトランジスタの構成上、ゲート3と半導体基
板5とは最終的には電気的に分離されていなくてはなら
ない。このため本発明方法においては、ソース、ドレイ
ンの不純物をイオン注入した一 後、ゲートのうち半導体基板の露出領域1上のゲ)11
を除去し、ゲート3と半導体基板5を分離する。
板5とは最終的には電気的に分離されていなくてはなら
ない。このため本発明方法においては、ソース、ドレイ
ンの不純物をイオン注入した一 後、ゲートのうち半導体基板の露出領域1上のゲ)11
を除去し、ゲート3と半導体基板5を分離する。
(実施例)
以下添付図面を参照し限定されない実施例により本発明
方法を詳細に説明する。
方法を詳細に説明する。
第1図に本発明方法によりNチャネルMOSトランジス
タを製造する実施例を示す各工程半導体素子断面図を(
a)から(g)に順次に示す。
タを製造する実施例を示す各工程半導体素子断面図を(
a)から(g)に順次に示す。
第1図(a)図示の工程では、P型シリコンから成る半
導体基板5に素子領域13と素子分離酸化膜17を形成
した後、酸素による熱酸化法により膜厚的5 (nm)
の酸化シリコン膜から成るゲート絶縁膜9を形成する。
導体基板5に素子領域13と素子分離酸化膜17を形成
した後、酸素による熱酸化法により膜厚的5 (nm)
の酸化シリコン膜から成るゲート絶縁膜9を形成する。
第1図(b)図示の工程では、フォトリソグラフィーに
よりレジストパターンを形成しく図示せず)、これをマ
スクとして弗素によりゲート絶縁膜の一部を除去するこ
とにより、半導体基板の露出領域1を形成する。この後
、フォトレジストパターンを除去する。
よりレジストパターンを形成しく図示せず)、これをマ
スクとして弗素によりゲート絶縁膜の一部を除去するこ
とにより、半導体基板の露出領域1を形成する。この後
、フォトレジストパターンを除去する。
第1図(C)図示の工程では、例えばジクロルシランを
反応ガスとした減圧CVD法により膜厚的400(nm
)の多結晶シリコン膜から成るゲート材料19を半導体
基板全面に形成する。
反応ガスとした減圧CVD法により膜厚的400(nm
)の多結晶シリコン膜から成るゲート材料19を半導体
基板全面に形成する。
第1図(d)図示の工程では、レジストパターンを形成
しく図示せず)、これをマスクとして例えば六弗化硫黄
と酸素を反応ガスとした異方性イオンエツチング法によ
りゲート材料19をエツチング゛し、多結晶シリコンか
ら成るゲート3を形成する。このときゲート3はゲート
絶縁膜9上ではMOS トランジスタのゲートを形成し
、半導体基板の露出領域l上では半導体基板5と接続し
接続部・7を形成する。
しく図示せず)、これをマスクとして例えば六弗化硫黄
と酸素を反応ガスとした異方性イオンエツチング法によ
りゲート材料19をエツチング゛し、多結晶シリコンか
ら成るゲート3を形成する。このときゲート3はゲート
絶縁膜9上ではMOS トランジスタのゲートを形成し
、半導体基板の露出領域l上では半導体基板5と接続し
接続部・7を形成する。
第1図(e)図示の工程では、ゲート3をマスクとして
、例えばソース、ドレインの不純物である砒素をエネル
ギー50 KeV、ドーズ量5X10”atoms/c
m2、ビーム電流4mAでイオン注入法により半導体基
板5に注入し、ソース21とドレイン23を形成する。
、例えばソース、ドレインの不純物である砒素をエネル
ギー50 KeV、ドーズ量5X10”atoms/c
m2、ビーム電流4mAでイオン注入法により半導体基
板5に注入し、ソース21とドレイン23を形成する。
第1図げ)は第1図(e)のA−Aで紙面に平行な方向
から観た断面図である。この工程でゲートと半導体基板
との接続部7を介してゲート3から半導体基板5へと注
入イオンによる電荷が放出されるのて、ゲート3は帯電
せずゲート絶縁膜9は絶縁破壊しない。
から観た断面図である。この工程でゲートと半導体基板
との接続部7を介してゲート3から半導体基板5へと注
入イオンによる電荷が放出されるのて、ゲート3は帯電
せずゲート絶縁膜9は絶縁破壊しない。
第1図(g)図示の工程では、レジストパターンを形成
しく図示せず)、これをマスクとして六弗化硫黄と酸素
を反応ガスとした異方性イオンエツチング法により、半
導体基板の露出領域上のゲート11をエツチングし除去
する。これによりMOS トランジスタの構成要素とし
てゲート3と半導体基板5は分離される。この後、レジ
ストパターンを除去し、ソース、ドルインの不純物活性
化のために例えば窒素雰囲気中で950°Cにて30分
間のアニル処理を行いNチャネルMOSトランジスタを
得る。
しく図示せず)、これをマスクとして六弗化硫黄と酸素
を反応ガスとした異方性イオンエツチング法により、半
導体基板の露出領域上のゲート11をエツチングし除去
する。これによりMOS トランジスタの構成要素とし
てゲート3と半導体基板5は分離される。この後、レジ
ストパターンを除去し、ソース、ドルインの不純物活性
化のために例えば窒素雰囲気中で950°Cにて30分
間のアニル処理を行いNチャネルMOSトランジスタを
得る。
(発明の効果)
以上詳細に説明してきたように本発明方法によれば、ゲ
ートと半導体基板の接続部を介して注入イオンの電荷が
放出されるため、ゲートの帯電は起こらず、ゲート絶縁
膜の絶縁破壊を生じることなしに、ゲートをマスクとし
てイオン注入によりソース、ドレインの不純物を注入す
ることができる。
ートと半導体基板の接続部を介して注入イオンの電荷が
放出されるため、ゲートの帯電は起こらず、ゲート絶縁
膜の絶縁破壊を生じることなしに、ゲートをマスクとし
てイオン注入によりソース、ドレインの不純物を注入す
ることができる。
従って集積回路の素子であるMOS トランジスタのゲ
ート絶縁膜をぎりぎり薄膜化することができ、集積回路
の高集積化に大きく寄与することができる。
ート絶縁膜をぎりぎり薄膜化することができ、集積回路
の高集積化に大きく寄与することができる。
第1図(a)〜(g)は本発明製造方法の実施例を説明
するための各工程での半導体素子の断面図を示し、第2
図は本発明製造方法の作用を説明するための半導体素子
の断面図を示す。 1・・・半導体基板の露出領域 3・・・ゲート 5・・・半導体基板9・・
・ゲート絶縁膜 11・・・半導体基板の露出領域上のゲート13・・・
素子領域 17・・・素子分離酸化膜19・・
・ゲート材料 21・・・ソース23・・・ドレ
イン
するための各工程での半導体素子の断面図を示し、第2
図は本発明製造方法の作用を説明するための半導体素子
の断面図を示す。 1・・・半導体基板の露出領域 3・・・ゲート 5・・・半導体基板9・・
・ゲート絶縁膜 11・・・半導体基板の露出領域上のゲート13・・・
素子領域 17・・・素子分離酸化膜19・・
・ゲート材料 21・・・ソース23・・・ドレ
イン
Claims (1)
- 1、半導体基体上にMOSトランジスタを製造する製造
方法において、当該製造方法が半導体基体上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の一部を除去
して半導体基体の露出領域を形成する工程と、全面にゲ
ート材料を形成する工程と、少なくとも前記ゲート絶縁
膜上と前記半導体基体の露出領域上とにゲート材料を残
して、前記全面に形成したゲート材料を選択エッチング
することにより前記MOSトランジスタのゲートを形成
する工程と、前記ゲートをマスクとしてイオン注入法に
より前記MOSトランジスタのソースおよびドレイン用
の不純物を注入する工程と、その後に前記半導体基体の
露出領域上のゲートを除去する工程とを具えることを特
徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2113966A JPH0410619A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
US07/896,571 US5290717A (en) | 1990-04-27 | 1992-06-10 | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2113966A JPH0410619A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
US07/896,571 US5290717A (en) | 1990-04-27 | 1992-06-10 | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0410619A true JPH0410619A (ja) | 1992-01-14 |
Family
ID=26452826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2113966A Pending JPH0410619A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5290717A (ja) |
JP (1) | JPH0410619A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142743A (ja) * | 1993-09-22 | 1995-06-02 | Sharp Corp | 薄膜トランジスタの製造方法 |
JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
US6319804B1 (en) | 1996-03-27 | 2001-11-20 | Advanced Micro Devices, Inc. | Process to separate the doping of polygate and source drain regions in dual gate field effect transistors |
US6391217B2 (en) * | 1999-12-23 | 2002-05-21 | University Of Massachusetts | Methods and apparatus for forming submicron patterns on films |
US6808974B2 (en) | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
US7018778B1 (en) * | 2002-04-02 | 2006-03-28 | Fairchild Semiconductor Corporation | Single polisilicon emitter bipolar junction transistor processing technique using cumulative photo resist application and patterning |
US20060160030A1 (en) * | 2003-03-24 | 2006-07-20 | Leibiger Steve M | Single polisilicon emitter bipolar junction transistor processing technique using cumulative photo resist application and patterning |
CN101271838B (zh) * | 2007-03-22 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 轻掺杂区形成方法及形成轻掺杂区时应用的掩膜 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4590663A (en) * | 1982-02-01 | 1986-05-27 | Texas Instruments Incorporated | High voltage CMOS technology with N-channel source/drain extensions |
US4517731A (en) * | 1983-09-29 | 1985-05-21 | Fairchild Camera & Instrument Corporation | Double polysilicon process for fabricating CMOS integrated circuits |
US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
JPH02106043A (ja) * | 1988-10-14 | 1990-04-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH0770727B2 (ja) * | 1989-06-16 | 1995-07-31 | 日本電装株式会社 | Misトランジスタ及び相補形misトランジスタの製造方法 |
US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
-
1990
- 1990-04-27 JP JP2113966A patent/JPH0410619A/ja active Pending
-
1992
- 1992-06-10 US US07/896,571 patent/US5290717A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5290717A (en) | 1994-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002329794A (ja) | デュアルメタルゲートcmosデバイスおよびその製造方法 | |
US7560327B2 (en) | Method of fabricating semiconductor device with dual gate structure | |
US5047356A (en) | High speed silicon-on-insulator device and process of fabricating same | |
JPS63314868A (ja) | Mos半導体装置の製造方法 | |
JPH0410619A (ja) | 半導体装置の製造方法 | |
JP2724459B2 (ja) | 半導体集積回路装置の製造方法 | |
JPH1126392A (ja) | 半導体装置の製造方法 | |
JPH0322539A (ja) | 半導体装置の製造方法 | |
JP2805875B2 (ja) | 半導体装置の製造方法 | |
JP2979864B2 (ja) | 半導体集積回路装置の製造方法 | |
JPS63181378A (ja) | 半導体装置の製造方法 | |
JPS62154622A (ja) | 半導体装置の製造方法 | |
JP2897253B2 (ja) | Mos集積回路の製造方法 | |
JPS6057671A (ja) | 半導体装置の製造方法 | |
JPS60160168A (ja) | Mos型半導体装置の製造方法 | |
JPH0521368A (ja) | 半導体装置の製造方法 | |
JPS5955070A (ja) | 半導体装置の製造方法 | |
JPH04322423A (ja) | 半導体装置の製造方法 | |
JPH098047A (ja) | 半導体装置 | |
JPH02143461A (ja) | 半導体装置の製造方法 | |
JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
JPS63114129A (ja) | 半導体装置の製造方法 | |
JP2976513B2 (ja) | 半導体装置 | |
JPH03215971A (ja) | 相補型半導体装置の製造方法 | |
JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 |