JPH02106043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02106043A JPH02106043A JP63260057A JP26005788A JPH02106043A JP H02106043 A JPH02106043 A JP H02106043A JP 63260057 A JP63260057 A JP 63260057A JP 26005788 A JP26005788 A JP 26005788A JP H02106043 A JPH02106043 A JP H02106043A
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- gate electrode
- forming
- semiconductor device
- mask
- resist pattern
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に相補型ＭＯ
８集積回路（０ＭＯ８ＬＳＩ）の製造に用いれば好適な
ものである。
８集積回路（０ＭＯ８ＬＳＩ）の製造に用いれば好適な
ものである。
従来の技術
近年、０ＭＯ８ＬＳＩの発展には目ざましいものがあり
、特に低消費電力という長所を十分生かせるという意味
合いで、その高集積化は他の半導体装置の追随を許さな
い。さて従来のＣＭＯＳ ＬＳＩの製造方法のプロセス
フローは種々提案されているが、最近では例えば、小柳
光正著サブミクロンデバイスＩ（丸善株式会社発行電子
材料シリーズ）の第２６頁から２７頁に記述されている
。
、特に低消費電力という長所を十分生かせるという意味
合いで、その高集積化は他の半導体装置の追随を許さな
い。さて従来のＣＭＯＳ ＬＳＩの製造方法のプロセス
フローは種々提案されているが、最近では例えば、小柳
光正著サブミクロンデバイスＩ（丸善株式会社発行電子
材料シリーズ）の第２６頁から２７頁に記述されている
。
しかし微細化が進むに連れ工程がより複雑になると共に
、新たな構造及びそれに伴う工程変更を提案する必要が
出ている。最近のＬＳＩ開発にとって非常に大きな問題
となっているものにホットキャリア効果が上げられ、こ
の事については武田英次著ホットキャリア効果（日経マ
グロウヒル社発行）に詳しく記述されている。それはＭ
ＯＳデバイスの素子寸法がスケーリング則に従って小さ
く。
、新たな構造及びそれに伴う工程変更を提案する必要が
出ている。最近のＬＳＩ開発にとって非常に大きな問題
となっているものにホットキャリア効果が上げられ、こ
の事については武田英次著ホットキャリア効果（日経マ
グロウヒル社発行）に詳しく記述されている。それはＭ
ＯＳデバイスの素子寸法がスケーリング則に従って小さ
く。
なったにもかかわらず印加される電源電圧が減少せず、
従来の５ボルトのままであるために生じるものである。
従来の５ボルトのままであるために生じるものである。
つまりＭＯＳデバイス内部に生ずる高電界が電子の離脱
減少を引き起こし、その際に発生する高エネルギーを持
ったいわゆるホットキャリアがＭＯＳデバイスのゲート
酸化膜中に捕捉され、素子特性の劣化につながることが
原因である。その対策の一つとしてＬＤＤ （緩傾斜ド
レイン）構造なるものが提案され、現在の１μｍ近辺の
デバイスではよく使われている。そのことを加味ＬＮＭ
ＯＳデバイスのソースドレイン形成前後の製造方法を、
上述の０ＭＯ８ＬＳＩのプロセスフローに加えたものを
最近の従来例として以下に示す。
減少を引き起こし、その際に発生する高エネルギーを持
ったいわゆるホットキャリアがＭＯＳデバイスのゲート
酸化膜中に捕捉され、素子特性の劣化につながることが
原因である。その対策の一つとしてＬＤＤ （緩傾斜ド
レイン）構造なるものが提案され、現在の１μｍ近辺の
デバイスではよく使われている。そのことを加味ＬＮＭ
ＯＳデバイスのソースドレイン形成前後の製造方法を、
上述の０ＭＯ８ＬＳＩのプロセスフローに加えたものを
最近の従来例として以下に示す。
第３図（ａ） 〜（ｄ）に従来のＣＭＯＳデバイスのプ
ロセスフロー図を示す。第３図（ａ）に示すようにシリ
コン基板１にＮＭＯ８が形成されるＰウェル２とＰＭＯ
８が形成されるＮウェル３を設け、各々の素子は厚いフ
ィールド酸化膜４で分離されている。薄いゲート酸化膜
（１０〜２５ｎｍ）５を施したのち低抵抗ゲート電極（
不純物の導入された多結晶シリコンあるいは金属）６を
形成する。つぎに第３図（ｂ）に示すようにＮウェル３
側をレジストパターン７で覆い、例えば燐をイオン注入
（加速電圧４０ Ｋ ｅ Ｖ、 注入量１〜３Ｅ １
３／ｃｍ２） Ｌ、表面濃度が〜Ｉ Ｅ １８ ／ ｃ
ｍ３程度になるようにｎ−層８を形成する。この部分
が前述の高電界を弱めるところとなる。この時レジスト
パターン７の形成は第３図（ｅ）に示すように石英基板
２１上にクロムからなるＮＤパターン２２を有するＮＤ
マスク２０を使用する。次に第３図（Ｃ）に示すように
更にこの外側に、いわゆるソースドレインとなる高濃度
層を形成する為の位置決めの役割を為す側壁（以下サイ
ドウオールと記述）９を形成する。全面に絶縁膜を形成
した後、その膜厚骨だけを垂直に異方性エッチバックを
行えば容易に実現できる。サイドウオール９を形成した
後、第３図（ｄ）に示すようにＮウェル層３をレジスト
パターン７で被覆した後、高濃度のソースドレイン層１
０をヒ素（Ａｓ）のイオン注入（加速電圧４０〜８０Ｋ
ｅＶ、４ Ｎ８Ｅ１５／ａｍ２）により形成する。この
時レジストパターン１７の形成はＮＤマスク２０を使用
する。こうすることにより、緩やかな濃度勾配をもつソ
ースドレイン層が形成されたことになり、局所的な高電
界をかなり緩和できることになる。当然、この時ゲート
電極６にもヒ素は注入されている。なおこの従来例は、
より問題となっているＮチャネル側のみの電界緩和例を
示したが、Ｐチャネル側も必要に応じて実施すればよい
。同様にＰチャネル側も形成した後は、通常のプロセス
（先述の文献など）に従えばよい。
ロセスフロー図を示す。第３図（ａ）に示すようにシリ
コン基板１にＮＭＯ８が形成されるＰウェル２とＰＭＯ
８が形成されるＮウェル３を設け、各々の素子は厚いフ
ィールド酸化膜４で分離されている。薄いゲート酸化膜
（１０〜２５ｎｍ）５を施したのち低抵抗ゲート電極（
不純物の導入された多結晶シリコンあるいは金属）６を
形成する。つぎに第３図（ｂ）に示すようにＮウェル３
側をレジストパターン７で覆い、例えば燐をイオン注入
（加速電圧４０ Ｋ ｅ Ｖ、 注入量１〜３Ｅ １
３／ｃｍ２） Ｌ、表面濃度が〜Ｉ Ｅ １８ ／ ｃ
ｍ３程度になるようにｎ−層８を形成する。この部分
が前述の高電界を弱めるところとなる。この時レジスト
パターン７の形成は第３図（ｅ）に示すように石英基板
２１上にクロムからなるＮＤパターン２２を有するＮＤ
マスク２０を使用する。次に第３図（Ｃ）に示すように
更にこの外側に、いわゆるソースドレインとなる高濃度
層を形成する為の位置決めの役割を為す側壁（以下サイ
ドウオールと記述）９を形成する。全面に絶縁膜を形成
した後、その膜厚骨だけを垂直に異方性エッチバックを
行えば容易に実現できる。サイドウオール９を形成した
後、第３図（ｄ）に示すようにＮウェル層３をレジスト
パターン７で被覆した後、高濃度のソースドレイン層１
０をヒ素（Ａｓ）のイオン注入（加速電圧４０〜８０Ｋ
ｅＶ、４ Ｎ８Ｅ１５／ａｍ２）により形成する。この
時レジストパターン１７の形成はＮＤマスク２０を使用
する。こうすることにより、緩やかな濃度勾配をもつソ
ースドレイン層が形成されたことになり、局所的な高電
界をかなり緩和できることになる。当然、この時ゲート
電極６にもヒ素は注入されている。なおこの従来例は、
より問題となっているＮチャネル側のみの電界緩和例を
示したが、Ｐチャネル側も必要に応じて実施すればよい
。同様にＰチャネル側も形成した後は、通常のプロセス
（先述の文献など）に従えばよい。
発明が解決しようとする課題
従来の製造方法によれば、ソースドレイン層の形成のた
めのイオン注入時に、ゲート電極へのチャネリングが生
じるという問題があった。つまりゲート電極である多結
晶シリコンのグレイン中を、多量の燐もしくはヒ素が深
く進入して基板に達し、素子特性を劣化させると思われ
る。上述のチャネリング問題は、絶縁膜上（ゲート酸化
膜）に成長させた多結晶シリコンが面配向性を持つため
、注入されるイオンが、粒界に沿っであるいはグレイン
中の特定の面方位に向かって、特定の方向に非常に奥深
（まで到達するために生じる。この現象はゲート酸化膜
が薄く、又ゲート長が短くなればより顕著になることが
確かめられており、ゲート長が０． ８ μｍ１
ゲート酸化膜厚がｔｅｎｍの８ＭＯ８に於て、ｎ−層の
注入を燐（４０Ｋ ｅ Ｖ。
めのイオン注入時に、ゲート電極へのチャネリングが生
じるという問題があった。つまりゲート電極である多結
晶シリコンのグレイン中を、多量の燐もしくはヒ素が深
く進入して基板に達し、素子特性を劣化させると思われ
る。上述のチャネリング問題は、絶縁膜上（ゲート酸化
膜）に成長させた多結晶シリコンが面配向性を持つため
、注入されるイオンが、粒界に沿っであるいはグレイン
中の特定の面方位に向かって、特定の方向に非常に奥深
（まで到達するために生じる。この現象はゲート酸化膜
が薄く、又ゲート長が短くなればより顕著になることが
確かめられており、ゲート長が０． ８ μｍ１
ゲート酸化膜厚がｔｅｎｍの８ＭＯ８に於て、ｎ−層の
注入を燐（４０Ｋ ｅ Ｖ。
２Ｅ１３／ｃｍす、ｎ＋ソースドレイン層の注入をヒ素
（８０ＫｅＶ、８Ｅ１５／ｃｍ２）で実施した場合、約
１０％の８ＭＯ８に第４図（ａ）のようなハンプ形状を
もつＩＤＤ （ドレイン電流）−ＶＧ（ゲート電圧）特
性がみられた。また第４図（ｂ）はＮＭＯ３の正常なＩ
ＤＤ−ＶＧ特性図である。他の報告例として例えば、
電子通信学会技術研究報告５ＳＤ８６−１の第１頁から
第８頁にも詳しく記述されている。こうしたチャネリン
グ効果の防止法として■ゲート電極である多結晶シリコ
ンの配向性をなくす、■ゲート電極上にのみ絶縁膜を形
成し、注入のストッパーとする、■イオン注入の加速電
圧を下げる、等の対策が考えられる。しかし■技術的に
複雑な問題が残る（多結晶シリコンの堆積時の高度な？
ｌｉ制御が必要、および堆積からイオン注入前までの工
程で高温熱処理を受けるため非晶質の維持が困難）■ゲ
ート電極上とソースドレイン領域上でのコンタクト開孔
時の膜厚が異なる■実現は容易であるが、注入部の抵抗
やリークの確認が必要であり、更に発生確率は減るが完
全消滅は無理と思われる等の課題が残る。
（８０ＫｅＶ、８Ｅ１５／ｃｍ２）で実施した場合、約
１０％の８ＭＯ８に第４図（ａ）のようなハンプ形状を
もつＩＤＤ （ドレイン電流）−ＶＧ（ゲート電圧）特
性がみられた。また第４図（ｂ）はＮＭＯ３の正常なＩ
ＤＤ−ＶＧ特性図である。他の報告例として例えば、
電子通信学会技術研究報告５ＳＤ８６−１の第１頁から
第８頁にも詳しく記述されている。こうしたチャネリン
グ効果の防止法として■ゲート電極である多結晶シリコ
ンの配向性をなくす、■ゲート電極上にのみ絶縁膜を形
成し、注入のストッパーとする、■イオン注入の加速電
圧を下げる、等の対策が考えられる。しかし■技術的に
複雑な問題が残る（多結晶シリコンの堆積時の高度な？
ｌｉ制御が必要、および堆積からイオン注入前までの工
程で高温熱処理を受けるため非晶質の維持が困難）■ゲ
ート電極上とソースドレイン領域上でのコンタクト開孔
時の膜厚が異なる■実現は容易であるが、注入部の抵抗
やリークの確認が必要であり、更に発生確率は減るが完
全消滅は無理と思われる等の課題が残る。
本発明は、上述の問題点に鑑みて為されたもので、注入
されたイオンがゲート電極中に入り込むのをレジストで
防ぐことによって、素子の特性劣化を防ぐことが出来る
半導体装置の製造方法を提供することを目的とする。
されたイオンがゲート電極中に入り込むのをレジストで
防ぐことによって、素子の特性劣化を防ぐことが出来る
半導体装置の製造方法を提供することを目的とする。
課題を解決するための手段
本発明は上述の問題点を解決するため、イオン注入時に
ゲート電極上にレジストを被覆させるという構成を備え
たものである。
ゲート電極上にレジストを被覆させるという構成を備え
たものである。
作用
本発明は上述の構成によって、加速されたイオンがソー
スドレイン領域には注入されるが、ゲート電極にはなん
ら注入がなされないために、理想的な素子特性を得る事
が可能となる。
スドレイン領域には注入されるが、ゲート電極にはなん
ら注入がなされないために、理想的な素子特性を得る事
が可能となる。
実施例
第１図（ａ）〜（ｄ）に本発明の第一の実施例によるプ
ロセスフロー図を示す。第１図（ａ）に示すようにシリ
コン基板１にＮＭＯ３が形成されるＰウェル２とＰＭＯ
Ｓが形成されるＮウェル３を設ける。各々の素子は５０
０ｎｍ程度の厚いフィールド酸化膜４で分離されている
。薄いゲート酸化膜（１０〜２５ｎｍ）５を形成した後
、高１度に不純物の導入された多結晶シリコンを〜３０
０ｎｍ堆積しゲート電極６加工を行う。この加工に於い
てはいわゆるフォトリソグラフィー技術とドライエツチ
ング技術を使用するが、用いるマスクはＰＳパターン２
３を存するＰＳ （Ｐｏｌｙ Ｓ ｉ）マスクと称する
ものである。つぎに第１図（ｂ）に示すようにＮウェル
３側をレジストパターン７で覆い、燐をイオン注入（加
速電圧４０ Ｋ ｅ Ｖ。
ロセスフロー図を示す。第１図（ａ）に示すようにシリ
コン基板１にＮＭＯ３が形成されるＰウェル２とＰＭＯ
Ｓが形成されるＮウェル３を設ける。各々の素子は５０
０ｎｍ程度の厚いフィールド酸化膜４で分離されている
。薄いゲート酸化膜（１０〜２５ｎｍ）５を形成した後
、高１度に不純物の導入された多結晶シリコンを〜３０
０ｎｍ堆積しゲート電極６加工を行う。この加工に於い
てはいわゆるフォトリソグラフィー技術とドライエツチ
ング技術を使用するが、用いるマスクはＰＳパターン２
３を存するＰＳ （Ｐｏｌｙ Ｓ ｉ）マスクと称する
ものである。つぎに第１図（ｂ）に示すようにＮウェル
３側をレジストパターン７で覆い、燐をイオン注入（加
速電圧４０ Ｋ ｅ Ｖ。
注入ｆｆ１１〜３Ｅ１３／ａｍ’）Ｌ、表面濃度が〜Ｉ
Ｅ１８／ｃｍ”程度になるようにｎ−層８を形成する。
Ｅ１８／ｃｍ”程度になるようにｎ−層８を形成する。
この時レジストパターンの形成はＮＤパターン２２を有
しＮ領域に形成するＮＤ（Ｎ Ｄｅｆｌｎｌｔｌｏｎ
）マスクと称するものを用いている。次に基板全面にＣ
ＶＤ５ｉ０２膜を１５０〜２５０ｎｍ堆積した後、異方
性エツチングつまり垂直方向のみに前記ＣＶＤＳｉＯ２
の堆積膜厚骨をエツチングし、ゲート電極６の側面部に
０．１５〜０．２５μｍ幅のサイドウオール９を形成す
ると第１図（Ｃ）のようになる。次に第１図（ｄ）に示
す様にゲート電極６上を覆うレジストパターン１１とＮ
ウェル３を覆うレジストパターン１２を形成した後、ソ
ースドレイン注入を行う。この時、前述のＰＳマスクと
ＮＤマスクの２枚を使用してパターン形成しても良いが
、これら２つの論理和をとった（ＰＳ＋ＮＤ）７スク２
４（第１図（ｅ）図）を用意することが望ましい。そう
する事によって従来のＮ ｌ）マスクのみを用いる工程
となんら変わりなく、ただマスクを（ＰＳ＋ＮＤ）マス
ク２４に変更するだけで済む。こうする事によってソー
スドレイン注入時に、ゲート電極６にイオンが注入され
る事を防ぐことが可能となる。この場合、サイドウオー
ル９が既に形成されているため、サイドウオール９の端
部が自己整合的にソースドレイン端部を決定する。また
、レジストパターン１１形成の時、サイドウオール９が
あるためサイドウォ−ル９の幅（０，１５〜０． ２５
、ｃｚｍ）程度のマスク合わせずれ、あるいは寸法誤
差は何等問題となりえない。
しＮ領域に形成するＮＤ（Ｎ Ｄｅｆｌｎｌｔｌｏｎ
）マスクと称するものを用いている。次に基板全面にＣ
ＶＤ５ｉ０２膜を１５０〜２５０ｎｍ堆積した後、異方
性エツチングつまり垂直方向のみに前記ＣＶＤＳｉＯ２
の堆積膜厚骨をエツチングし、ゲート電極６の側面部に
０．１５〜０．２５μｍ幅のサイドウオール９を形成す
ると第１図（Ｃ）のようになる。次に第１図（ｄ）に示
す様にゲート電極６上を覆うレジストパターン１１とＮ
ウェル３を覆うレジストパターン１２を形成した後、ソ
ースドレイン注入を行う。この時、前述のＰＳマスクと
ＮＤマスクの２枚を使用してパターン形成しても良いが
、これら２つの論理和をとった（ＰＳ＋ＮＤ）７スク２
４（第１図（ｅ）図）を用意することが望ましい。そう
する事によって従来のＮ ｌ）マスクのみを用いる工程
となんら変わりなく、ただマスクを（ＰＳ＋ＮＤ）マス
ク２４に変更するだけで済む。こうする事によってソー
スドレイン注入時に、ゲート電極６にイオンが注入され
る事を防ぐことが可能となる。この場合、サイドウオー
ル９が既に形成されているため、サイドウオール９の端
部が自己整合的にソースドレイン端部を決定する。また
、レジストパターン１１形成の時、サイドウオール９が
あるためサイドウォ−ル９の幅（０，１５〜０． ２５
、ｃｚｍ）程度のマスク合わせずれ、あるいは寸法誤
差は何等問題となりえない。
第２図（ａ）〜（Ｃ）は本発明による第二の実施例によ
るプロセスフロー図を示す。表面濃度が〜ＩＥ１８／ｃ
ｍ’程度になるように、ｎ−層８を形成する所までは第
１図に示したものと変わりはない。次に第２図（ｄ）に
示すように（Ｐ Ｓ ＋ＮＤ）マスク２４のうち２８部
のみ０．３〜０．５μｍ広くしたＰＳ拡張パターン２５
を有する（ＰＳ拡張＋ＮＤ）マスク２６を用意し、フォ
トリソグラフィー技術により第２図（Ｃ）に示すように
ゲート電極６の側面および上部を覆うレジストパターン
１３とＮウェル３を覆うレジストパターン１４を形成す
る。しかる後、ソースドレイン形成用のイオン注入を実
施する。この時レジストパターン１３は注入イオンがゲ
ート電極６の通過を防止するためだけでなくサイドウオ
ール９の役目も兼ねている。以上の２つの実施例から明
らかなように、ゲート電極６がレジストに覆われること
によって、何等の注入イオンもゲート電極６を通過する
ことが出来ない。なお、本実施例ではＮチャネルＭＯ８
に限定して話を進めてきたがＰＭＯ８の場合も同様にＰ
ウェルを覆うマスクとＰＳマスクとの論理和をとったマ
スクを採用しても良い。
るプロセスフロー図を示す。表面濃度が〜ＩＥ１８／ｃ
ｍ’程度になるように、ｎ−層８を形成する所までは第
１図に示したものと変わりはない。次に第２図（ｄ）に
示すように（Ｐ Ｓ ＋ＮＤ）マスク２４のうち２８部
のみ０．３〜０．５μｍ広くしたＰＳ拡張パターン２５
を有する（ＰＳ拡張＋ＮＤ）マスク２６を用意し、フォ
トリソグラフィー技術により第２図（Ｃ）に示すように
ゲート電極６の側面および上部を覆うレジストパターン
１３とＮウェル３を覆うレジストパターン１４を形成す
る。しかる後、ソースドレイン形成用のイオン注入を実
施する。この時レジストパターン１３は注入イオンがゲ
ート電極６の通過を防止するためだけでなくサイドウオ
ール９の役目も兼ねている。以上の２つの実施例から明
らかなように、ゲート電極６がレジストに覆われること
によって、何等の注入イオンもゲート電極６を通過する
ことが出来ない。なお、本実施例ではＮチャネルＭＯ８
に限定して話を進めてきたがＰＭＯ８の場合も同様にＰ
ウェルを覆うマスクとＰＳマスクとの論理和をとったマ
スクを採用しても良い。
ただＰＭＯ８の場合、原因はよく分からないがハンプ現
象の見つかる確率は極めて低そうである。
象の見つかる確率は極めて低そうである。
更に、本実施例では両ウェル形式のＣＭ ＯＳ ＋Ｍ造
であったが、Ｐ型シリコン基板を用いたＮウェル、Ｎ型
シリコン基板を用いたＰウェルの様に片ウェル方式の０
ＭＯ８であっても良い。又以上の説明は高濃度のソース
ドレイン注入に重きを於いたが、ｎ−層を形成する場合
でも同様なチャネリング効果があるならば第１．２図（
ｂ）図の場合もＰＳ＋ＮＤマスク２４を使用すると良い
し、ゲート電極６は多結晶シリコンではなくシリサイド
構造や金属ゲートであっても構わない。
であったが、Ｐ型シリコン基板を用いたＮウェル、Ｎ型
シリコン基板を用いたＰウェルの様に片ウェル方式の０
ＭＯ８であっても良い。又以上の説明は高濃度のソース
ドレイン注入に重きを於いたが、ｎ−層を形成する場合
でも同様なチャネリング効果があるならば第１．２図（
ｂ）図の場合もＰＳ＋ＮＤマスク２４を使用すると良い
し、ゲート電極６は多結晶シリコンではなくシリサイド
構造や金属ゲートであっても構わない。
さらに以上の説明はシリコン基板を用いたがＧａＡｓ等
の化合物半導体基板を用いても良いことは言うまでもな
い。
の化合物半導体基板を用いても良いことは言うまでもな
い。
なお上記実施例は０ＭＯ３構造であるが、本発明はこれ
に限ることなく０ＭＯ８構造以外ＦＥＴ構造全般に適応
することができる。
に限ることなく０ＭＯ８構造以外ＦＥＴ構造全般に適応
することができる。
発明の効果
以上の説明から明らかなように、本発明は、ゲート電極
をレジストで覆うことによって、イオン注入のチャネリ
ング効果を防止するため、素子特性の劣化が無いという
効果を有するものである。
をレジストで覆うことによって、イオン注入のチャネリ
ング効果を防止するため、素子特性の劣化が無いという
効果を有するものである。
しかも新たな工程を追加する事なく、非常に簡易な方法
で可能となった。
で可能となった。
第１図（ａ）〜（ｄ）は本発明の第一の実施例に於ける
ＣＭＯＳトランジスタプロセスフロー図、第１図（ｅ）
は第１図（ｄ）のレジストパターン形成に用いるマスク
の断面図、第２図（ａ）〜（Ｃ）は本発明の第二の実施
例に於ける０ＭＯ８のプロセスフロー図、第２図（ｄ）
は第２図（Ｃ）のレジストパターン形成に用いるマスク
の断面図、第３図（ａ）〜（ｄ）は従来のプロセスフロ
ー図、第３図（ｅ）は第３図（ｂ）及び（ｄ）のレジス
トパターン形成に用いるマスクの断面図、第４図（ａ）
は従来のプロセスフローを用いて作成したＮＭＯＳトラ
ンジスタのハンプ現象を示すＩＤＤ−ＶＧ特性図、第４
図（ｂ）は従来のプロセスフローを用いて作成したＮＭ
Ｏ８）ランジスタの正常なＩＤＬ）−ＶＧ特性図である
。 １・・・シリコン基［，２・・・Ｐウェル、３・・・Ｎ
ウェル、４・・・フィールド酸化膜、５・・壷ゲート酸
化膜、６・・・ゲート電極、７゜１１．１２．１３．１
４・・・レジストパターン、８・・・ｎ−層、９・・φ
サイドウオール、１０Φ・拳ソースドレインＪｉｌ、２
４・・・ （ＰＳ＋ＮＤ）マスク、２６・・・（ＰＳ拡
張＋ＮＤ）マスク。 代理人の氏名 弁理士 栗野重孝 はか１名第 図 ２３ ＰＳノでクーツ′ 第 図 第 図 第 図
ＣＭＯＳトランジスタプロセスフロー図、第１図（ｅ）
は第１図（ｄ）のレジストパターン形成に用いるマスク
の断面図、第２図（ａ）〜（Ｃ）は本発明の第二の実施
例に於ける０ＭＯ８のプロセスフロー図、第２図（ｄ）
は第２図（Ｃ）のレジストパターン形成に用いるマスク
の断面図、第３図（ａ）〜（ｄ）は従来のプロセスフロ
ー図、第３図（ｅ）は第３図（ｂ）及び（ｄ）のレジス
トパターン形成に用いるマスクの断面図、第４図（ａ）
は従来のプロセスフローを用いて作成したＮＭＯＳトラ
ンジスタのハンプ現象を示すＩＤＤ−ＶＧ特性図、第４
図（ｂ）は従来のプロセスフローを用いて作成したＮＭ
Ｏ８）ランジスタの正常なＩＤＬ）−ＶＧ特性図である
。 １・・・シリコン基［，２・・・Ｐウェル、３・・・Ｎ
ウェル、４・・・フィールド酸化膜、５・・壷ゲート酸
化膜、６・・・ゲート電極、７゜１１．１２．１３．１
４・・・レジストパターン、８・・・ｎ−層、９・・φ
サイドウオール、１０Φ・拳ソースドレインＪｉｌ、２
４・・・ （ＰＳ＋ＮＤ）マスク、２６・・・（ＰＳ拡
張＋ＮＤ）マスク。 代理人の氏名 弁理士 栗野重孝 はか１名第 図 ２３ ＰＳノでクーツ′ 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、前
記ゲート電極上全面にレジストパターンを形成する工程
と、前記レジストパターンをマスクとしてイオン注入す
ることを特徴とすることによリソースドレイン領域を形
成する工程からなる半導体装置の製造方法。 （２）ゲート電極形成後、前記ゲート電極の周囲に側壁
を形成する工程とからなることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 （３）ＮＭＯＳトランジスタのゲート電極上と、ＰＭＯ
Ｓトランジスタの能動領域もしくはＰＭＯＳトランジス
タのゲート電極上と、ＮＭＯＳデバイスの能動領域にレ
ジストパターンを形成する工程と、前記レジストパター
ンをマスクとしてイオン注入することによりソースドレ
イン領域を形成する工程からなる半導体装置の製造方法
。 行う工程とからなる事を特徴とする半導体装置の（４）
ゲート電極形成後、前記ゲート電極の周囲に側壁を形成
する工程とからなる特許請求の範囲第３項記載の半導体
装置の製造方法。 （５）ＮＭＯＳトランジスタのゲート電極上とＰＭＯＳ
トランジスタの能動領域もしくはＰＭＯＳトランジスタ
のゲート電極上と、ＮＭＯＳデバイスの能動領域にを規
定する半導体装置製造用マスクを用いることを特徴とす
る特許請求の範囲第３項または第４項記載の半導体装置
の製造方法
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260057A JPH02106043A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
| US07/418,039 US5030582A (en) | 1988-10-14 | 1989-10-06 | Method of fabricating a CMOS semiconductor device |
| US07/900,743 US5273914A (en) | 1988-10-14 | 1992-06-19 | Method of fabricating a CMOS semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260057A JPH02106043A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106043A true JPH02106043A (ja) | 1990-04-18 |
Family
ID=17342706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260057A Pending JPH02106043A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106043A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290717A (en) * | 1990-04-27 | 1994-03-01 | Kawasaki Steel Corporation | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode |
| EP0771021A3 (en) * | 1990-06-26 | 1998-01-07 | AT&T Corp. | Transistor fabrication method |
| US5976925A (en) * | 1997-12-01 | 1999-11-02 | Advanced Micro Devices | Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode |
-
1988
- 1988-10-14 JP JP63260057A patent/JPH02106043A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290717A (en) * | 1990-04-27 | 1994-03-01 | Kawasaki Steel Corporation | Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode |
| EP0771021A3 (en) * | 1990-06-26 | 1998-01-07 | AT&T Corp. | Transistor fabrication method |
| US5976925A (en) * | 1997-12-01 | 1999-11-02 | Advanced Micro Devices | Process of fabricating a semiconductor devise having asymmetrically-doped active region and gate electrode |
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