JPS61237422A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61237422A
JPS61237422A JP60078349A JP7834985A JPS61237422A JP S61237422 A JPS61237422 A JP S61237422A JP 60078349 A JP60078349 A JP 60078349A JP 7834985 A JP7834985 A JP 7834985A JP S61237422 A JPS61237422 A JP S61237422A
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田村　誠男
Yasuo Wada
恭雄 和田
Shizunori Ooyu
大湯　静憲
Tadashi Suzuki
匡 鈴木
Hidekazu Okudaira
奥平　秀和
Akira Shintani
新谷　昭
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造に関し、特にＣＭＯ５のウェ
ルなどの形成を精度良く行なうのに好適な半導体装置の
製造方法に関する。
〔発明の背景〕
ＣＭＯ３！子のウェル、１旗を高エネルギーイオン打込
みで形成することは、従来法に比し、熱処理にフトエラ
ー防止に有効であるとの指摘が、例えば、ソリッド・ス
テート・テクノロジ（Ｓｏｌｉｄ　ＳｔａｔｅＴｅｃｈ
ｎｏｌｏｇｙ）　５月号（１９８４）における［シリコ
ンデバイス製造におけるＭ　ｅ　Ｖイオン打込み」（Ｍ
　ｅ　Ｖ　Ｉ＋＊ｐｌａｎｌａｔｉｏｎ　ｆｏｒ　５ｉ
ｌｉｃｏｎ　ＤｉｖｉｃｅＦａｂｒｉｃａｔｉｏｎ　）
と題する論文に記載されている。
しかし、高エネルギーイオン打込みではイオンの飛程の
ばらつきが大きいため、ＵＬＳＩ素子の形成に必要な微
細な形状を有するマスクに忠実に打込み領域を局在化さ
せることが困難である。また。
Ｎ０８ＦＥＴを形成すべき基板表面領域の活性不純物濃
度の制御性が低下するため表面領域の不純物濃度を所望
の値にするのが困難であるなど、実用化への問題が多く
残されている。更に、高エネルギーイオン打込みの際に
おけるマスクとしては重い元素からなる厚い膜を用いる
必要があり、ｐａｎ型ウ型用エル己整合的に形成するた
めには、従来用いられてきた選択酸化のような簡便な手
法が使えないため、マスク形成のプロセスが複雑になっ
てしまう。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決し、隣τ゛ 接するｐ形およびｎ影領域を高い精度！容易に形成でき
、かつ、能動素子が形成されるべき基板の表面領域にお
ける不純物濃度を高い精度で制御することのできる、半
導体装置の製造方法を提供することである。
〔発明の概要〕
七 イオン打込み原子の横方向飛程分布形状はガ序ス分布で
近似できるので、マスク端近傍のイオン打込み原子の平
面内横方向！ｉメｆメ濃度分布形状は補誤差関数で近似
できる。すなわち第２図に示すように、マスク１０を介
してイオン１１を打込む場合、マスク１０の端部におけ
る不純物濃度は、打込み量で設定される濃度の約１／２
の濃度になる。従って、マスク１０の端部で精度良く導
電型を反転させるには、既に全面にドープされている第
１導電型の不純物濃度の約２倍の濃度第２導電型不純物
をマスク介して打込めばよい。
このようにすれば、マスク端部における第１および第２
導電形不純物の濃度はほぼ等しくなって互いに補償され
、また、マスク下の部分における第１導電形不純物の濃
度と、マスクに覆われていない部分における第２導電形
不純物の濃度はほぼ等しくなり、通常のｃｓｏｓなとの
場合は、好都合であることが多い。
本発明によって０ＭＯ５のウェルを形成するには下記の
ようにすればよい、すなわち、まず、第１導電型不純物
を、第１および第２導電型のウェルを形成せんとする領
域の全面にイオン打込みによって所望の量だけ所望のイ
オン飛程を得るエネルギーで導入する０次いで、第２導
電型ウエルを形成せんとする領域のみ開口したマスクを
基板表面に形成した後、第２導電形不純物を、第１導電
形不純物と同じイオン飛程となるようなエネルギーで、
約２倍の量だけイオン打込みによって導入する。
このようすれば、上記のようにマスク端部における位置
において両導電形不純物の濃度が等しくなるため、この
位置に忠実に第１および第２導電型ウエルの境界が形成
される。また、第２導電型領域のキャリア濃度は、先に
打込まれである第１導電型不純物量だけ補償されるため
に、第１導電型ウエルのキャリア濃度とほぼ等しくなる
。このことは、第１および第２導電型ウエルを隣接して
自己整合的に形成しようとする場合には、１枚のマスク
で代替できることを意味している。
更に、ウェル形成で重要なことは、基板表面とくに、チ
ャネル領域が形成される領域の不純物濃度を１０１“／
ｄ程度の低濃度領域で制御することであるが、イオン打
込み飛程分布の主要部から遠い飛程分布の裾部でこの低
濃度領域を制御することは精度が悪い。従って、ウェル
表面部分は深部とは別のイオン打込みによって制御した
方が好ましい。また、ソース、ドレイン間のパンチスル
ーとの兼合ではあるが、ドレイン接合底部のウェル不純
物濃度は、容量の点で、あまり高くないことが望ましい
、即ち、一般に、ウェル領域の深さ方向の不純物濃度分
布は、第３図に示したように。
基板表面ではキャリア移動度低下が問題とならぬ範囲で
、閾値電圧制御、パンチスルー防止のために必要なある
程度高い不純物濃度を有し、ドレイン接合底部から少し
下はもう少し低い不純濃度、ウェル底部の深さ領域で再
び、α線ソフトエラー及びパンチスルーの防止のために
、充分高い不純物濃度となっていることが望ましい、こ
のような不純物濃度分布を形成するためには上記のよう
に。
基板表面濃度設定のためのイオン打込みを別途行なうこ
とが必要であるが、本発明によればこの打込みのための
自己整合マスク形成を、ウェル深部形成のための打込み
金属マスクを酸化せず、Ｓｉ基板のみを酸化する雰囲気
処理を利用して行なうことができる。
〔発明の実施例〕
以下、本発明の一実施例を第１図により説明する。第１
図は一連の素子製作工程のうち隣接するｐおよびｎ型ウ
ェル形成の部分のみを抽出して説明するためのものであ
り、他の前後工程は周知のプロセスで構成できるので省
いである。ｐ型Ｓｉ基板１のウェル形成部分に、先ず、
２０ｉｍ厚のＳｉｎ、膜２を通して、ＢイオンをＩ　Ｍ
　ｅ　Ｖのエネルギーで、　Ｉ　Ｘ　１０”１０ｉの量
打込み、基板表面より約１．７　μｍの深さの平均飛程
にＢ原子を導入した（第１図８）＋＋次に、厚さ０．８
　　μｍのＷ金属膜３と膜厚０．２　　μｍ、ｐ濃度１
．５モルフ０のＰ　Ｓ　ＧＩＩ４を形成し、通常のリソ
グラフィー技術とドライエツチング技術によって所望部
分を除去して、マスクパターン形成を行なった後、ｐイ
オンを５０　Ｋ　ｅ　Ｖのエネルギーで２　Ｘ　１０”
／ｃ１１打込み、マスク開口部の基板表面にｐ原子を導
入した。その後、Ｎ２とＨ，Ｏガス雰囲気中で熱処理を
行ない、マスク開口部の基板表面のみを酸化し、膜厚０
．３　　μｍのＳｉｎ、膜５を形成し、引続き、Ｐイオ
ンを３．５ＭｅＶのエネルギーで、２．５　　Ｘ　１０
”／ａｌの量打込み、やはり、約１．７μｍの深さにｐ
ｙＸ子を導入した（第３図（ｂ））。
ＰＳＧ膜４およびＷ膜３を除去した後、Ｂイオンを２０
　Ｋ　ｅ　Ｖのエネルギーで、　３　Ｘ　１０”／ａＪ
打込み、ＳｉＯ，膜５が形成されていない領域の基板表
面にＢイオンを導入した。最後にＮ２ガス雰囲気中でア
ニール処理を行ない、全ての打込みイオンを活性化させ
て、ｎウェル領域６および、ｐウェル領域７を形成した
（第３図（Ｃ））。ウェル６．７の表面にに０３ＦＥＴ
を作るには、ＳｉＯ，膜２．５を除去してから、ゲート
酸化膜を形成し、以下１周知のＭＯＳプロセスに従えば
よい。
本実施例では、Ｓｉ酸化膜２上に直接Ｗ膜３を形成して
いるが、中間にＳｉ窒化膜を形成しておき、Ｂ、Ｐの高
エネルギーイオン打込みを施した後に、基板表面領域へ
のｐイオン打込みを行ない、ＰＳＧ膜４．Ｗ膜３を除去
し、窒化膜を利用した通常の選択酸化によって、基板表
面領域へのＢイオン打込み部分の限定を行なうことも可
能である。
また、基板の導電型の選択、エビ基板の使用、Ｐ型、ｎ
型ウェルの形成順序、打込み不純物の選定、更に多段打
込み、チャネリング条件の使用などの打込み条件、マス
ク材の選択、これらの組合わせは種々に変えることが可
能であり、本実施例のみに限定されるものでないことは
いうまでもない。
本実施例によれば、高エネルギー打込みに伴う横方向の
飛程分布のバラツキによる局在化のボケを回避し、マス
クパターンに忠実に深い部分に高濃度不純物領域を有す
るＰ、ｎ両導電型ウェルを隣接させ、表面不純物濃度の
制御が容易となる効果と同時に、表面不純物濃度制御の
ための藺導電型不純物のイオン打込みは二重に重なって
いないので、キャリアのチャネル移動度の不必要な低下
が避けられるという顕著な効果が認められた。
〔発明の効果〕
本発明によれば、深部に高不純物濃度を有する、隣接す
るＰｅｎウェルを、１枚の高エネルギーイオン打込み用
マスクを用いるだけで、横方向イオン飛程分布の標準偏
差（通常０．２　　μｍ程度以下）以下の精度でマスク
に忠実に、自己整合的に形成することができ、かつ、ウ
ェル表面の不純物濃度制御も、キャリア移動度の低下を
最小限に留めた条件下で行なえるなど、ウェル内の深さ
方向不純物濃度分布の最適化が容易にできるので、高性
能ＣＭＯ３ＵＬＳＩ用ウェル形成プロウエル形成プロセ
ス工程数法などを用いる従来プロセス工程に比し、少な
くとも２工程簡略化することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す工程図、第２図は本発
明の詳細な説明するための模式図、第３図は本発明によ
って得られた不純物の深さ方向の分布の一例を示す図で
ある。 １・・・Ｓｉ基板、２・・・酸化膜、３・・・Ｗ膜、４
・・・ＰＳＧ膜、５・・・酸化膜、６・・・ｎウェル領
域、７・・・ｐウエＶＪ　　１　　図 ■ｚ図

Claims (1)

    【特許請求の範囲】
  1. １、半導体基板の露出された部分に第１導電形不純物を
    打込む工程と、上記不純物が打込まれた領域の一部を覆
    い上記半導体基板の露出された部分に第２導電形不純物
    を、上記第１導電形不純物の打込まれた量の約２倍の量
    打込む工程を含むことを特徴とする半導体装置の製造方
    法。
JP60078349A 1985-04-15 1985-04-15 半導体装置の製造方法 Expired - Lifetime JPH0793282B2 (ja)

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