JPH02305437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02305437A JPH02305437A JP1126872A JP12687289A JPH02305437A JP H02305437 A JPH02305437 A JP H02305437A JP 1126872 A JP1126872 A JP 1126872A JP 12687289 A JP12687289 A JP 12687289A JP H02305437 A JPH02305437 A JP H02305437A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にレトログ
レードウェルを自己整合的に製造する方法に関するもの
である。
レードウェルを自己整合的に製造する方法に関するもの
である。
ＭＯ３型トランジスタを集積した半導体装置においてＮ
ＭＯ３もしくはＰＭＯ３型Ｏ３ンジスタのみからなる回
路よりも、両方のトランジスタを組み合わせて構成した
ＣＭＯ３型の半導体装置がその低消費電力などの利点か
ら広く求められている。ＣＭＯ３構造においては同一基
板上に相対するチャネル導電型のトランジスタを製造す
る必要から、それぞれにチャネル導電型と反対の導電型
のウェルを形成する必要がある。ここで、かかるＣＭＯ
３型の構成では、必然的に寄生のバイポーラトランジス
タができ、電源ラインにノイズが乗るなどの原因によっ
て素子が破壊されるほどに大電流が流れる、いわゆるラ
ッチアップが生じるという問題があったが、これに対し
ては、その不純物プロファイルとして底部に高濃度領域
をもつレトログレードウェルがラッチアップ耐性が強く
なる利点から使用されている。
ＭＯ３もしくはＰＭＯ３型Ｏ３ンジスタのみからなる回
路よりも、両方のトランジスタを組み合わせて構成した
ＣＭＯ３型の半導体装置がその低消費電力などの利点か
ら広く求められている。ＣＭＯ３構造においては同一基
板上に相対するチャネル導電型のトランジスタを製造す
る必要から、それぞれにチャネル導電型と反対の導電型
のウェルを形成する必要がある。ここで、かかるＣＭＯ
３型の構成では、必然的に寄生のバイポーラトランジス
タができ、電源ラインにノイズが乗るなどの原因によっ
て素子が破壊されるほどに大電流が流れる、いわゆるラ
ッチアップが生じるという問題があったが、これに対し
ては、その不純物プロファイルとして底部に高濃度領域
をもつレトログレードウェルがラッチアップ耐性が強く
なる利点から使用されている。
第５図にＣＭＯ３構造にするため、半導体装置に高エネ
ルギー注入によって２つの導電型のレトログレードウェ
ルを従来法に従って形成する工程を示す。
ルギー注入によって２つの導電型のレトログレードウェ
ルを従来法に従って形成する工程を示す。
まず同図（ａ）に断面図を示すようにシリコン基板１に
通常のＬ ＯＣＯＳ （ＬＯＣａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ５ｉｌｉｃｏｎ）法によりフィールド酸化膜
２を形成する。
通常のＬ ＯＣＯＳ （ＬＯＣａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ５ｉｌｉｃｏｎ）法によりフィールド酸化膜
２を形成する。
続いて同図（ｂ）に示すようにレトログレードｎウェル
５を形成するためにｐウェル側にレジスト４をパターニ
ングし、リン（Ｐ゛）等のｎ型を与える不純物を６００
ｋｅＶ等の高エネルギー、５×１０′！〜５×ＩＯ＋３
Ｃ１１−２程度の注入量でイオン注入する。
５を形成するためにｐウェル側にレジスト４をパターニ
ングし、リン（Ｐ゛）等のｎ型を与える不純物を６００
ｋｅＶ等の高エネルギー、５×１０′！〜５×ＩＯ＋３
Ｃ１１−２程度の注入量でイオン注入する。
次に同図（ｂ）でパターニングしたレジスト４を除去し
、レトログレードｎウェル７を作るためにｎウェル側に
レジスト６をパターニングしてボロン（Ｂ゛）等のｐ型
を与える不純物を２００ｋｅＶ等の高エネルギー、５Ｘ
１０目〜５ Ｘ １０ ”ｃｔｍ−”程度の注入量で注
入でイオン注入し、その後レジスト６を除去する。
、レトログレードｎウェル７を作るためにｎウェル側に
レジスト６をパターニングしてボロン（Ｂ゛）等のｐ型
を与える不純物を２００ｋｅＶ等の高エネルギー、５Ｘ
１０目〜５ Ｘ １０ ”ｃｔｍ−”程度の注入量で注
入でイオン注入し、その後レジスト６を除去する。
従来の高エネルギー注入によるレトログレードウェルの
ＣＭＯ３製造フローではウェル形成のために写真製版工
程を２度行わねばならず、工程が長くなり、マスクずれ
を生ずる問題があった。また高エネルギー注入を用いる
ために３μｍの厚いレジストをパターニングする必要が
あり、寸法制御が難しく、微細なパターニングは困難で
あった。
ＣＭＯ３製造フローではウェル形成のために写真製版工
程を２度行わねばならず、工程が長くなり、マスクずれ
を生ずる問題があった。また高エネルギー注入を用いる
ために３μｍの厚いレジストをパターニングする必要が
あり、寸法制御が難しく、微細なパターニングは困難で
あった。
この発明は上記のような問題点を解消するためになされ
たもので、ウェルを自己整合的に形成してウェル工程を
短縮し、かつ高性能なＭＯ３型トランジスタを有するＣ
ＭＯ３構成の半導体装置を製造することのできる方法を
得ることを目的とする。
たもので、ウェルを自己整合的に形成してウェル工程を
短縮し、かつ高性能なＭＯ３型トランジスタを有するＣ
ＭＯ３構成の半導体装置を製造することのできる方法を
得ることを目的とする。
この発明に係る半導体装置の製造方法は、２つの型のレ
トログレードウェルを形成するものにおいて、ウェル不
純物を注入するためのレジストパターニング工程を１回
だけ行い、第１導電型の不純物を高い濃度に、かつ基板
表面近傍の濃度を下げて注入するとともに、レジストを
除去した後に、第２導電型を与える不純物を基板全面に
上記より低い濃度で、かつ基板表面近傍の濃度を下げて
注入するようにしたものである。
トログレードウェルを形成するものにおいて、ウェル不
純物を注入するためのレジストパターニング工程を１回
だけ行い、第１導電型の不純物を高い濃度に、かつ基板
表面近傍の濃度を下げて注入するとともに、レジストを
除去した後に、第２導電型を与える不純物を基板全面に
上記より低い濃度で、かつ基板表面近傍の濃度を下げて
注入するようにしたものである。
この発明におけるウェル形成方法では、写真製版工程が
２回必要であった従来法に対して１回だけで良く、ウェ
ルが自己整合的に形成できて工程が短縮されるとともに
、表面近傍のＭＯ３型トランジスタのチャネル部分が位
置する場所のウェル不純物が少なく、ＭＯ３型トランジ
スタの駆動能力が上がるなどの高性能化が図れる。
２回必要であった従来法に対して１回だけで良く、ウェ
ルが自己整合的に形成できて工程が短縮されるとともに
、表面近傍のＭＯ３型トランジスタのチャネル部分が位
置する場所のウェル不純物が少なく、ＭＯ３型トランジ
スタの駆動能力が上がるなどの高性能化が図れる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による２つの導電型のレト
ログレードウェルを形成する方法を示し、以下本方法に
ついて説明する。
ログレードウェルを形成する方法を示し、以下本方法に
ついて説明する。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
上に素子分離のために通常のＬＯＣＯ３法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ；下敷
酸化膜上に窒化膜をパターニングし、これをマスクとし
て基板を酸化する方法）により、フィールド酸化膜２を
形成し、後工程でトランジスタなどの素子を形成する活
性領域３を定義する。ここで活性領域３上には厚さ３０
０人程変度下敷酸化膜が残っている。
上に素子分離のために通常のＬＯＣＯ３法（Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ ；下敷
酸化膜上に窒化膜をパターニングし、これをマスクとし
て基板を酸化する方法）により、フィールド酸化膜２を
形成し、後工程でトランジスタなどの素子を形成する活
性領域３を定義する。ここで活性領域３上には厚さ３０
０人程変度下敷酸化膜が残っている。
次に同図Φ）に示すように、レトログレードｎウェル５
を形成すべく、レジスト４をパターニングする。
を形成すべく、レジスト４をパターニングする。
その後、リン（Ｐ９）注入を６００ｋｅＶ程度の高エネ
ルギーで複数回、エネルギーと注入量を変えて行い、レ
トログレードｎウェル５を形成する。このとき表面より
〜１０００人程度の浅い領域のウェル不純物濃度を上げ
ないように低エネルギーの注入をしないとともに、全体
的に注入を行い、その注入量は下記のボロン（Ｂ“）の
注入量。
ルギーで複数回、エネルギーと注入量を変えて行い、レ
トログレードｎウェル５を形成する。このとき表面より
〜１０００人程度の浅い領域のウェル不純物濃度を上げ
ないように低エネルギーの注入をしないとともに、全体
的に注入を行い、その注入量は下記のボロン（Ｂ“）の
注入量。
具体的には５ Ｘ １０ ”〜５ Ｘ １０ ”ｃｍ−
”程度の注入量、の２倍とする。
”程度の注入量、の２倍とする。
次に同図（Ｃ）に示すように、同図（ｂ）に示したレジ
スト４を除去した後、基板全面にレトログレードルウェ
ル７を形成すべく、ボロン（Ｂ＋）を、２００ｋｅＶ程
度の高エネルギーでエネルギーと注入量を変えて複数回
注入するが、上述と同様に表面近傍のウェル不純物濃度
を上げないように低エネルギーの注入は行わない、ここ
での注入量は上記リン（Ｐ゛）の注入量の半分、即ち従
来法と同様５×１０′ｚ〜５×１０１３Ｃ１１−２程度
の注入量で良く、表面近傍を除けば、従来と同様の不純
物濃度プロファイルが得られる。
スト４を除去した後、基板全面にレトログレードルウェ
ル７を形成すべく、ボロン（Ｂ＋）を、２００ｋｅＶ程
度の高エネルギーでエネルギーと注入量を変えて複数回
注入するが、上述と同様に表面近傍のウェル不純物濃度
を上げないように低エネルギーの注入は行わない、ここ
での注入量は上記リン（Ｐ゛）の注入量の半分、即ち従
来法と同様５×１０′ｚ〜５×１０１３Ｃ１１−２程度
の注入量で良く、表面近傍を除けば、従来と同様の不純
物濃度プロファイルが得られる。
これにより、第１図（ｂ）で形成したｎウェルは従来法
より濃く注入したが、第１図（Ｃ）での反対の導電型を
与える不純物注入によって従来法と同様の適正な不純物
濃度となり、所要の２つの導電型のレトログレードウェ
ルを形成できる。
より濃く注入したが、第１図（Ｃ）での反対の導電型を
与える不純物注入によって従来法と同様の適正な不純物
濃度となり、所要の２つの導電型のレトログレードウェ
ルを形成できる。
第２図（ａ）の実線は第１図〜）の工程終了後の従来法
より濃い濃度で作られたレトログレードｎウェル５の活
性領域３下の不純物濃度プロファイルを示し、表面近傍
は不純物濃度を落としている。第２図（ａ）の点線は従
来法の基板表面までウェル濃度が上昇したウェル不純物
濃度プロファイルを示す。
より濃い濃度で作られたレトログレードｎウェル５の活
性領域３下の不純物濃度プロファイルを示し、表面近傍
は不純物濃度を落としている。第２図（ａ）の点線は従
来法の基板表面までウェル濃度が上昇したウェル不純物
濃度プロファイルを示す。
また第２図（ｂ）は第１図（Ｃ）の工程終了後の従来濃
度によるレトログレードルウェル７の不純物濃度プロフ
ァイルを示し、表面近傍は不純物濃度を落としている。
度によるレトログレードルウェル７の不純物濃度プロフ
ァイルを示し、表面近傍は不純物濃度を落としている。
また第２図（Ｃ）は第１図（Ｃ）の工程終了後のレトロ
グレードｎウェル５の不純物濃度プロファイルを示し、
同工程前のプロファイルである第２図（ａ）の実線で示
した濃度が打ち消されて適度な濃度になっていることが
わかる。
グレードｎウェル５の不純物濃度プロファイルを示し、
同工程前のプロファイルである第２図（ａ）の実線で示
した濃度が打ち消されて適度な濃度になっていることが
わかる。
上記の工程終了後には、ＭＯ３型トランジスタのチャネ
ルが形成される基板表面近傍のｎ型を与える不純物とｐ
型を与える不純物との総量は少なく、相反する導電型を
与える不純物でウェル濃度を適正にする操作を行っても
ＭＯ３型トランジスタの性能が劣化することはない。
ルが形成される基板表面近傍のｎ型を与える不純物とｐ
型を与える不純物との総量は少なく、相反する導電型を
与える不純物でウェル濃度を適正にする操作を行っても
ＭＯ３型トランジスタの性能が劣化することはない。
第３図は本発明の第２の実施例による２つの導電型のレ
トログレードウェルを形成する方法を示し、以下本箱２
の実施例の方法について説明する。
トログレードウェルを形成する方法を示し、以下本箱２
の実施例の方法について説明する。
第３図（ａ）において、ｐ型シリコン基＋Ｎ３１上に素
子分離のために通常のＬＯＣＯ３法により、フィールド
酸化膜３２を形成し、後工程でトランジスタなどの素子
を形成する活性領域３３を定義する。ここで活性領域３
３上には厚さ３００人程変度下敷酸化膜３２が残ってい
る。
子分離のために通常のＬＯＣＯ３法により、フィールド
酸化膜３２を形成し、後工程でトランジスタなどの素子
を形成する活性領域３３を定義する。ここで活性領域３
３上には厚さ３００人程変度下敷酸化膜３２が残ってい
る。
次に、レトログレードｎウェルを形成すべく、レジスト
３４をパターニングする。
３４をパターニングする。
その後、レジスト３４をマスクとしてリン（Ｐ゛）注入
によりレトログレードｎウェル（第３図（ｄ）の３８）
を形成する。
によりレトログレードｎウェル（第３図（ｄ）の３８）
を形成する。
次に同図（Ｃ）に示すように、同図（ｂ）に示したレジ
スト３４を除去した後、基板全面にボロン（Ｂ４）注入
を行い、レトログレードルウェル（第３図（ｄ）の３９
）を形成する。
スト３４を除去した後、基板全面にボロン（Ｂ４）注入
を行い、レトログレードルウェル（第３図（ｄ）の３９
）を形成する。
ここで、レトログレードｎウェルおよびレトログレード
ルウェルの形成は以下の方法により行う。
ルウェルの形成は以下の方法により行う。
このようなウェルの形成は、同図［有］）に示すように
、フィールド酸化膜下の部分（３４ａ）が容易に反転し
ないようにするため、Ｐ９の６００ｋｅｙを超える高エ
ネルギー注入、又はＢ“の２００ｋｅＶを超える高エネ
ルギー注入により不純物層３４を形成する。このときの
注入量は、フィールド酸化膜３２上に堆積された配線材
料への印加電圧によってフィールド酸化膜３２下に反転
層ができるような電位をそれほど高くない適正な電位と
する程度の注入量、即ちフィールド酸化膜３２直下の濃
度がＩ Ｘ １０ ”ｃｅａ−”となる注入量でよい。
、フィールド酸化膜下の部分（３４ａ）が容易に反転し
ないようにするため、Ｐ９の６００ｋｅｙを超える高エ
ネルギー注入、又はＢ“の２００ｋｅＶを超える高エネ
ルギー注入により不純物層３４を形成する。このときの
注入量は、フィールド酸化膜３２上に堆積された配線材
料への印加電圧によってフィールド酸化膜３２下に反転
層ができるような電位をそれほど高くない適正な電位と
する程度の注入量、即ちフィールド酸化膜３２直下の濃
度がＩ Ｘ １０ ”ｃｅａ−”となる注入量でよい。
これによって接合容量を低くすることができる。
続いてレトログレードウェルに特有な底部の高濃度領域
３７を形成するため、Ｐ゛のイオン注入を３ＭｅＶ等の
高エネルギーで、又はＢｏのイオン注入を２ Ｍ ｅ
Ｖ等の高エネルギーで２〜４μｍ程度の深さに行い、高
濃度領域３７を形成する。
３７を形成するため、Ｐ゛のイオン注入を３ＭｅＶ等の
高エネルギーで、又はＢｏのイオン注入を２ Ｍ ｅ
Ｖ等の高エネルギーで２〜４μｍ程度の深さに行い、高
濃度領域３７を形成する。
次に第３図（Ｃ）に示すように、上記不純物注入層３４
より浅い領域３６の不純物濃度を上げる。Ｐ゛の６００
ｋｅＶ以下の低エネルギーの、又は、Ｂｏの２００ｋｅ
Ｖ以下の低エネルギーの、１回もしくは複数回の注入を
行うとともに、上記不純物注入層３４と高濃度領域３７
との間の中間領域３５の濃度を上げる。Ｐ９の６００ｋ
ｅＶ以上、 ３ＭｅＶ以下のエネルギーの、又はＢｏ
の２００ｋｅ■以上、２ＭｅＶ以下のエネルギーの、１
回もしくは複数回のイオン注入を行う。
より浅い領域３６の不純物濃度を上げる。Ｐ゛の６００
ｋｅＶ以下の低エネルギーの、又は、Ｂｏの２００ｋｅ
Ｖ以下の低エネルギーの、１回もしくは複数回の注入を
行うとともに、上記不純物注入層３４と高濃度領域３７
との間の中間領域３５の濃度を上げる。Ｐ９の６００ｋ
ｅＶ以上、 ３ＭｅＶ以下のエネルギーの、又はＢｏ
の２００ｋｅ■以上、２ＭｅＶ以下のエネルギーの、１
回もしくは複数回のイオン注入を行う。
続いて同図（ｄ）の工程で同図（ｂ）、 （Ｃ）で行わ
れた注入層を活性化するためにアニール処理を行う。
れた注入層を活性化するためにアニール処理を行う。
第４図（ａ）は第３図に従って処理されたシリコン基板
３１のフィールド酸化膜３２下の不純物濃度プロファイ
ルを示し、同図Ｃｂ）は活性領域３３下の不純物濃度プ
ロファイルを示すが、上記のウェル形成方法を用いたこ
とによって第２図に比べて深いウェルが形成されている
。
３１のフィールド酸化膜３２下の不純物濃度プロファイ
ルを示し、同図Ｃｂ）は活性領域３３下の不純物濃度プ
ロファイルを示すが、上記のウェル形成方法を用いたこ
とによって第２図に比べて深いウェルが形成されている
。
そして上記のようなレトログレードｎウェルの形成を第
２図の２倍の濃度に行い、つづいてレトログレードルウ
ェルの形成を、第２図の濃度に行うことにより、第３図
（Ｃ）の工程で形成されるｐウェル３９は勿論第２図の
濃度に、第３図（ｂ）および第３図（Ｃ）の工程で形成
されるｎウェル３８も第２図の不純物濃度となり、所要
の２つの導電型のレトログレードウェルを形成できる。
２図の２倍の濃度に行い、つづいてレトログレードルウ
ェルの形成を、第２図の濃度に行うことにより、第３図
（Ｃ）の工程で形成されるｐウェル３９は勿論第２図の
濃度に、第３図（ｂ）および第３図（Ｃ）の工程で形成
されるｎウェル３８も第２図の不純物濃度となり、所要
の２つの導電型のレトログレードウェルを形成できる。
なお、上記実施例ではｐ型基板を用いたが、ｎ型基板で
も良く、またｎウェルを先に形成したがｐウェルを先に
従来より濃く形成しても良い。
も良く、またｎウェルを先に形成したがｐウェルを先に
従来より濃く形成しても良い。
以上のように、この発明によればウェル形成工程を１回
の写真製版工程で自己整合的に行うようにしたので、工
程が短縮でき、またＭＯ３型トランジスタのチャネル部
分が位置する基板表面近傍の濃度を薄くしたので、ウェ
ル不純物によるトランジスタ性能の劣化を抑えることが
でき、ＭＯ３型トランジスタの駆動能力を向上できる等
の効果がある。
の写真製版工程で自己整合的に行うようにしたので、工
程が短縮でき、またＭＯ３型トランジスタのチャネル部
分が位置する基板表面近傍の濃度を薄くしたので、ウェ
ル不純物によるトランジスタ性能の劣化を抑えることが
でき、ＭＯ３型トランジスタの駆動能力を向上できる等
の効果がある。
第１図はこの発明の第１の実施例による製造方法を示す
図である。 第２図は第１図の方法に従った時のウェルの不純物プロ
ファイルを示す図である。 第３図はこの発明の第２の実施例による製造方法を示す
図である。 第４図は第３図の方法に従った時のウェルの不純物プロ
ファイルを示す図である。 第５図は従来法の製造方法を示す図である。 １．３１はシリコン基板、２．３２はフィールド酸化膜
、３．３３は活性領域、４．３４はレジスト、５．３８
はレトログレードｎウェル、６゜３４はレジスト、７．
３９はレトログレードルウェル、３４．３４ａは注入層
、３５は中間領域、３６は浅い領域、３７は高濃度領域
である。 なお図中同一符号は同−又は相当部分を示す。
図である。 第２図は第１図の方法に従った時のウェルの不純物プロ
ファイルを示す図である。 第３図はこの発明の第２の実施例による製造方法を示す
図である。 第４図は第３図の方法に従った時のウェルの不純物プロ
ファイルを示す図である。 第５図は従来法の製造方法を示す図である。 １．３１はシリコン基板、２．３２はフィールド酸化膜
、３．３３は活性領域、４．３４はレジスト、５．３８
はレトログレードｎウェル、６゜３４はレジスト、７．
３９はレトログレードルウェル、３４．３４ａは注入層
、３５は中間領域、３６は浅い領域、３７は高濃度領域
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＣＭＯＳ構造を有する半導体装置の製造方法にお
いて、 半導体基板のフィールド酸化工程につづいて第１導電型
ウェルおよび第２導電型ウェルを形成する工程は、 第１導電型ウェルを形成するためのレジストをパターニ
ングする工程と、 第１導電型ウェルの不純物を高い濃度に１回あるいは複
数回のイオン注入で形成する工程と、上記レジストを除
去する工程と、 第２導電型ウェルの不純物を上記第１導電型ウェルの不
純物より低い濃度に１回あるいは複数回のイオン注入で
形成する工程とを含むものであることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126872A JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126872A JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305437A true JPH02305437A (ja) | 1990-12-19 |
| JP2947816B2 JP2947816B2 (ja) | 1999-09-13 |
Family
ID=14945930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126872A Expired - Fee Related JP2947816B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947816B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4440109A1 (de) * | 1993-12-28 | 1995-06-29 | Fujitsu Ltd | Verfahren zum Herstellen einer Halbleitervorrichtung mit MOSFET |
| JPH09199612A (ja) * | 1995-12-30 | 1997-07-31 | Lg Semicon Co Ltd | 半導体素子の三重ウェル形成方法 |
| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237422A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| JPH01122997A (ja) * | 1987-09-29 | 1989-05-16 | Nokia Ab:Oy | ＧａＡｓフイルムの分子ビームエピタキシャル成長法 |
-
1989
- 1989-05-19 JP JP1126872A patent/JP2947816B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237422A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63305546A (ja) * | 1987-06-05 | 1988-12-13 | Seiko Instr & Electronics Ltd | 半導体集積回路装置の製造方法 |
| JPH01122997A (ja) * | 1987-09-29 | 1989-05-16 | Nokia Ab:Oy | ＧａＡｓフイルムの分子ビームエピタキシャル成長法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4440109A1 (de) * | 1993-12-28 | 1995-06-29 | Fujitsu Ltd | Verfahren zum Herstellen einer Halbleitervorrichtung mit MOSFET |
| JPH09199612A (ja) * | 1995-12-30 | 1997-07-31 | Lg Semicon Co Ltd | 半導体素子の三重ウェル形成方法 |
| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947816B2 (ja) | 1999-09-13 |
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