JPH08330439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330439A JPH08330439A JP7133341A JP13334195A JPH08330439A JP H08330439 A JPH08330439 A JP H08330439A JP 7133341 A JP7133341 A JP 7133341A JP 13334195 A JP13334195 A JP 13334195A JP H08330439 A JPH08330439 A JP H08330439A
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- JP
- Japan
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- conductivity type
- semiconductor substrate
- protective film
- well
- ion
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ラッチアップ耐性及びノイズ耐性の高い半導
体装置を提供する。 【構成】 低濃度基板４を熱酸化することによってイオ
ン注入のための酸化膜７を形成する。この酸化膜７上に
窒化膜８程度堆積させる。この膜上にレジスト９を塗布
した後、窒化膜も含めてパターン出しをする。３層の堆
積膜上からnウエル１用のリンを注入する。レジスト９
を除去した後、２層の堆積膜上から高濃度埋め込み層
（p+）２とpウエル３用のボロンを加速電圧430keV、ド
ーズ量7E12/cm2でウエハ全面に注入する。このとき、窒
化膜によって覆われている部分には、nトランジスタの
ウエル及びnチャネルストップとしての浅いpウエル３が
形成され、同時に、窒化膜によって覆われていない領域
はnウエルよりも深い高濃度埋め込み層（p+）２が形成
される。nウエルとpウエルは自己整合的に形成されるこ
とが可能であり、また、ウエルからVt制御までを１枚マ
スクにより形成されることも可能となる。
体装置を提供する。 【構成】 低濃度基板４を熱酸化することによってイオ
ン注入のための酸化膜７を形成する。この酸化膜７上に
窒化膜８程度堆積させる。この膜上にレジスト９を塗布
した後、窒化膜も含めてパターン出しをする。３層の堆
積膜上からnウエル１用のリンを注入する。レジスト９
を除去した後、２層の堆積膜上から高濃度埋め込み層
（p+）２とpウエル３用のボロンを加速電圧430keV、ド
ーズ量7E12/cm2でウエハ全面に注入する。このとき、窒
化膜によって覆われている部分には、nトランジスタの
ウエル及びnチャネルストップとしての浅いpウエル３が
形成され、同時に、窒化膜によって覆われていない領域
はnウエルよりも深い高濃度埋め込み層（p+）２が形成
される。nウエルとpウエルは自己整合的に形成されるこ
とが可能であり、また、ウエルからVt制御までを１枚マ
スクにより形成されることも可能となる。
Description
【０００１】
【産業上の利用分野】本発明は相補型半導体装置の微細
化を進める上で複雑化する製造プロセス工程を簡略化す
るとともに、顕在化するCMOSラッチアップ耐性やノイズ
耐性を向上した高密度で高速な相補型集積回路の半導体
装置に関するものである。
化を進める上で複雑化する製造プロセス工程を簡略化す
るとともに、顕在化するCMOSラッチアップ耐性やノイズ
耐性を向上した高密度で高速な相補型集積回路の半導体
装置に関するものである。
【０００２】
【従来の技術】超集積回路装置いわゆるVLSIにおいて、
高いノイズマージンならびに低消費電力の要請からCMOS
技術の重要性が増している。しかしながら、微細化に伴
い構成要素である２つのトランジスタ、すなわちn-チャ
ネルMOSFETおよびp-チャネルMOSFETの隣接部分での寄生
サイリスタ動作によって引き起こされるCMOSラッチアッ
プ現象や動作トランジスタが他のトランジスタに及ぼす
ノイズの影響が重要な問題となってきている。
高いノイズマージンならびに低消費電力の要請からCMOS
技術の重要性が増している。しかしながら、微細化に伴
い構成要素である２つのトランジスタ、すなわちn-チャ
ネルMOSFETおよびp-チャネルMOSFETの隣接部分での寄生
サイリスタ動作によって引き起こされるCMOSラッチアッ
プ現象や動作トランジスタが他のトランジスタに及ぼす
ノイズの影響が重要な問題となってきている。
【０００３】そこで、この解決のために種々の構造なら
びに製造方法が提案されている。例えば、ＵＳＰ5,160,
996（特願昭６３−５０８０３６号）にS.Odanaka等によ
って提案されている。その構造を図６に示す。
びに製造方法が提案されている。例えば、ＵＳＰ5,160,
996（特願昭６３−５０８０３６号）にS.Odanaka等によ
って提案されている。その構造を図６に示す。
【０００４】絶縁分離層直下に、高濃度で浅い第１導電
型のウエルと第２導電型のウエルを自己整合的に形成す
ることによって、チャネルストップのための製造プロセ
スを省略して、絶縁分離を達成することができる。この
ため第１導電型と第２導電型トランジスタの間隔を縮小
することが容易になる。
型のウエルと第２導電型のウエルを自己整合的に形成す
ることによって、チャネルストップのための製造プロセ
スを省略して、絶縁分離を達成することができる。この
ため第１導電型と第２導電型トランジスタの間隔を縮小
することが容易になる。
【０００５】また、第２導電型のウエルが高濃度の第１
導電型のウエルにて囲まれている。このため、第２導電
型ウエルから半導体基板の下方ならびに横方向に注入さ
れるラッチアップのトリガー電流を効率的に吸収するこ
とが出来、ラッチアップ耐性を向上させている。
導電型のウエルにて囲まれている。このため、第２導電
型ウエルから半導体基板の下方ならびに横方向に注入さ
れるラッチアップのトリガー電流を効率的に吸収するこ
とが出来、ラッチアップ耐性を向上させている。
【０００６】さらにこの構造は、第１導電型の半導体基
板と、一部がこの半導体基板表面より突出した絶縁分離
層を形成する分離工程と、この絶縁分離層の一部を含ん
で前記半導体基板上に選択的にフォトレジストパターン
を形成するパターン工程と、このフォトレジストパター
ンを用いて第１導電型のイオン種ならびに第２導電型イ
オン種を注入する注入工程を有し、この注入工程により
前記フォトレジストパターンで覆われていない前記半導
体基板内の上層部には第２導電型の領域を形成し、ま
た、前記第１導電型のイオン種の注入工程により前記第
２導電型の領域の下層部ならびに前記フォトレジストパ
ターンで覆われた前記半導体基板内の上層部に第１導電
型の領域を形成することによって製造できる。
板と、一部がこの半導体基板表面より突出した絶縁分離
層を形成する分離工程と、この絶縁分離層の一部を含ん
で前記半導体基板上に選択的にフォトレジストパターン
を形成するパターン工程と、このフォトレジストパター
ンを用いて第１導電型のイオン種ならびに第２導電型イ
オン種を注入する注入工程を有し、この注入工程により
前記フォトレジストパターンで覆われていない前記半導
体基板内の上層部には第２導電型の領域を形成し、ま
た、前記第１導電型のイオン種の注入工程により前記第
２導電型の領域の下層部ならびに前記フォトレジストパ
ターンで覆われた前記半導体基板内の上層部に第１導電
型の領域を形成することによって製造できる。
【０００７】このように、CMOS構造のラッチアップ耐性
やノイズ耐性を向上するための、CMOS構造を形成するウ
エルおよび基板内の高濃度層形成と、その製造方法が提
案されている。
やノイズ耐性を向上するための、CMOS構造を形成するウ
エルおよび基板内の高濃度層形成と、その製造方法が提
案されている。
【０００８】
【発明が解決しようとする課題】しかしながら、これら
の製造方法では、やはり十分ではない。というのも、高
密度化やラッチアップ耐性の向上とともに、半導体製造
においては製造プロセスの簡素化、および製造プロセス
の低価格化も重要な問題である。
の製造方法では、やはり十分ではない。というのも、高
密度化やラッチアップ耐性の向上とともに、半導体製造
においては製造プロセスの簡素化、および製造プロセス
の低価格化も重要な問題である。
【０００９】ＵＳＰ5,160,996によれば、半導体基板
と、一部がこの半導体基板表面より突出した絶縁分離層
を形成する分離工程と、この絶縁分離層の一部を含んで
前記半導体基板に選択的にフォトレジストパターンを形
成するパターン工程と、このフォトレジストパターンを
用いて第１導電型のイオン種ならびに第２導電型のイオ
ン種を注入する注入工程を有し、この注入工程により前
記フォトレジストパターンで覆われていない前記半導体
基板内の上層部には第２導電型の領域を形成し、また、
前記第１導電型のイオン種の注入工程により前記第２導
電型の領域の下部層ならびに前記フォトレジストパター
ンで覆われた前記半導体基板内の上層部に第１導電型の
領域を形成し、この第１導電型領域が前記絶縁分離層の
下部層で基板濃度よりも高い濃度にて連続して形成され
るような製造方法が提案されているが、この製造方法で
は１つのレジストパターンでリトログレードnとp両ウエ
ルを形成することは可能であるが、nとp両Vt制御用イオ
ン注入には各々さらなるレジストパターン工程を必要と
することになる。
と、一部がこの半導体基板表面より突出した絶縁分離層
を形成する分離工程と、この絶縁分離層の一部を含んで
前記半導体基板に選択的にフォトレジストパターンを形
成するパターン工程と、このフォトレジストパターンを
用いて第１導電型のイオン種ならびに第２導電型のイオ
ン種を注入する注入工程を有し、この注入工程により前
記フォトレジストパターンで覆われていない前記半導体
基板内の上層部には第２導電型の領域を形成し、また、
前記第１導電型のイオン種の注入工程により前記第２導
電型の領域の下部層ならびに前記フォトレジストパター
ンで覆われた前記半導体基板内の上層部に第１導電型の
領域を形成し、この第１導電型領域が前記絶縁分離層の
下部層で基板濃度よりも高い濃度にて連続して形成され
るような製造方法が提案されているが、この製造方法で
は１つのレジストパターンでリトログレードnとp両ウエ
ルを形成することは可能であるが、nとp両Vt制御用イオ
ン注入には各々さらなるレジストパターン工程を必要と
することになる。
【００１０】そこで本発明は、このような従来の製造方
法が有する問題点に鑑みてなされたもので、相補型半導
体装置の製造方法を提供することを目的とする。
法が有する問題点に鑑みてなされたもので、相補型半導
体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板に、絶縁分離層を選択的に形成
する工程と、前記半導体基板全面に一方導電型の電界効
果型トランジスタのしきい電圧制御用のイオン種をイオ
ン注入する工程と、前記一方導電型の電界効果型トラン
ジスタを形成する半導体基板を覆って保護膜をパターン
形成する工程と、他方導電型の電界効果トランジスタを
形成する半導体基板のみにしきい電圧制御用のイオン種
をイオン注入する工程とを備え、１回の保護膜パターン
形成により、第１導電型及び、第２導電型の電界効果型
トランジスタのチャネル領域を形成する半導体装置の製
造方法とする。
するために、半導体基板に、絶縁分離層を選択的に形成
する工程と、前記半導体基板全面に一方導電型の電界効
果型トランジスタのしきい電圧制御用のイオン種をイオ
ン注入する工程と、前記一方導電型の電界効果型トラン
ジスタを形成する半導体基板を覆って保護膜をパターン
形成する工程と、他方導電型の電界効果トランジスタを
形成する半導体基板のみにしきい電圧制御用のイオン種
をイオン注入する工程とを備え、１回の保護膜パターン
形成により、第１導電型及び、第２導電型の電界効果型
トランジスタのチャネル領域を形成する半導体装置の製
造方法とする。
【００１２】
【作用】絶縁分離層の一部を含んで耐熱性の高い保護膜
を半導体基板に堆積、パターン形成することによって、
軽いイオン種の高エネルギーイオン注入で半導体基板に
深さの違うウエルと埋め込み層を同時に形成することが
でき、ウエル形成後に熱処理を付加することによって高
エネルギー注入によって発生したダメージの回復を図
り、さらに耐熱性の高い保護膜をマスクとしてVt制御用
イオン注入工程までを１つのパターン形成によって連続
して行なうことができる。
を半導体基板に堆積、パターン形成することによって、
軽いイオン種の高エネルギーイオン注入で半導体基板に
深さの違うウエルと埋め込み層を同時に形成することが
でき、ウエル形成後に熱処理を付加することによって高
エネルギー注入によって発生したダメージの回復を図
り、さらに耐熱性の高い保護膜をマスクとしてVt制御用
イオン注入工程までを１つのパターン形成によって連続
して行なうことができる。
【００１３】
【実施例】以下、本発明の実施例を図１から図５に基づ
いて説明する。
いて説明する。
【００１４】図１においては、１はnウエル、２は高濃
度埋め込み層（p+）、３は高濃度埋め込み層２と連続的
につらなったpウエル、４は低濃度基板（p型）５はpト
ランジスタVt制御用p-層、６はnトランジスタVt制御用p
-層、７は注入保護酸化膜、８は窒化膜、９はレジス
ト、１０は絶縁分離膜である。
度埋め込み層（p+）、３は高濃度埋め込み層２と連続的
につらなったpウエル、４は低濃度基板（p型）５はpト
ランジスタVt制御用p-層、６はnトランジスタVt制御用p
-層、７は注入保護酸化膜、８は窒化膜、９はレジス
ト、１０は絶縁分離膜である。
【００１５】まず、図１（ｂ）に示すように、低濃度基
板（p）４を熱酸化することによってイオン注入のため
の保護酸化膜７を形成する。更に、この酸化膜上に耐熱
性を有し容易に除去可能な保護膜、例えば窒化膜８（も
しくはアンドープトポリシリコン等）をCVD法によって
0.3μm程度堆積させる。次に、この膜上にフォトレジス
ト９を1.0μm程度塗布した後、若干のテーパーをもたせ
て窒化膜も含めてパターン出しをする。この後、３層の
堆積膜上からnウエル１用のリンを加速電圧430keV、ド
ーズ量1.3E13/cm2で、また、PTS用のリンを加速電圧180
keV、ドーズ量2E12/cm2で注入する。
板（p）４を熱酸化することによってイオン注入のため
の保護酸化膜７を形成する。更に、この酸化膜上に耐熱
性を有し容易に除去可能な保護膜、例えば窒化膜８（も
しくはアンドープトポリシリコン等）をCVD法によって
0.3μm程度堆積させる。次に、この膜上にフォトレジス
ト９を1.0μm程度塗布した後、若干のテーパーをもたせ
て窒化膜も含めてパターン出しをする。この後、３層の
堆積膜上からnウエル１用のリンを加速電圧430keV、ド
ーズ量1.3E13/cm2で、また、PTS用のリンを加速電圧180
keV、ドーズ量2E12/cm2で注入する。
【００１６】次に図１（ｃ）に示すように、最上層のフ
ォトレジスト９を除去した後に２層の堆積膜上から高濃
度埋め込み層（p+）２とpウエル３用のボロンを加速電
圧430keV、ドーズ量7E12/cm2でウエハ全面に注入する。
このとき、窒化膜によって覆われている部分には、nト
ランジスタのウエル及びnチャネルストップとしての浅
いpウエル３が形成され、同時に、窒化膜によって覆わ
れていない領域はnウエルよりも深い高濃度埋め込み層
（p+）２が形成される。
ォトレジスト９を除去した後に２層の堆積膜上から高濃
度埋め込み層（p+）２とpウエル３用のボロンを加速電
圧430keV、ドーズ量7E12/cm2でウエハ全面に注入する。
このとき、窒化膜によって覆われている部分には、nト
ランジスタのウエル及びnチャネルストップとしての浅
いpウエル３が形成され、同時に、窒化膜によって覆わ
れていない領域はnウエルよりも深い高濃度埋め込み層
（p+）２が形成される。
【００１７】次に図１（ｄ）に示すように、この状態で
２層の堆積膜上からpトランジスタVt制御５用のボロン
を加速電圧20keV、ドーズ量1E11/cm2で注入する。この
ボロンは窒化膜８によって覆われている部分には注入さ
れず、窒化膜によって覆われていない領域にのみ注入さ
れる。この時、pトランジスタVt制御５のドーズ量はこ
の後に全面注入するnトランジスタVt制御６用ボロンの
ドーズ量と足されることを考慮しておき、ここではドー
ズ量はあらかじめ少なめにしている。
２層の堆積膜上からpトランジスタVt制御５用のボロン
を加速電圧20keV、ドーズ量1E11/cm2で注入する。この
ボロンは窒化膜８によって覆われている部分には注入さ
れず、窒化膜によって覆われていない領域にのみ注入さ
れる。この時、pトランジスタVt制御５のドーズ量はこ
の後に全面注入するnトランジスタVt制御６用ボロンの
ドーズ量と足されることを考慮しておき、ここではドー
ズ量はあらかじめ少なめにしている。
【００１８】さらに図１（ｅ）に示すように、窒化膜８
を除去した後に保護酸化膜７上からnトランジスタVt制
御６用のボロンを加速電圧20keV、ドーズ量2.0E12/cm2
でウエハ全面に注入する。
を除去した後に保護酸化膜７上からnトランジスタVt制
御６用のボロンを加速電圧20keV、ドーズ量2.0E12/cm2
でウエハ全面に注入する。
【００１９】そして図１（ｆ）に示すように、ｐウェル
領域３にも、ｎウェル領域１にもｎ型ポリシリコンから
なるゲート電極と、ゲート電極の両側のシリコン基板に
ソース・ドレインを形成する。ｐウェル領域３にはｎチ
ャネルＭＯＳＦＥＴを、ｎウェル領域１にはｐチャネル
ＭＯＳＦＥＴとなる。ここで両ＭＯＳＦＥＴのチャネル
領域には、ｐ-層があるため、ｎチャネルＭＯＳＦＥＴ
は表面チャネル型となり、ｐチャネルＭＯＳＦＥＴは埋
め込みチャネル型となる。
領域３にも、ｎウェル領域１にもｎ型ポリシリコンから
なるゲート電極と、ゲート電極の両側のシリコン基板に
ソース・ドレインを形成する。ｐウェル領域３にはｎチ
ャネルＭＯＳＦＥＴを、ｎウェル領域１にはｐチャネル
ＭＯＳＦＥＴとなる。ここで両ＭＯＳＦＥＴのチャネル
領域には、ｐ-層があるため、ｎチャネルＭＯＳＦＥＴ
は表面チャネル型となり、ｐチャネルＭＯＳＦＥＴは埋
め込みチャネル型となる。
【００２０】このように、本発明の製造方法の特徴的な
ことの１つは、耐熱性を有し容易に除去可能な保護膜と
フォトレジストを堆積し、その上から、nウエル形成の
ためのリンを注入し、次にフォトレジストのみ除去して
から、高濃度埋め込み層形成のためのボロンを注入する
ことと、さらにこの状態でpトランジスタVt制御形成の
ためのボロンを注入し、次に耐熱性を有し容易に除去可
能な保護膜を除去してから、nトランジスタVt制御形成
のためのボロンを注入することにある。３重積層膜によ
ってリンは完全に阻止されnウエルが選択的に形成され
るが、２重積層膜によってボロンは貫通し、深さの異な
る導電型領域を形成し、しかもnウエルとpウエルは自己
整合的に形成されることが可能であり、また、ウエルか
らVt制御までを１枚マスクにより形成されることも可能
となる。
ことの１つは、耐熱性を有し容易に除去可能な保護膜と
フォトレジストを堆積し、その上から、nウエル形成の
ためのリンを注入し、次にフォトレジストのみ除去して
から、高濃度埋め込み層形成のためのボロンを注入する
ことと、さらにこの状態でpトランジスタVt制御形成の
ためのボロンを注入し、次に耐熱性を有し容易に除去可
能な保護膜を除去してから、nトランジスタVt制御形成
のためのボロンを注入することにある。３重積層膜によ
ってリンは完全に阻止されnウエルが選択的に形成され
るが、２重積層膜によってボロンは貫通し、深さの異な
る導電型領域を形成し、しかもnウエルとpウエルは自己
整合的に形成されることが可能であり、また、ウエルか
らVt制御までを１枚マスクにより形成されることも可能
となる。
【００２１】また、もう１つの特徴について、図２及
び、図３で説明する。図２（a）は本発明の注入不純物
分布の一例を示す不純物濃度等高線図、図２（b）はnト
ランジスタチャネル部の深さ方向一次元不純物分布図、
図２（c）はnトランジスタチャネルストップ部の深さ方
向一次元不純物分布図、図２（d）はpトランジスタチャ
ネル部の深さ方向一次元不純物分布図、図２（e）はpト
ランジスタチャネルストップ部の深さ方向一次元不純物
分布図である。
び、図３で説明する。図２（a）は本発明の注入不純物
分布の一例を示す不純物濃度等高線図、図２（b）はnト
ランジスタチャネル部の深さ方向一次元不純物分布図、
図２（c）はnトランジスタチャネルストップ部の深さ方
向一次元不純物分布図、図２（d）はpトランジスタチャ
ネル部の深さ方向一次元不純物分布図、図２（e）はpト
ランジスタチャネルストップ部の深さ方向一次元不純物
分布図である。
【００２２】図２においては、浅いpウエル３は1.4E17/
cm3のピーク濃度の位置が表面から約0.6μmで、深い高
濃度埋め込み層（p+）２は1.4E17/cm3のピーク濃度の位
置が表面から約1.0μmとなりピーク位置の差を約0.4μm
とし、接続部の濃度も3E16/cm3と比較的高濃度にするこ
とが可能になっている。また、トランジスタ間のリーク
電流を抑制するチャネルストップも1E17/cm3と高濃度に
形成されている。
cm3のピーク濃度の位置が表面から約0.6μmで、深い高
濃度埋め込み層（p+）２は1.4E17/cm3のピーク濃度の位
置が表面から約1.0μmとなりピーク位置の差を約0.4μm
とし、接続部の濃度も3E16/cm3と比較的高濃度にするこ
とが可能になっている。また、トランジスタ間のリーク
電流を抑制するチャネルストップも1E17/cm3と高濃度に
形成されている。
【００２３】また、図３は、本発明の高濃度埋め込み層
（p+）２の有無によるラッチアップ耐性を示したシミュ
レーション結果である。図３（a）、図３（b）ともnウ
エル１、pウエル３、低濃度基板（p型）４等の深さ方向
の実効的な不純物分布は等しい。但し、図３（a）では
高濃度埋め込み層（p+）２を有するCMOS構造を、図３
（b）では高濃度埋め込み層（p+）２を有しないCMOS構
造をシミュレーションした。pウエルとn+拡散層に-3V、
p+拡散層に2nsecの間0.85Vバイアスを与えた時のポテン
シャル分布を示している。図３（ｂ）では、ｐチャネル
ＭＯＳＦＥＴのｐ+拡散層（ソース・ドレイン層）から
注入された正孔によって、ｐウェル３,４の電位が上昇
し、ラッチアップが起こることがわかる。
（p+）２の有無によるラッチアップ耐性を示したシミュ
レーション結果である。図３（a）、図３（b）ともnウ
エル１、pウエル３、低濃度基板（p型）４等の深さ方向
の実効的な不純物分布は等しい。但し、図３（a）では
高濃度埋め込み層（p+）２を有するCMOS構造を、図３
（b）では高濃度埋め込み層（p+）２を有しないCMOS構
造をシミュレーションした。pウエルとn+拡散層に-3V、
p+拡散層に2nsecの間0.85Vバイアスを与えた時のポテン
シャル分布を示している。図３（ｂ）では、ｐチャネル
ＭＯＳＦＥＴのｐ+拡散層（ソース・ドレイン層）から
注入された正孔によって、ｐウェル３,４の電位が上昇
し、ラッチアップが起こることがわかる。
【００２４】一方、図３（ａ）では、ｎウェル直下に高
濃度埋め込み層（ｐ+層）が存在するので、ｐチャネル
ＭＯＳＦＥＴのｐ+拡散層（ソース・ドレイン層）から
正孔が注入されても、ｐウェル２,３,４の電位の上昇は
ほとんど見られず、ラッチアップは起こっていないこと
がわかる。このように、図３（a）、図３（b）を比較し
て、明らかに図３（a）の高濃度埋め込み層（p+）２を
有するCMOS構造の方がラッチアップ耐圧が高いことがわ
かる。
濃度埋め込み層（ｐ+層）が存在するので、ｐチャネル
ＭＯＳＦＥＴのｐ+拡散層（ソース・ドレイン層）から
正孔が注入されても、ｐウェル２,３,４の電位の上昇は
ほとんど見られず、ラッチアップは起こっていないこと
がわかる。このように、図３（a）、図３（b）を比較し
て、明らかに図３（a）の高濃度埋め込み層（p+）２を
有するCMOS構造の方がラッチアップ耐圧が高いことがわ
かる。
【００２５】さらに、もう１つの特徴について図４及
び、図５で説明する。一般に表面チャネルトランジスタ
においては、ソース/ドレイン拡散層-基板間の接合容量
の低減や、基板バイアス効果を抑制するために、Vt制御
は浅く形成することが望ましく、また、埋め込みチャネ
ルトランジスタにおいては、Sパラを立ち上がらせて高
駆動力を得るために、Vt制御を浅く形成することが望ま
しい。
び、図５で説明する。一般に表面チャネルトランジスタ
においては、ソース/ドレイン拡散層-基板間の接合容量
の低減や、基板バイアス効果を抑制するために、Vt制御
は浅く形成することが望ましく、また、埋め込みチャネ
ルトランジスタにおいては、Sパラを立ち上がらせて高
駆動力を得るために、Vt制御を浅く形成することが望ま
しい。
【００２６】一方、トレンチ分離をもつトランジスタに
おいてはウエル注入後の熱処理の有無によって、Vtのチ
ャネル幅依存性が変化することが、アイ、イ、イ、イ、イ、テ゛ィ、エル、
1994年12月号（IEEE ED-L Vol.15, No.12, Dec. 1994）
でJ. A. Mandelmanらによって示されており、高エネル
ギーイオン注入後には欠陥回復のための熱処理が不可欠
であるとされている。そしてこれらの課題に対しても、
本発明においてはウエルとVt制御を同一のマスクで注入
してもVt制御のボロンはウエル拡散の影響を受けること
がなく、浅く形成することが可能である。
おいてはウエル注入後の熱処理の有無によって、Vtのチ
ャネル幅依存性が変化することが、アイ、イ、イ、イ、イ、テ゛ィ、エル、
1994年12月号（IEEE ED-L Vol.15, No.12, Dec. 1994）
でJ. A. Mandelmanらによって示されており、高エネル
ギーイオン注入後には欠陥回復のための熱処理が不可欠
であるとされている。そしてこれらの課題に対しても、
本発明においてはウエルとVt制御を同一のマスクで注入
してもVt制御のボロンはウエル拡散の影響を受けること
がなく、浅く形成することが可能である。
【００２７】イオン注入の加速電圧は、図１（ｂ）のリ
ンイオンでは、４００keV〜６００keV、図１（ｃ）のボ
ロンイオンでも、４００keV〜６００keVが適当な値であ
る。
ンイオンでは、４００keV〜６００keV、図１（ｃ）のボ
ロンイオンでも、４００keV〜６００keVが適当な値であ
る。
【００２８】（実施例２）図４は、ｐウェル３および高
濃度埋め込み層２を熱処理した後、Ｖt制御のためのイ
オン注入を行なった場合の実施例である。
濃度埋め込み層２を熱処理した後、Ｖt制御のためのイ
オン注入を行なった場合の実施例である。
【００２９】図４においては窒化膜８を堆積の状態で高
濃度埋め込み層（p+）２及びpウエル３を形成するため
のボロンの全面注入（図４（ｂ））と、pトランジスタV
t制御５のボロン注入を行っている（図４（ｃ））。
濃度埋め込み層（p+）２及びpウエル３を形成するため
のボロンの全面注入（図４（ｂ））と、pトランジスタV
t制御５のボロン注入を行っている（図４（ｃ））。
【００３０】この時、高エネルギー注入時に発生した欠
陥回復のための熱処理を、高濃度埋め込み層（p+）２及
びpウエル３形成のためのボロンの全面注入後に行い
（図４（ｂ））、熱処理後に、pトランジスタVt制御５
のボロン注入を行うことができる（図４（ｃ））。この
ため、Vt制御５、６のボロンはウエル拡散の影響を受け
ることがなく、浅く形成することが可能となるのであ
る。図４（ｂ）の点線が熱処理前であり、実線が熱処理
後である。このように、熱処理によりｎウェル１、ｐウ
ェル３、および高濃度埋め込み層２が拡散により、少し
広がっている。この後に、Ｖt制御のためのイオン注入
をおこない、このイオン注入による注入イオンの熱拡散
は特段考慮する必要がない。したがって、ｐ-層５を浅
く形成することができる。図５は埋め込みチャネルトラ
ンジスタのVt制御をウエル拡散の前と後で注入した時の
チャネル部深さ方向不純物分布図である。ウエル拡散後
にVt制御注入することによってVt制御が5nm程度浅くな
っている。
陥回復のための熱処理を、高濃度埋め込み層（p+）２及
びpウエル３形成のためのボロンの全面注入後に行い
（図４（ｂ））、熱処理後に、pトランジスタVt制御５
のボロン注入を行うことができる（図４（ｃ））。この
ため、Vt制御５、６のボロンはウエル拡散の影響を受け
ることがなく、浅く形成することが可能となるのであ
る。図４（ｂ）の点線が熱処理前であり、実線が熱処理
後である。このように、熱処理によりｎウェル１、ｐウ
ェル３、および高濃度埋め込み層２が拡散により、少し
広がっている。この後に、Ｖt制御のためのイオン注入
をおこない、このイオン注入による注入イオンの熱拡散
は特段考慮する必要がない。したがって、ｐ-層５を浅
く形成することができる。図５は埋め込みチャネルトラ
ンジスタのVt制御をウエル拡散の前と後で注入した時の
チャネル部深さ方向不純物分布図である。ウエル拡散後
にVt制御注入することによってVt制御が5nm程度浅くな
っている。
【００３１】（実施例３）本発明の第３の実施例につい
て説明する。実施例１と異なる点は、ｐウェル３に形成
したＭＯＳＦＥＴも、ｎウェル１に形成したＭＯＳＦＥ
Ｔもともに表面チャネル型であることである。
て説明する。実施例１と異なる点は、ｐウェル３に形成
したＭＯＳＦＥＴも、ｎウェル１に形成したＭＯＳＦＥ
Ｔもともに表面チャネル型であることである。
【００３２】図７（ａ）では、Ｖt制御のためのリンイ
オンをｎウェル１に注入し、ｎ-層を形成する。ここ
で、リンイオンのドーズ量は、この後に注入するボロン
イオンのドーズ量も考慮して多めにしておく。
オンをｎウェル１に注入し、ｎ-層を形成する。ここ
で、リンイオンのドーズ量は、この後に注入するボロン
イオンのドーズ量も考慮して多めにしておく。
【００３３】次に同図（ｂ）に示すように、全面にボロ
ンイオンを注入し、そしてｐウェル領域３にはｎチャネ
ルＭＯＳＦＥＴを、ｎチャネル領域１にはｐチャネルＭ
ＯＳＦＥＴを形成する。ここで両ＭＯＳＦＥＴはともに
表面チャネル型になる。
ンイオンを注入し、そしてｐウェル領域３にはｎチャネ
ルＭＯＳＦＥＴを、ｎチャネル領域１にはｐチャネルＭ
ＯＳＦＥＴを形成する。ここで両ＭＯＳＦＥＴはともに
表面チャネル型になる。
【００３４】
【発明の効果】以上、実施例はほんの一例に過ぎない
が、本発明の製造方法により、リトログレードnとp両ウ
エル及びVt制御を１つのレジストパターンで形成するこ
とができ、極めて高精度で高密度なパターン形成が可能
であり、一方のウエルと同導電型の高濃度埋め込み層を
連続的にかつ自己整合的に形成することができ、CMOSラ
ッチアップ耐性及びノイズ耐性の高いCMOS構造を得るこ
とができる。
が、本発明の製造方法により、リトログレードnとp両ウ
エル及びVt制御を１つのレジストパターンで形成するこ
とができ、極めて高精度で高密度なパターン形成が可能
であり、一方のウエルと同導電型の高濃度埋め込み層を
連続的にかつ自己整合的に形成することができ、CMOSラ
ッチアップ耐性及びノイズ耐性の高いCMOS構造を得るこ
とができる。
【００３５】さらに高濃度層の深い領域と浅い領域の深
さを他イオン種の注入条件に無関係に任意にかつ、極め
て容易に制御できるため、集積回路パターンに合わせて
CMOS構造を変えることができ、集積回路のラッチアップ
耐性及びノイズ耐性を向上させることができる。
さを他イオン種の注入条件に無関係に任意にかつ、極め
て容易に制御できるため、集積回路パターンに合わせて
CMOS構造を変えることができ、集積回路のラッチアップ
耐性及びノイズ耐性を向上させることができる。
【００３６】従って、本発明の相補型半導体装置の製造
方法は、CMOS技術に要求されるラッチアップ耐性及びノ
イズ耐性の高い相補型半導体装置を得るためには必要不
可欠なものであり、その工業的価値は極めて大きい。
方法は、CMOS技術に要求されるラッチアップ耐性及びノ
イズ耐性の高い相補型半導体装置を得るためには必要不
可欠なものであり、その工業的価値は極めて大きい。
【図１】本発明の一実施例における相補型半導体装置の
製造工程概略断面図
製造工程概略断面図
【図２】注入条件と注入不純物のプロファイルの一例を
示す不純物濃度分布図
示す不純物濃度分布図
【図３】高濃度埋め込み層（p+）の有無によるラッチア
ップ耐性を示すポテンシャル等高線図
ップ耐性を示すポテンシャル等高線図
【図４】本発明の請求項６に記載の相補型半導体装置の
製造工程概略断面図
製造工程概略断面図
【図５】埋め込みチャネルトランジスタのVt制御をそれ
ぞれウエル拡散の前と後とで注入した時のチャネル部深
さ方向不純物分布図
ぞれウエル拡散の前と後とで注入した時のチャネル部深
さ方向不純物分布図
【図６】従来の相補型半導体装置の構造断面図
【図７】本発明の一実施例における相補型半導体装置の
製造工程概略断面図
製造工程概略断面図
１ nウエル ２ 高濃度埋め込み層（p+） ３ pウエル ４ 低濃度基板（P） ５ pトランジスタVt制御p-層 ６ nトランジスタVt制御p-層 ７ 保護酸化膜 ８ 窒化膜 ９ レジスト １０ 絶縁分離膜 １１ p+層 １２ n+層 １３ ゲート電極 １４ ゲート酸化膜 １５ アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｖ 29/861 27/08 ３２１Ｂ 29/91 Ｄ
Claims (6)
- 【請求項１】半導体基板に、絶縁分離層を選択的に形成
する工程と、前記半導体基板全面に一方導電型の電界効
果型トランジスタのしきい電圧制御用のイオン種をイオ
ン注入する工程と、前記一方導電型の電界効果型トラン
ジスタを形成する半導体基板を覆って保護膜をパターン
形成する工程と、他方導電型の電界効果トランジスタを
形成する半導体基板のみにしきい電圧制御用のイオン種
をイオン注入する工程とを備え、１回の保護膜パターン
形成により、第１導電型及び、第２導電型の電界効果型
トランジスタのチャネル領域を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】第１導電型は表面チャネル、第２導電型は
埋め込みチャネルを形成する請求項１に記載の半導体装
置の製造方法。 - 【請求項３】半導体基板と、絶縁分離層を選択的に形成
する工程と、前記半導体基板全面に低エネルギーでイオ
ン注入する工程と、前記半導体基板に第１と第２の保護
膜からなる多層膜を選択的に形成するパターン工程と、
前記多層膜をマスクとして第１導電型のイオン種をイオ
ン注入し、第１導電型のウエルを形成する工程と、前記
第２の保護膜を除去する工程と、前記第１の保護膜で覆
われた前記半導体基板内には第２導電型のウエルを形成
し、前記第１の保護膜で覆われていない半導体基板の前
記第１導電型のウエル直下に、第２導電型の埋め込み層
を形成し、前記第２導電型ウエルと埋め込み層が前記絶
縁分離層の直下で前記第１導電型のウエルを取り囲ん
で、高濃度にて連続して形成される第２導電型のイオン
種をイオン注入する工程と、前記第１の保護膜をマスク
として、低エネルギーでイオン注入する工程を備えたこ
とを特徴とする、半導体装置の製造方法。 - 【請求項４】半導体基板と、絶縁分離層を選択的に形成
する工程と、前記半導体基板全面に第１と第２の保護膜
からなる多層膜を選択的に形成するパターン工程と、前
記多層膜をマスクとして第１導電型のイオン種をイオン
注入し、第１導電型のウエルを形成する工程と、前記第
２の保護膜を除去する工程と、前記第１の保護膜で覆わ
れた前記半導体基板内には第２導電型のウエルを形成
し、前記第１の保護膜で覆われていない半導体基板の前
記第１導電型のウエル直下に、第２導電型の埋め込み層
を形成し、前記第２導電型ウエルと埋め込み層が前記絶
縁分離層の直下で前記第１導電型のウエルを取り囲ん
で、高濃度にて連続して形成される第２導電型のイオン
種をイオン注入する工程と、前記第１の保護膜をマスク
として、低エネルギーでイオン注入する工程と、前記第
１の保護膜を除去後、半導体基板全面に低エネルギーで
イオン注入することを備えたことを特徴とする、半導体
装置の製造方法。 - 【請求項５】第２導電型のイオン種をイオン注入する工
程の後、第１の保護膜を残して熱処理する工程を備えた
請求項４に記載の半導体装置の製造方法。 - 【請求項６】半導体基板に、絶縁分離層を選択的に形成
する工程と、前記半導体基板に第１と第２の保護膜から
なる多層膜を選択的に形成する工程と、前記多層膜をマ
スクとして、高エネルギーのイオン種をイオン注入し、
一方導電型のウエルを形成する工程と、前記第２の保護
膜を除去し、第１の保護膜を残して熱処理する工程と、
前記第１の保護膜をマスクにして、低エネルギーのイオ
ン種をイオン注入する工程を備えたことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133341A JPH08330439A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133341A JPH08330439A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330439A true JPH08330439A (ja) | 1996-12-13 |
Family
ID=15102464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133341A Pending JPH08330439A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330439A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235617B1 (en) | 1998-01-28 | 2001-05-22 | Sony Corporation | Semiconductor device and its manufacturing method |
| US6531363B2 (en) * | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| US7247890B2 (en) | 2003-11-10 | 2007-07-24 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
-
1995
- 1995-05-31 JP JP7133341A patent/JPH08330439A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235617B1 (en) | 1998-01-28 | 2001-05-22 | Sony Corporation | Semiconductor device and its manufacturing method |
| US6531363B2 (en) * | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| US7247890B2 (en) | 2003-11-10 | 2007-07-24 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
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