JPH0576190B2 - - Google Patents
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型MOS電界効果トランジスタ
の高密度集積回路において、基板上のエピタキシ
ヤル成長層内にｎチヤネルトランジスタとｐチヤ
ネルトランジスタを収容するため隣接したｐ型ウ
エルとｎ型ウエルを製造する方法に関する。
の高密度集積回路において、基板上のエピタキシ
ヤル成長層内にｎチヤネルトランジスタとｐチヤ
ネルトランジスタを収容するため隣接したｐ型ウ
エルとｎ型ウエルを製造する方法に関する。
基板上のエピタキシヤル成長層内に形成するウ
エルにはトランジスタのしきい値電圧を種々の値
に調節するため適当なドーパントが多重イオン注
入によつて打ち込まれ、各イオン注入の際のマス
クとして感光樹脂構造と酸化シリコン又は窒化シ
リコン構造の双方又は一方が使用される。
エルにはトランジスタのしきい値電圧を種々の値
に調節するため適当なドーパントが多重イオン注
入によつて打ち込まれ、各イオン注入の際のマス
クとして感光樹脂構造と酸化シリコン又は窒化シ
リコン構造の双方又は一方が使用される。
従来のCMOS高密度集積回路の製造工程にお
いては、回路内のトランジスタのしきい値電圧を
種々の値に調整するため各種の技術による多重イ
オン注入過程が採用されているがこれらは著しく
高度の技術であり高価となる。
いては、回路内のトランジスタのしきい値電圧を
種々の値に調整するため各種の技術による多重イ
オン注入過程が採用されているがこれらは著しく
高度の技術であり高価となる。
L.C.Parilloその他による論文（“Twin Tub
CMOS−Ａ Technology for VLSI Circuits”，
Techn.Dig.IEDM 1980，291.1.，p.752−755）に
よりｎ型ウエルとｐ型ウエルを自己整合法を採用
することにより単一のマスクを使用するCMOS
過程によつて形成させることが公知である。この
場合両ウエルの自己整合式イオン注入では注入区
域縁端部においての侵入深さxjが通常の値5μｍで
あるときこの縁端部で広い重なり合いとｎおよび
ｐ−ドーピングの打ち消し合いを生ずる。これに
よるネガテイブ効果はフイールド酸化膜トランジ
スタのしきい値電圧が低下し、npn型およびpnp
型の寄生バイポーラトランジスタの電流増幅度が
上昇してラツチ・アツプ現象即ち寄生サイリスタ
の点弧確率の増大が起ることである。このような
厚膜酸化物層のしきい値電圧の著しい低下は回路
構成素子の破壊を招く。
CMOS−Ａ Technology for VLSI Circuits”，
Techn.Dig.IEDM 1980，291.1.，p.752−755）に
よりｎ型ウエルとｐ型ウエルを自己整合法を採用
することにより単一のマスクを使用するCMOS
過程によつて形成させることが公知である。この
場合両ウエルの自己整合式イオン注入では注入区
域縁端部においての侵入深さxjが通常の値5μｍで
あるときこの縁端部で広い重なり合いとｎおよび
ｐ−ドーピングの打ち消し合いを生ずる。これに
よるネガテイブ効果はフイールド酸化膜トランジ
スタのしきい値電圧が低下し、npn型およびpnp
型の寄生バイポーラトランジスタの電流増幅度が
上昇してラツチ・アツプ現象即ち寄生サイリスタ
の点弧確率の増大が起ることである。このような
厚膜酸化物層のしきい値電圧の著しい低下は回路
構成素子の破壊を招く。
両ウエルの外チヤネルイオン注入およびフイー
ルドイオン注入をも別々のマスクを使用して実施
する方法はY.Sakai其他による論文（“High
Packing Density，High Speed CMOS（Hi−
CMOS）Device Technology”，Jap.J.Appl.
Phys.18，Suppl.18−１，p.73−78）に記載され
ている。この方法の欠点は多数のマスキング工程
が必要であるため元来製作歩留りの点で問題の多
いCMOS製作工程に更に大きな負担がかかるこ
とである。
ルドイオン注入をも別々のマスクを使用して実施
する方法はY.Sakai其他による論文（“High
Packing Density，High Speed CMOS（Hi−
CMOS）Device Technology”，Jap.J.Appl.
Phys.18，Suppl.18−１，p.73−78）に記載され
ている。この方法の欠点は多数のマスキング工程
が必要であるため元来製作歩留りの点で問題の多
いCMOS製作工程に更に大きな負担がかかるこ
とである。
〔発明が解決しようとする課題〕
本発明の目的は、CMOS電界効果トランジス
タの高密度集積回路の製造において、できるだけ
製造工程の数が少なく、デバイスの機能を阻害せ
ず、しかもｎ型ウエルとｐ型ウエルの空間的重な
り合いとイオン注入領域の縁端における電荷の打
ち消し合いが生じないようなドーパント注入ウエ
ルの製造方法を提供することにある。
タの高密度集積回路の製造において、できるだけ
製造工程の数が少なく、デバイスの機能を阻害せ
ず、しかもｎ型ウエルとｐ型ウエルの空間的重な
り合いとイオン注入領域の縁端における電荷の打
ち消し合いが生じないようなドーパント注入ウエ
ルの製造方法を提供することにある。
上述の目的を達成するため、本発明の製造方法
においては、 (a) n+ドープシリコン基板上にｎドープエピタ
キシヤル層を設け、このエピタキシヤル層を酸
化物層で覆い、エピタキシヤル層の表面におい
てｐ型ウエルに対する領域を定める窒化シリコ
ンパターンを酸化物層上に作り、この窒化シリ
コンパターンを注入マスクとして用いてホウ素
イオンのイオン注入によりｐ型ウエルを作る工
程と、 (b) 酸化物層を溶解除去し、その際窒化シリコン
パターンの下に１〜2μｍの回り込みエツチン
グが行われ、基板の表面が露出するようにする
工程と、 (c) 基板の表面に局部酸化により酸化シリコンパ
ターンを作り、ホウ素イオンをエピタキシヤル
層の厚さの範囲にある侵入深さxjp（＝6μｍ）ま
で拡散侵入させる工程と、 (d) 窒化シリコンパターンを溶解除去する工程
と、 (e) 酸化シリコンパターンを注入マスクとして用
いてリンイオン又はヒ素イオンのイオン注入に
よりｎ型ウエルを作り、リンイオン又はヒ素イ
オンをホウ素イオンの侵入深さxjpの1/4以下の
侵入深さxjo（＝１〜1.5μｍ）まで拡散侵入させ
る工程と、 (f) 酸化シリコンパターンを除去し、全面に酸化
層を形成する工程と、 (g) ｎ型ウエルを窒化シリコン層と感光樹脂層で
覆い、ｐ型ウエル内のｎチヤネルトランジスタ
用の全区域を窒化シリコン層でマスクした後ｐ
型ウエル内のｎチヤネル・トランジスタに対す
るフイールド・イオン注入を実施する工程と、 (h) 窒化シリコン層をマスクとして局部酸化によ
りフイールド酸化物区域を作る工程と、 (i) 窒化シリコンマスク層及びその下の酸化層を
溶解除去した後表面全体を熱酸化してゲート酸
化膜の厚さを調整する工程と、 (j) ｐチヤネルおよびｎチヤネルのドーピングと
して全面的のホウ素イオン注入を実施し、その
際イオン注入量を他のイオン注入処理に適合さ
せてｎチヤネルトランジスタとｐチヤネルトラ
ンジスタができるだけ対称的なしきい値電圧を
持つように選定する工程と、 (k) ゲート領域形成のためポリシリコン層を析出
させこのポリシリコン層にパターンニングを行
う工程と、 (l) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が後で行なわれるソース・ドレ
ン・イオン注入に対してマスクとして作用しな
い厚さとなるように全表面を熱酸化する工程
と、 (m) ｐチヤネル・トランジスタのソース・ドレン
領域をマスクする窒化シリコン層を続くソー
ス・ドレン・イオン注入のときのマスクとなる
ように全面的に析出させる工程と、 (n) 窒化シリコン層にパターニングを行いｐチヤ
ネル・トランジスタの区域が窒化シリコン層で
覆われるようにする工程と、 (o) ｎチヤネル・トランジスタのソース・ドレン
領域を作るためのヒ素イオン注入を実施する工
程と、 (p) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が続くｐチヤネル・トランジス
タのソース・ドレン領域を作るためのイオン注
入に対してマスクとして作用する充分な厚さと
なるまで表面を熱酸化する工程と、 (q) 窒化シリコン構造を除去する工程と、 (r) ｐチヤネル・トランジスタのソース・ドレン
領域を作るため全面的のホウ素イオン注入を実
施する工程と を含むものである。
においては、 (a) n+ドープシリコン基板上にｎドープエピタ
キシヤル層を設け、このエピタキシヤル層を酸
化物層で覆い、エピタキシヤル層の表面におい
てｐ型ウエルに対する領域を定める窒化シリコ
ンパターンを酸化物層上に作り、この窒化シリ
コンパターンを注入マスクとして用いてホウ素
イオンのイオン注入によりｐ型ウエルを作る工
程と、 (b) 酸化物層を溶解除去し、その際窒化シリコン
パターンの下に１〜2μｍの回り込みエツチン
グが行われ、基板の表面が露出するようにする
工程と、 (c) 基板の表面に局部酸化により酸化シリコンパ
ターンを作り、ホウ素イオンをエピタキシヤル
層の厚さの範囲にある侵入深さxjp（＝6μｍ）ま
で拡散侵入させる工程と、 (d) 窒化シリコンパターンを溶解除去する工程
と、 (e) 酸化シリコンパターンを注入マスクとして用
いてリンイオン又はヒ素イオンのイオン注入に
よりｎ型ウエルを作り、リンイオン又はヒ素イ
オンをホウ素イオンの侵入深さxjpの1/4以下の
侵入深さxjo（＝１〜1.5μｍ）まで拡散侵入させ
る工程と、 (f) 酸化シリコンパターンを除去し、全面に酸化
層を形成する工程と、 (g) ｎ型ウエルを窒化シリコン層と感光樹脂層で
覆い、ｐ型ウエル内のｎチヤネルトランジスタ
用の全区域を窒化シリコン層でマスクした後ｐ
型ウエル内のｎチヤネル・トランジスタに対す
るフイールド・イオン注入を実施する工程と、 (h) 窒化シリコン層をマスクとして局部酸化によ
りフイールド酸化物区域を作る工程と、 (i) 窒化シリコンマスク層及びその下の酸化層を
溶解除去した後表面全体を熱酸化してゲート酸
化膜の厚さを調整する工程と、 (j) ｐチヤネルおよびｎチヤネルのドーピングと
して全面的のホウ素イオン注入を実施し、その
際イオン注入量を他のイオン注入処理に適合さ
せてｎチヤネルトランジスタとｐチヤネルトラ
ンジスタができるだけ対称的なしきい値電圧を
持つように選定する工程と、 (k) ゲート領域形成のためポリシリコン層を析出
させこのポリシリコン層にパターンニングを行
う工程と、 (l) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が後で行なわれるソース・ドレ
ン・イオン注入に対してマスクとして作用しな
い厚さとなるように全表面を熱酸化する工程
と、 (m) ｐチヤネル・トランジスタのソース・ドレン
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ように全面的に析出させる工程と、 (n) 窒化シリコン層にパターニングを行いｐチヤ
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程と、 (p) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が続くｐチヤネル・トランジス
タのソース・ドレン領域を作るためのイオン注
入に対してマスクとして作用する充分な厚さと
なるまで表面を熱酸化する工程と、 (q) 窒化シリコン構造を除去する工程と、 (r) ｐチヤネル・トランジスタのソース・ドレン
領域を作るため全面的のホウ素イオン注入を実
施する工程と を含むものである。
Parilloの方法と異りこ発明の方法ではｎ型ウ
エルより先にｐ型ウエルにドーパントイオンが注
入され深さxjpまで拡散する。エピタキシヤル成
長層の厚さがこの侵入深さxjpに等しいかそれよ
り僅か大きい程度に選ばれていることがこの発明
の一つの要点である。Parillo法に対して別の大
きな差異はｎ型ウエルの侵入深さxjoがｐ型ウエ
ルの侵入深さxjpの1/4以下になつていること、一
つの実施例ではxjpが6μｍであるのに対してxjoは
１乃至1.5μｍである。Pallilo法では同時に拡散侵
入し実質上等しい侵入深さ（xjp≒xjo）となつて
いるため、ｐ型ウエルとｎ型ウエルの間でドーパ
ントの打ち消し合いが生ずるが、この発明の方法
ではｎ型ウエルの侵入深さをｐ型ウエルの侵入深
さの1/4以下の小さい値とすることにより両ウエ
ル間の電荷補償を防止することができ、さらに両
ウエルのオーバーラツプが極めて小さくなり、ラ
ツチアツプ現象は許容し得る程度に僅かとなる。
ｎ型ウエルの侵入深さをｐ型ウエルの侵入深さの
１／４より大きい値にするとこのような効果は得ら
れなかつた。
エルより先にｐ型ウエルにドーパントイオンが注
入され深さxjpまで拡散する。エピタキシヤル成
長層の厚さがこの侵入深さxjpに等しいかそれよ
り僅か大きい程度に選ばれていることがこの発明
の一つの要点である。Parillo法に対して別の大
きな差異はｎ型ウエルの侵入深さxjoがｐ型ウエ
ルの侵入深さxjpの1/4以下になつていること、一
つの実施例ではxjpが6μｍであるのに対してxjoは
１乃至1.5μｍである。Pallilo法では同時に拡散侵
入し実質上等しい侵入深さ（xjp≒xjo）となつて
いるため、ｐ型ウエルとｎ型ウエルの間でドーパ
ントの打ち消し合いが生ずるが、この発明の方法
ではｎ型ウエルの侵入深さをｐ型ウエルの侵入深
さの1/4以下の小さい値とすることにより両ウエ
ル間の電荷補償を防止することができ、さらに両
ウエルのオーバーラツプが極めて小さくなり、ラ
ツチアツプ現象は許容し得る程度に僅かとなる。
ｎ型ウエルの侵入深さをｐ型ウエルの侵入深さの
１／４より大きい値にするとこのような効果は得ら
れなかつた。
この発明による両盆状区域の別の分離手段は酸
化物層の溶解除去の際窒化物マスクの下に回り込
みエツチング行なうことである。これによつて続
くマスク酸化処理による縁端が１〜2μｍだけ外
に押し出されｎ型ウエルのイオン注入部分はｐ型
ウエルのイオン注入部分からこの長さだけ離され
る。
化物層の溶解除去の際窒化物マスクの下に回り込
みエツチング行なうことである。これによつて続
くマスク酸化処理による縁端が１〜2μｍだけ外
に押し出されｎ型ウエルのイオン注入部分はｐ型
ウエルのイオン注入部分からこの長さだけ離され
る。
別の分離手段としては窒化シリコン層の下に回
り込みエツチングに追加して局部酸化処理におい
て長いくちばし形を作り、リン・イオン注入に際
してマスク作用を行なわせることである。このく
ちばし形の形成は低い温度（700℃）において高
圧（１〜２×106Pa）酸化処理を行なうことによ
つて可能となる。
り込みエツチングに追加して局部酸化処理におい
て長いくちばし形を作り、リン・イオン注入に際
してマスク作用を行なわせることである。このく
ちばし形の形成は低い温度（700℃）において高
圧（１〜２×106Pa）酸化処理を行なうことによ
つて可能となる。
ｎ型ウエルはｐ型ウエルに対して自己整合式に
リン又はヒ素イオン注入によつて作ることができ
る。注入イオン面密度が９×1011cm-2であり著し
く高いためフイールドイオン注入は不必要となり
そのマスクを省略することができる。従つてｐ型
ウエル、ｎ型ウエルおよびフイールド区域（ｐチ
ヤネル）の形状の決定には単一のマスクで足り
る。
リン又はヒ素イオン注入によつて作ることができ
る。注入イオン面密度が９×1011cm-2であり著し
く高いためフイールドイオン注入は不必要となり
そのマスクを省略することができる。従つてｐ型
ウエル、ｎ型ウエルおよびフイールド区域（ｐチ
ヤネル）の形状の決定には単一のマスクで足り
る。
次に図面を参照し実施例についてこの発明を更
に詳細に説明する。第１図乃至第７図に各工程に
おいて作られた構造の断面を示す。
に詳細に説明する。第１図乃至第７図に各工程に
おいて作られた構造の断面を示す。
第１図：工程の最初にｐ型ウエル５を作る。ｎ
ドープされたエピタキシヤル層２（比抵抗
10乃至50Ωcm）を備えたn+ドープシリコン
結晶基板１（（100）面、比抵抗0.01乃至
0.1Ωcm）を出発材料としてその上に酸化
物層３（厚さ50nm）と窒化シリコン層４
（厚さ100nm）を設け、窒化シリコン層４
に写真食刻技術により構造を作る。ｐ型ウ
エルを作るためのホウ素イオン注入６は面
密度1.5×1012cm-2、イオンエネルギー
160keVで実施する。
ドープされたエピタキシヤル層２（比抵抗
10乃至50Ωcm）を備えたn+ドープシリコン
結晶基板１（（100）面、比抵抗0.01乃至
0.1Ωcm）を出発材料としてその上に酸化
物層３（厚さ50nm）と窒化シリコン層４
（厚さ100nm）を設け、窒化シリコン層４
に写真食刻技術により構造を作る。ｐ型ウ
エルを作るためのホウ素イオン注入６は面
密度1.5×1012cm-2、イオンエネルギー
160keVで実施する。
第２図：酸化物層３を溶解除去し、その際窒化
シリコン層４の下に回り込みエツチングが
行われるようにする（この状態は後で第８
図に示す。）。続いて酸化処理を実施し厚さ
400nmの酸化層７を形成させる。続く拡散
過程においてホウ素イオンをエピタキシヤ
ル層２内に深さxjp＝6μｍまで拡散侵入さ
せる。エピタキシヤル層２の厚さはμｍで
ある。
シリコン層４の下に回り込みエツチングが
行われるようにする（この状態は後で第８
図に示す。）。続いて酸化処理を実施し厚さ
400nmの酸化層７を形成させる。続く拡散
過程においてホウ素イオンをエピタキシヤ
ル層２内に深さxjp＝6μｍまで拡散侵入さ
せる。エピタキシヤル層２の厚さはμｍで
ある。
第３図：窒化シリコン層４を除去し、全面的の
リン又はヒ素のイオン注入９（面密度９×
1011cm-2、エネルギー160keV）とそれに
続く拡散処理（侵入深さxjoは１乃至1.5μ
ｍ）によつてｎ型ウエル８を形成させる。
イオン注入の面密度が高いからｐチヤネル
層酸化膜トランジスタのしきい値電圧を調
整するフイールドイオン注入が省略され、
そのためのマスクを節約することができ
る。
リン又はヒ素のイオン注入９（面密度９×
1011cm-2、エネルギー160keV）とそれに
続く拡散処理（侵入深さxjoは１乃至1.5μ
ｍ）によつてｎ型ウエル８を形成させる。
イオン注入の面密度が高いからｐチヤネル
層酸化膜トランジスタのしきい値電圧を調
整するフイールドイオン注入が省略され、
そのためのマスクを節約することができ
る。
第４図：ｎ型ウエル８のドーパント注入が終つ
た後酸化物層７を腐食除去し、層７ａ（厚
さ50nm）を酸化し、窒化シリコン層１１
を厚さ120nmに析出させ、この窒化シリコ
ン層１１に構造を作る（マスクLOCOS
法）。ｐ型ウエル５に対するホウ素イオン
のフイールドイオン注入はｎ型ウエル８お
よびｐ型ウエル５内のｎチヤネル・トラン
ジスタの全区域を窒化シリコン層１１でマ
スクした後に実施する。ｐ型ウエル５の外
側の全区域はホウ素イオン注入１０が行わ
れる間感光樹脂構造１２によつて覆われて
いる。ホウ素イオン注入１０のイオン量と
エネルギーは１×1013cm-2，25keVとす
る。第４図に矢印１３で指示した表面縁端
部は以下の図面では除かれる。
た後酸化物層７を腐食除去し、層７ａ（厚
さ50nm）を酸化し、窒化シリコン層１１
を厚さ120nmに析出させ、この窒化シリコ
ン層１１に構造を作る（マスクLOCOS
法）。ｐ型ウエル５に対するホウ素イオン
のフイールドイオン注入はｎ型ウエル８お
よびｐ型ウエル５内のｎチヤネル・トラン
ジスタの全区域を窒化シリコン層１１でマ
スクした後に実施する。ｐ型ウエル５の外
側の全区域はホウ素イオン注入１０が行わ
れる間感光樹脂構造１２によつて覆われて
いる。ホウ素イオン注入１０のイオン量と
エネルギーは１×1013cm-2，25keVとす
る。第４図に矢印１３で指示した表面縁端
部は以下の図面では除かれる。
第５図：感光樹脂構造１２の除去後窒化シリコ
ン層１１をマスクとして局部酸化によりフ
イールド酸化膜区域１４を厚さ1000nmに
形成させる。窒化シリコン層１１を溶解除
去した後全表面を熱酸化し、ゲート酸化膜
１５を40nmの厚さ（これは通常のCMOS
過程の場合よりも薄い）に形成する。続い
て全面的のホウ素イオン注入１６によつて
ｐチヤネルとｎチヤネルをドープする。こ
のイオン注入量は他のイオン注入に合わせ
てｎチヤネルトランジスタとｐチヤネルト
ランジスタができるだけ対称的なしきい値
電圧を示すようにする。一つの実施例では
ホウ素イオン注入１０の注入量とイオンエ
ネルギーが６×1011cm-2と25keVに選ばれ
る。このときのしきい値電圧UTは0.8Vと
なる。このイオン注入は全面的に行なわれ
るから通常のCMOS法と異りマスクを必
要としない。
ン層１１をマスクとして局部酸化によりフ
イールド酸化膜区域１４を厚さ1000nmに
形成させる。窒化シリコン層１１を溶解除
去した後全表面を熱酸化し、ゲート酸化膜
１５を40nmの厚さ（これは通常のCMOS
過程の場合よりも薄い）に形成する。続い
て全面的のホウ素イオン注入１６によつて
ｐチヤネルとｎチヤネルをドープする。こ
のイオン注入量は他のイオン注入に合わせ
てｎチヤネルトランジスタとｐチヤネルト
ランジスタができるだけ対称的なしきい値
電圧を示すようにする。一つの実施例では
ホウ素イオン注入１０の注入量とイオンエ
ネルギーが６×1011cm-2と25keVに選ばれ
る。このときのしきい値電圧UTは0.8Vと
なる。このイオン注入は全面的に行なわれ
るから通常のCMOS法と異りマスクを必
要としない。
第６図：ここでは厚さ500nmのポリシリコン層
が析出し、それに構造が作られゲート１７
を形成する。全表面を熱酸化し露出してい
る酸化物層部分を厚い洩れ酸化層１４ａに
すると共にポリシリコン層１７の上に約
100nm厚さの酸化層１８を作る。この熱酸
化はｐ型ウエル５内のｎチヤネル・トラン
ジスタのソース・ドレン領域上の酸化層が
後で行われるソース・ドレンイオン注入に
対してマスク作用を行なわない厚さとなる
程度に実施する。これらの酸化層１４ａ，
１８は窒化シリコン層１９の下地となるも
ので、この窒化シリコン層の厚さがｎ型ウ
エル８内のｐチヤネル・トランジスタを形
成する際のヒ素イオン注入に対してマスク
作用を行なうように選ばれる。感光樹脂構
造２０によつて窒化シリコン層１９に構造
が作られ、ｎ型ウエル８内のｐチヤネル・
トランジスタ区域が窒化シリコン層によつ
て覆われる。ここでヒ素イオン注入２１を
面積密度６×1015cm-2、エネルギー80keV
で実施しｎチヤネルトランジスタのソー
ス・ドレン領域２２を作る。Motamediそ
の他による論文（“Design and
Evaluation of Ion Implanted CMOS
Structures”，IEEE Transact.Electr.
Devices，ED−27，〔３〕，p.578〜583）に
よる方法ではn+イオン注入とp+イオン注
入にそれぞれ固有のマスクが使用され歩留
りの低下を招くが、この発明の方法ではソ
ースとドレンのイオン注入にマスクが一つ
だけ使用され、又前記のParilloの方法の
ようにソース・ドレン領域に対して二重イ
オン注入を行なうことがないから歩留りの
低下の惧はない。
が析出し、それに構造が作られゲート１７
を形成する。全表面を熱酸化し露出してい
る酸化物層部分を厚い洩れ酸化層１４ａに
すると共にポリシリコン層１７の上に約
100nm厚さの酸化層１８を作る。この熱酸
化はｐ型ウエル５内のｎチヤネル・トラン
ジスタのソース・ドレン領域上の酸化層が
後で行われるソース・ドレンイオン注入に
対してマスク作用を行なわない厚さとなる
程度に実施する。これらの酸化層１４ａ，
１８は窒化シリコン層１９の下地となるも
ので、この窒化シリコン層の厚さがｎ型ウ
エル８内のｐチヤネル・トランジスタを形
成する際のヒ素イオン注入に対してマスク
作用を行なうように選ばれる。感光樹脂構
造２０によつて窒化シリコン層１９に構造
が作られ、ｎ型ウエル８内のｐチヤネル・
トランジスタ区域が窒化シリコン層によつ
て覆われる。ここでヒ素イオン注入２１を
面積密度６×1015cm-2、エネルギー80keV
で実施しｎチヤネルトランジスタのソー
ス・ドレン領域２２を作る。Motamediそ
の他による論文（“Design and
Evaluation of Ion Implanted CMOS
Structures”，IEEE Transact.Electr.
Devices，ED−27，〔３〕，p.578〜583）に
よる方法ではn+イオン注入とp+イオン注
入にそれぞれ固有のマスクが使用され歩留
りの低下を招くが、この発明の方法ではソ
ースとドレンのイオン注入にマスクが一つ
だけ使用され、又前記のParilloの方法の
ようにソース・ドレン領域に対して二重イ
オン注入を行なうことがないから歩留りの
低下の惧はない。
第７図：ヒ素イオン注入の後で行なわれる熱酸
化においてn+領域２２の酸化物層がｐチ
ヤネルトランジスタ作るためのホウ素イオ
ン注入２３に対して充分なマスク作用を行
なう厚さに成長する。この厚さは例えば
250nmである。この酸化処理は窒化シリコ
ン層１９が猶残存しているから実質上第二
のLOCOS過程である。窒化シリコン層１
９を除去した後ｎ型ウエル８内のチヤネ
ル・トランジスタのソース・ドレン領域形
成用の全面的ホウ素イオン注入を実施す
る。このイオン注入は注入イオン面密度４
×1015cm-2、イオンエネルギー25keVとす
る。打込まれたイオンを更に拡散させるこ
とによりｐチヤネル・トランジスタのソー
ス・ドレン領域２４が形成される。
化においてn+領域２２の酸化物層がｐチ
ヤネルトランジスタ作るためのホウ素イオ
ン注入２３に対して充分なマスク作用を行
なう厚さに成長する。この厚さは例えば
250nmである。この酸化処理は窒化シリコ
ン層１９が猶残存しているから実質上第二
のLOCOS過程である。窒化シリコン層１
９を除去した後ｎ型ウエル８内のチヤネ
ル・トランジスタのソース・ドレン領域形
成用の全面的ホウ素イオン注入を実施す
る。このイオン注入は注入イオン面密度４
×1015cm-2、イオンエネルギー25keVとす
る。打込まれたイオンを更に拡散させるこ
とによりｐチヤネル・トランジスタのソー
ス・ドレン領域２４が形成される。
絶縁分離層、接触孔および金属導体路構
成の形成は公知のCMOS技術の製造工程
に従つて行なわれる。
成の形成は公知のCMOS技術の製造工程
に従つて行なわれる。
第８図および第９図：ｐ型ウエル５を作るため
のホウ素イオン注入６の終了後酸化層３を
溶解除去する際窒化シリコン・マスク４の
下に深い回り込み腐食部分２５を作ること
により後に続くマスク酸化処理に際して縁
端部が外に向つて移動するようになる。ｎ
型ウエル８のイオン注入部はこの移動距離
（１〜2μｍ）だけｐ型ウエル５のイオン注
入部の縁端から離れている（矢印２６参
照）。
のホウ素イオン注入６の終了後酸化層３を
溶解除去する際窒化シリコン・マスク４の
下に深い回り込み腐食部分２５を作ること
により後に続くマスク酸化処理に際して縁
端部が外に向つて移動するようになる。ｎ
型ウエル８のイオン注入部はこの移動距離
（１〜2μｍ）だけｐ型ウエル５のイオン注
入部の縁端から離れている（矢印２６参
照）。
第１図から第７図まではこの発明の製造工程の
種々の段階においてのデバイスの断面図を示し、
第８図と第９図はこの発明の方法によつて作られ
たデバイスの隣り合つたウエルが互に分離されて
いる状態を示す断面図である。 １…基板、２…エピタキシヤル層、５…ｐ型ウ
エル、８…ｎ型ウエル、３…酸化物層、４…窒化
シリコン層。
種々の段階においてのデバイスの断面図を示し、
第８図と第９図はこの発明の方法によつて作られ
たデバイスの隣り合つたウエルが互に分離されて
いる状態を示す断面図である。 １…基板、２…エピタキシヤル層、５…ｐ型ウ
エル、８…ｎ型ウエル、３…酸化物層、４…窒化
シリコン層。
Claims (1)
- 【特許請求の範囲】 １ (a) n+ドープシリコン基板上にｎドープエ
ピタキシヤル層を設け、このエピタキシヤル層
を酸化物層で覆い、エピタキシヤル層の表面に
おいてｐ型ウエルに対する領域を定める窒化シ
リコンパターンを酸化物層上に作り、この窒化
シリコンパターンを注入マスクとして用いてホ
ウ素イオンのイオン注入によりｐ型ウエルを作
る工程と、 (b) 酸化物層を溶解除去し、その際窒化シリコン
パターンの下に１〜2μｍの回り込みエツチン
グが行われ、基板の表面が露出するようにする
工程と、 (c) 基板の表面に局部酸化により酸化シリコンパ
ターンを作り、ホウ素イオンをエピタキシヤル
層の厚さの範囲にある侵入深さxjp（＝6μｍ）ま
で拡散侵入させる工程と、 (d) 窒化シリコンパターンを溶解除去する工程
と、 (e) 酸化シリコンパターンを注入マスクとして用
いてリンイオン又はヒ素イオンのイオン注入に
よりｎ型ウエルを作り、リンイオン又はヒ素イ
オンをホウ素イオンの侵入深さxjpの1/4以下の
侵入深さxjo（＝１〜1.5μｍ）まで拡散侵入させ
る工程と、 (f) 酸化シリコンパターンを除去し、全面に酸化
層を形成する工程と、 (g) ｎ型ウエルを窒化シリコン層と感光樹脂層で
覆い、ｐ型ウエル内のｎチヤネルトランジスタ
用の全区域を窒化シリコン層でマスクした後ｐ
型ウエル内のｎチヤネル・トランジスタに対す
るフイールド・イオン注入を実施する工程と、 (h) 窒化シリコン層をマスクとして局部酸化によ
りフイールド酸化物区域を作る工程と、 (i) 窒化シリコンマスク層及びその下の酸化層を
溶解除去した後表面全体を熱酸化してゲート酸
化膜の厚さを調整する工程と、 (j) ｐチヤネルおよびｎチヤネルのドーピングと
して全面的のホウ素イオン注入を実施し、その
際イオン注入量を他のイオン注入処理に適合さ
せてｎチヤネルトランジスタとｐチヤネルトラ
ンジスタができるだけ対称的なしきい値電圧を
持つように選定する工程と、 (k) ゲート領域形成のためポリシリコン層を析出
させこのポリシリコン層にパターニングを行う
工程と、 (l) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が後で行なわれるソース・ドレ
ン・イオン注入に対してマスクとして作用しな
い厚さとなるように全表面を熱酸化する工程
と、 (m) ｐチヤネル・トランジスタのソース・ドレン
領域をマスクする窒化シリコン層を続くソー
ス・ドレン・イオン注入のときのマスクとなる
ように全面的に析出させる工程と、 (n) 窒化シリコン層にパターニングを行いｐチヤ
ネル・トランジスタの区域が窒化シリコン層で
覆われるようにする工程と、 (o) ｎチヤネル・トランジスタのソース・ドレン
領域を作るためのヒ素イオン注入を実施する工
程と、 (p) ｎチヤネル・トランジスタのソース・ドレン
領域上の酸化膜が続くｐチヤネル・トランジス
タのソース・ドレン領域を作るためのイオン注
入に対してマスクとして作用する充分な厚さと
なるまで表面を熱酸化する工程と、 (q) 窒化シリコン構造を除去する工程と、 (r) ｐチヤネル・トランジスタのソース・ドレン
領域を作るため全面的のホウ素イオン注入を実
施する工程と を含むことを特徴とするCMOS集積回路の製造
方法。 ２ 工程(b)においてエピタキシヤル層上の酸化物
層の溶解除去に際して窒化シリコン層の下に行う
回り込みエツチングに追加して、工程(c)における
酸化処理を圧力１〜２×106Pa、温度約700℃で
実施することを特徴とする特許請求の範囲第１項
記載の方法。 ３ 基板としてn+型にアンチモンをドープされ
比抵抗0.01〜0.1Ω・cmのシリコンの（100）面結
晶板を使用することを特徴とする特許請求の範囲
第１項または第２項記載の方法。 ４ 基板上のｎドープエピタキシヤル成長層の比
抵抗を10〜50Ω・cmに設定することを特徴とする
特許請求の範囲第１項乃至第３項のいずれか１項
に記載の方法。 ５ ｎ型ウエルをリン又はヒ素のイオン注入によ
つて作る際イオンエネルギーが160keVのとき注
入イオンの面密度を８〜12×1011cm-2とすること
を特徴とする特許請求の範囲第１項乃至第４項の
いずれか１項に記載の方法。 ６ ゲート酸化物層の厚さが工程(i)の終了後にお
いて最大40nmであるように調整されることを特
徴とする特許請求の範囲第１項乃至第５項のいず
れか１項に記載の方法。 ７ 酸化物層の厚さが酸化処理時間の選定により
工程(1)の終了後において50nmから200nmの間に
あるように調整されることを特徴とする特許請求
の範囲第１項乃至第６項のいずれか１項に記載の
方法。 ８ 窒化シリコン層の厚さが工程(m)の終了後にお
いて50nmから150nmの間にあるように調整され
ることを特徴とする特許請求の範囲第１項乃至第
７項のいずれか１項に記載の方法。 ９ 工程(o)においてのｎチヤネル・トランジスタ
のソース・ドレン領域に対するヒ素イオン注入の
注入イオン面密度とエネルギーが３〜６×1015cm
-2、80keVに選定されることを特徴とする特許請
求の範囲第１項乃至第８項のいずれか１項に記載
の方法。 １０ 酸化物層の厚さが工程(p)の終了後において
100乃至300nmの範囲内にあるように酸化処理時
間の選定によつて調整されることを特徴とする特
許請求の範囲第１項乃至第９項のいずれか１項に
記載の方法。 １１ 工程(r)においてのｐチヤネル・トランジス
タのソース・ドレン領域に対するホウ素イオン注
入の注入イオン面密度とエネルギーが２〜５×
1015cm-2および25keVに選ばれていることを特徴
とする特許請求の範囲第１項乃至第１０項のいず
れか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31491855 | 1981-12-11 | ||
| DE19813149185 DE3149185A1 (de) | 1981-12-11 | 1981-12-11 | Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107663A JPS58107663A (ja) | 1983-06-27 |
| JPH0576190B2 true JPH0576190B2 (ja) | 1993-10-22 |
Family
ID=6148526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216789A Granted JPS58107663A (ja) | 1981-12-11 | 1982-12-09 | 近接して設けられるド−パントイオン注入盆状区域の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4434543A (ja) |
| EP (1) | EP0081804B1 (ja) |
| JP (1) | JPS58107663A (ja) |
| DE (2) | DE3149185A1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574465A (en) * | 1982-04-13 | 1986-03-11 | Texas Instruments Incorporated | Differing field oxide thicknesses in dynamic memory device |
| US4507847A (en) * | 1982-06-22 | 1985-04-02 | Ncr Corporation | Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor |
| JPS5955054A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| DE3304588A1 (de) * | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| DE3330851A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| US4509991A (en) * | 1983-10-06 | 1985-04-09 | International Business Machines Corporation | Single mask process for fabricating CMOS structure |
| DE3340560A1 (de) * | 1983-11-09 | 1985-05-15 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen |
| US4596068A (en) * | 1983-12-28 | 1986-06-24 | Harris Corporation | Process for minimizing boron depletion in N-channel FET at the silicon-silicon oxide interface |
| US4554726A (en) * | 1984-04-17 | 1985-11-26 | At&T Bell Laboratories | CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well |
| US4599789A (en) * | 1984-06-15 | 1986-07-15 | Harris Corporation | Process of making twin well VLSI CMOS |
| US4621412A (en) * | 1984-09-17 | 1986-11-11 | Sony Corporation | Manufacturing a complementary MOSFET |
| US4677739A (en) * | 1984-11-29 | 1987-07-07 | Texas Instruments Incorporated | High density CMOS integrated circuit manufacturing process |
| US4929565A (en) * | 1986-03-04 | 1990-05-29 | Motorola, Inc. | High/low doping profile for twin well process |
| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
| US4760033A (en) * | 1986-04-08 | 1988-07-26 | Siemens Aktiengesellschaft | Method for the manufacture of complementary MOS field effect transistors in VLSI technology |
| JPS62286268A (ja) * | 1986-06-04 | 1987-12-12 | Sharp Corp | 半導体集積回路装置 |
| EP0250722A3 (de) * | 1986-07-04 | 1988-08-03 | Siemens Aktiengesellschaft | Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente |
| JPS6410644A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH0727974B2 (ja) * | 1988-04-26 | 1995-03-29 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| US5132241A (en) * | 1991-04-15 | 1992-07-21 | Industrial Technology Research Institute | Method of manufacturing minimum counterdoping in twin well process |
| JP3000739B2 (ja) * | 1991-08-22 | 2000-01-17 | 日本電気株式会社 | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 |
| KR950005464B1 (ko) * | 1992-02-25 | 1995-05-24 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| US5292681A (en) * | 1993-09-16 | 1994-03-08 | Micron Semiconductor, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
| KR0146080B1 (ko) * | 1995-07-26 | 1998-08-01 | 문정환 | 반도체 소자의 트윈 웰 형성방법 |
| TW336349B (en) * | 1997-11-14 | 1998-07-11 | United Microelectronics Corp | Process for producing IC well construction |
| US6391700B1 (en) * | 2000-10-17 | 2002-05-21 | United Microelectronics Corp. | Method for forming twin-well regions of semiconductor devices |
| US6348371B1 (en) | 2001-03-19 | 2002-02-19 | Taiwan Semiconductor Manufacturing Company | Method of forming self-aligned twin wells |
| DE102005004355B4 (de) * | 2005-01-31 | 2008-12-18 | Infineon Technologies Ag | Halbleitereinrichtung und Verfahren zu deren Herstellung |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934086A (ja) * | 1972-07-30 | 1974-03-29 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS5125230A (ja) * | 1974-08-26 | 1976-03-01 | Nissan Motor | |
| JPS539488A (en) * | 1976-07-15 | 1978-01-27 | Hitachi Ltd | Production of semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57162363A (en) * | 1981-03-13 | 1982-10-06 | Western Electric Co | Semiconductor device and method of producing same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
-
1981
- 1981-12-11 DE DE19813149185 patent/DE3149185A1/de not_active Ceased
-
1982
- 1982-11-02 US US06/438,903 patent/US4434543A/en not_active Expired - Lifetime
- 1982-12-08 EP EP82111357A patent/EP0081804B1/de not_active Expired
- 1982-12-08 DE DE8282111357T patent/DE3273862D1/de not_active Expired
- 1982-12-09 JP JP57216789A patent/JPS58107663A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934086A (ja) * | 1972-07-30 | 1974-03-29 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS5125230A (ja) * | 1974-08-26 | 1976-03-01 | Nissan Motor | |
| JPS539488A (en) * | 1976-07-15 | 1978-01-27 | Hitachi Ltd | Production of semiconductor device |
| JPS5643756A (en) * | 1979-09-18 | 1981-04-22 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57162363A (en) * | 1981-03-13 | 1982-10-06 | Western Electric Co | Semiconductor device and method of producing same |
Also Published As
| Publication number | Publication date |
|---|---|
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| US4434543A (en) | 1984-03-06 |
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