JP3132460B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ、ｎチャネルＭＯＳトランジスタ及びｐチャネル
ＭＯＳトランジスタを有するＢｉＣＭＯＳトランジスタ
の製造に好適な半導体装置の製造方法に関し、特に、ゲ
ート電極とソース−ドレイン領域との間のショートの抑
制を図った半導体装置の製造方法に関する。
ジスタ、ｎチャネルＭＯＳトランジスタ及びｐチャネル
ＭＯＳトランジスタを有するＢｉＣＭＯＳトランジスタ
の製造に好適な半導体装置の製造方法に関し、特に、ゲ
ート電極とソース−ドレイン領域との間のショートの抑
制を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】近時、２層ポリシリコン電極を有するバ
イポーラトランジスタにおいては、コレクタ抵抗の低減
が性能向上のための重要な要素の一つとなっている。そ
して、コレクタ抵抗を低減させるために、コレクタ領域
にトレンチを形成し、このトレンチにタングステン等か
らなる金属層を埋め込むことにより、コレクタ領域の不
純物濃度の最も濃い部分から電極を引き出す構造が有効
な手段として検討されている。
イポーラトランジスタにおいては、コレクタ抵抗の低減
が性能向上のための重要な要素の一つとなっている。そ
して、コレクタ抵抗を低減させるために、コレクタ領域
にトレンチを形成し、このトレンチにタングステン等か
らなる金属層を埋め込むことにより、コレクタ領域の不
純物濃度の最も濃い部分から電極を引き出す構造が有効
な手段として検討されている。
【０００３】例えば、ＵＳＰ５、３５８、８８２号に
は、コレクタ領域にトレンチを形成する半導体装置の製
造方法が開示されている。図７（ａ）及び（ｂ）はＵＳ
Ｐ５、３５８、８８２号に開示された従来の半導体装置
の製造方法を工程順に示す断面図である。この従来の製
造方法においては、図７（ａ）に示すように、シリコン
基板１０１上に、ｎ+埋込み層１０２、ｎ型エピタキシ
ャル層１０４、素子分離酸化膜１０５、ベース電極１１
３、シリコン窒化膜１１４、エミッタ開口部１１５、真
性ベース領域１１６及びサイドウォール１１７を順次形
成する。
は、コレクタ領域にトレンチを形成する半導体装置の製
造方法が開示されている。図７（ａ）及び（ｂ）はＵＳ
Ｐ５、３５８、８８２号に開示された従来の半導体装置
の製造方法を工程順に示す断面図である。この従来の製
造方法においては、図７（ａ）に示すように、シリコン
基板１０１上に、ｎ+埋込み層１０２、ｎ型エピタキシ
ャル層１０４、素子分離酸化膜１０５、ベース電極１１
３、シリコン窒化膜１１４、エミッタ開口部１１５、真
性ベース領域１１６及びサイドウォール１１７を順次形
成する。
【０００４】次に、ｎ+エミッタポリシリコン層を全面
に成長させる。そして、図７（ｂ）に示すように、レジ
ストマスクを使用してｎ+エミッタポリシリコン電極１
１８を形成すると共に、ｎ+埋込み層１０２まで到達す
るコレクタトレンチ１１９を形成する。
に成長させる。そして、図７（ｂ）に示すように、レジ
ストマスクを使用してｎ+エミッタポリシリコン電極１
１８を形成すると共に、ｎ+埋込み層１０２まで到達す
るコレクタトレンチ１１９を形成する。
【０００５】この従来のバイポーラトランジスタの製造
方法をＣＭＯＳが組み込まれたＢｉＣＭＯＳの製造に応
用させた半導体装置の製造方法について説明する。
方法をＣＭＯＳが組み込まれたＢｉＣＭＯＳの製造に応
用させた半導体装置の製造方法について説明する。
【０００６】図８（ａ）乃至（ｃ）並びに図９（ａ）及
び（ｂ）は従来の半導体装置の製造方法を工程順に示す
断面図である。上述のコレクタトレンチの形成方法を２
層ポリシリコン電極を有するＢｉＣＭＯＳトランジスタ
の製造に応用させる場合、先ず、図９（ａ）に示すよう
に、ｐ型シリコン基板１５１をバイポーラトランジスタ
が形成されるバイポーラ領域１８１とｎチャネルＭＯＳ
トランジスタが形成されるｎＭＯＳ領域１８２とｐチャ
ネルＭＯＳトランジスタが形成されるｐＭＯＳ領域１８
３とに区画する。次に、ｎ型不純物のイオン注入により
バイポーラ領域１８１上及びｐＭＯＳ領域１８３上にｎ
+型埋込み層１５２を選択的に形成し、ｐ型不純物のイ
オン注入によりｎＭＯＳ領域１８２上にｐ+型埋込み層
１５３を形成する。その後、全面にｎ型エピタキシャル
層１５４を形成する。次いで、膜厚が１０乃至４０ｎｍ
の熱酸化膜１５７及び膜厚が１００乃至２００ｎｍのシ
リコン窒化膜１５６を全面に順次成長させる。その後、
レジストマスクを使用して素子分離酸化膜が形成される
領域内のシリコン窒化膜１５６及び熱酸化膜１５７をド
ライエッチングにより除去する。更に、前記素子分離酸
化膜が形成される領域内のｎ型エピタキシャル層１５４
を３０乃至１００ｎｍの厚さ分だけドライエッチングに
より除去した後、レジストマスクを除去する。そして、
膜厚が２００乃至４００ｎｍの素子分離酸化膜１５５を
選択的に成長させる。
び（ｂ）は従来の半導体装置の製造方法を工程順に示す
断面図である。上述のコレクタトレンチの形成方法を２
層ポリシリコン電極を有するＢｉＣＭＯＳトランジスタ
の製造に応用させる場合、先ず、図９（ａ）に示すよう
に、ｐ型シリコン基板１５１をバイポーラトランジスタ
が形成されるバイポーラ領域１８１とｎチャネルＭＯＳ
トランジスタが形成されるｎＭＯＳ領域１８２とｐチャ
ネルＭＯＳトランジスタが形成されるｐＭＯＳ領域１８
３とに区画する。次に、ｎ型不純物のイオン注入により
バイポーラ領域１８１上及びｐＭＯＳ領域１８３上にｎ
+型埋込み層１５２を選択的に形成し、ｐ型不純物のイ
オン注入によりｎＭＯＳ領域１８２上にｐ+型埋込み層
１５３を形成する。その後、全面にｎ型エピタキシャル
層１５４を形成する。次いで、膜厚が１０乃至４０ｎｍ
の熱酸化膜１５７及び膜厚が１００乃至２００ｎｍのシ
リコン窒化膜１５６を全面に順次成長させる。その後、
レジストマスクを使用して素子分離酸化膜が形成される
領域内のシリコン窒化膜１５６及び熱酸化膜１５７をド
ライエッチングにより除去する。更に、前記素子分離酸
化膜が形成される領域内のｎ型エピタキシャル層１５４
を３０乃至１００ｎｍの厚さ分だけドライエッチングに
より除去した後、レジストマスクを除去する。そして、
膜厚が２００乃至４００ｎｍの素子分離酸化膜１５５を
選択的に成長させる。
【０００７】次に、図８（ｂ）に示すように、シリコン
窒化膜１５６及び熱酸化膜１５７をウェットエッチング
により除去する。その後、膜厚が５乃至２０ｎｍの熱酸
化膜を成長させ、レジストマスクを使用してｎＭＯＳ領
域１８２上のｎ型エピタキシャル層１５４内にｐウェル
１５８を、ｐＭＯＳ領域１８３上のｎ型エピタキシャル
層１５４内にｎウェル１５９を形成する。次いで、前記
熱酸化膜を除去し、膜厚が５乃至１０ｎｍのゲート酸化
膜１６１を全面に成長させる。その後、レジストマスク
を使用してバイポーラ領域１８１上のゲート酸化膜１６
１を除去し、全面に膜厚が１００乃至３００ｎｍのポリ
シリコン層１６３を成長させる。そして、レジストマス
クを使用してｎＭＯＳ領域１８２上のポリシリコン層１
６３にｎ型不純物をイオン注入することにより、この領
域上にｎ+ポリシリコン層１６３ａを形成する。更に、
ｎ型不純物がイオン注入されたｎＭＯＳ領域１８２上の
ポリシリコン層１６３をレジストマスク１７６で被覆し
てｐ型不純物、例えば、ボロンをバイポーラ領域１８１
又はｐＭＯＳ領域１８３上のポリシリコン層１６３にイ
オン注入することにより、これらの領域上にｐ+ポリシ
リコン層１６３ｂを形成する。
窒化膜１５６及び熱酸化膜１５７をウェットエッチング
により除去する。その後、膜厚が５乃至２０ｎｍの熱酸
化膜を成長させ、レジストマスクを使用してｎＭＯＳ領
域１８２上のｎ型エピタキシャル層１５４内にｐウェル
１５８を、ｐＭＯＳ領域１８３上のｎ型エピタキシャル
層１５４内にｎウェル１５９を形成する。次いで、前記
熱酸化膜を除去し、膜厚が５乃至１０ｎｍのゲート酸化
膜１６１を全面に成長させる。その後、レジストマスク
を使用してバイポーラ領域１８１上のゲート酸化膜１６
１を除去し、全面に膜厚が１００乃至３００ｎｍのポリ
シリコン層１６３を成長させる。そして、レジストマス
クを使用してｎＭＯＳ領域１８２上のポリシリコン層１
６３にｎ型不純物をイオン注入することにより、この領
域上にｎ+ポリシリコン層１６３ａを形成する。更に、
ｎ型不純物がイオン注入されたｎＭＯＳ領域１８２上の
ポリシリコン層１６３をレジストマスク１７６で被覆し
てｐ型不純物、例えば、ボロンをバイポーラ領域１８１
又はｐＭＯＳ領域１８３上のポリシリコン層１６３にイ
オン注入することにより、これらの領域上にｐ+ポリシ
リコン層１６３ｂを形成する。
【０００８】次に、図８（ｃ）に示すように、レジスト
マスク１７６を除去し、全面に膜厚が５０乃至２００ｎ
ｍのシリコン窒化膜１６４を成長させる。次いで、シリ
コン窒化膜１６４並びにｐ+ポリシリコン層１６３ａ及
び１６３ｂを選択的に除去することにより、バイポーラ
トランジスタのエミッタが形成される領域にエミッタ開
口部１６５を形成する共に、バイポーラトランジスタの
ベース電極となるｐ+ポリシリコン電極１６０ｃ、ｎチ
ャネルＭＯＳトランジスタのゲート電極１６０ａ及びｐ
チャネルＭＯＳトランジスタのゲート電極１６０ｂを同
時に形成する。このとき、オーバーエッチングにより、
浅い溝１６９ａが形成される。そして、膜厚が５０乃至
２００ｎｍの窒化膜を成長させエッチバックすることに
より、エミッタ開口部１６５の内側面、ｐ+ポリシリコ
ン電極１６０ｃ並びにゲート電極１６０ａ及び１６０ｂ
の側面にサイドウォール１６７を形成する。
マスク１７６を除去し、全面に膜厚が５０乃至２００ｎ
ｍのシリコン窒化膜１６４を成長させる。次いで、シリ
コン窒化膜１６４並びにｐ+ポリシリコン層１６３ａ及
び１６３ｂを選択的に除去することにより、バイポーラ
トランジスタのエミッタが形成される領域にエミッタ開
口部１６５を形成する共に、バイポーラトランジスタの
ベース電極となるｐ+ポリシリコン電極１６０ｃ、ｎチ
ャネルＭＯＳトランジスタのゲート電極１６０ａ及びｐ
チャネルＭＯＳトランジスタのゲート電極１６０ｂを同
時に形成する。このとき、オーバーエッチングにより、
浅い溝１６９ａが形成される。そして、膜厚が５０乃至
２００ｎｍの窒化膜を成長させエッチバックすることに
より、エミッタ開口部１６５の内側面、ｐ+ポリシリコ
ン電極１６０ｃ並びにゲート電極１６０ａ及び１６０ｂ
の側面にサイドウォール１６７を形成する。
【０００９】次に、希フッ酸を使用してバイポーラトラ
ンジスタのエミッタが形成される領域のｎ型エピタキシ
ャル層１５４上にある数ｎｍ程度の自然酸化膜を処理す
る。次いで、図９（ａ）に示すように、膜厚が１００乃
至３００ｎｍのｎ+ポリシリコン層１６８を全面に成長
させる。
ンジスタのエミッタが形成される領域のｎ型エピタキシ
ャル層１５４上にある数ｎｍ程度の自然酸化膜を処理す
る。次いで、図９（ａ）に示すように、膜厚が１００乃
至３００ｎｍのｎ+ポリシリコン層１６８を全面に成長
させる。
【００１０】次に、図９（ｂ）に示すように、レジスト
マスクを使用して少なくともエミッタ開口部１６５に残
るようにｎ+ポリシリコン層１６８をパターニングする
ことにより、ｎ+エミッタポリシリコン電極１６８ａを
形成すると共に、溝１６９ａを深化させてコレクタトレ
ンチ１６９をｎ+埋込み層１５２まで到達させる。
マスクを使用して少なくともエミッタ開口部１６５に残
るようにｎ+ポリシリコン層１６８をパターニングする
ことにより、ｎ+エミッタポリシリコン電極１６８ａを
形成すると共に、溝１６９ａを深化させてコレクタトレ
ンチ１６９をｎ+埋込み層１５２まで到達させる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来の方法により半導体装置を製造すると、ｎ+エミッ
タポリシリコン電極１６８ａの形成及びコレクタトレン
チ１６９の深化の際に、図９（ｂ）に示すように、ゲー
ト電極１６０ａ及び１６０ｂの側面に形成されたサイド
ウォール１６７の外側にポリシリコン残存層１６８ｂが
残存する。ポリシリコン残存層１６８ｂが形成される
と、ゲート電極１６０ａ及び１６０ｂとソース−ドレイ
ン領域との間でショートが発生する虞が高くなる。ま
た、後の洗浄工程において、ポリシリコン残存層１６８
ｂはごみの発生源ともなる。そこで、ポリシリコン残存
層１６８ｂをなくすために、オーバーエッチング時間を
長くすることも考えられるが、この場合には、ＣＭＯＳ
トランジスタのサイドウォール１６７の膜厚が変動して
しまう。
従来の方法により半導体装置を製造すると、ｎ+エミッ
タポリシリコン電極１６８ａの形成及びコレクタトレン
チ１６９の深化の際に、図９（ｂ）に示すように、ゲー
ト電極１６０ａ及び１６０ｂの側面に形成されたサイド
ウォール１６７の外側にポリシリコン残存層１６８ｂが
残存する。ポリシリコン残存層１６８ｂが形成される
と、ゲート電極１６０ａ及び１６０ｂとソース−ドレイ
ン領域との間でショートが発生する虞が高くなる。ま
た、後の洗浄工程において、ポリシリコン残存層１６８
ｂはごみの発生源ともなる。そこで、ポリシリコン残存
層１６８ｂをなくすために、オーバーエッチング時間を
長くすることも考えられるが、この場合には、ＣＭＯＳ
トランジスタのサイドウォール１６７の膜厚が変動して
しまう。
【００１２】更に、希フッ酸を使用する自然酸化膜の処
理の際にＣＭＯＳトランジスタのサイドウォール１６７
が露出しているので、サイドウォール１６７に窒化膜で
はなく酸化膜を使用する場合には、その膜厚が変動して
しまう。
理の際にＣＭＯＳトランジスタのサイドウォール１６７
が露出しているので、サイドウォール１６７に窒化膜で
はなく酸化膜を使用する場合には、その膜厚が変動して
しまう。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、コレクタ抵抗の低減のためにコレクタ領域
にトレンチを形成し、ＣＭＯＳトランジスタのゲート電
極とソース−ドレイン領域との間のショートを防止する
ことができると共に、ＣＭＯＳトランジスタのサイドウ
ォールの膜厚の変動を抑制することができる半導体装置
の製造方法を提供することを目的とする。
のであって、コレクタ抵抗の低減のためにコレクタ領域
にトレンチを形成し、ＣＭＯＳトランジスタのゲート電
極とソース−ドレイン領域との間のショートを防止する
ことができると共に、ＣＭＯＳトランジスタのサイドウ
ォールの膜厚の変動を抑制することができる半導体装置
の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板をバイポーラトランジスタが
形成されるバイポーラ領域と少なくとも１個のＭＯＳト
ランジスタが形成されるＭＯＳ領域とに区画する工程
と、前記バイポーラ領域上に選択的に埋込み層を形成す
る工程と、前記埋込み層上にシリコン層を形成する工程
と、少なくとも前記ＭＯＳ領域上にポリシリコン層を形
成する工程と、前記バイポーラ領域上に前記バイポーラ
トランジスタのエミッタ電極を形成する工程と、前記シ
リコン層及び前記ポリシリコン層を同時にパターニング
することにより、前記ＭＯＳ領域上に前記ＭＯＳトラン
ジスタのゲート電極を形成すると共に、前記シリコン層
に前記埋込み層まで到達するコレクタトレンチを形成す
る工程とを有することを特徴とする。
の製造方法は、半導体基板をバイポーラトランジスタが
形成されるバイポーラ領域と少なくとも１個のＭＯＳト
ランジスタが形成されるＭＯＳ領域とに区画する工程
と、前記バイポーラ領域上に選択的に埋込み層を形成す
る工程と、前記埋込み層上にシリコン層を形成する工程
と、少なくとも前記ＭＯＳ領域上にポリシリコン層を形
成する工程と、前記バイポーラ領域上に前記バイポーラ
トランジスタのエミッタ電極を形成する工程と、前記シ
リコン層及び前記ポリシリコン層を同時にパターニング
することにより、前記ＭＯＳ領域上に前記ＭＯＳトラン
ジスタのゲート電極を形成すると共に、前記シリコン層
に前記埋込み層まで到達するコレクタトレンチを形成す
る工程とを有することを特徴とする。
【００１５】前記半導体基板を前記バイポーラ領域と前
記ＭＯＳ領域とに区画する工程は、前記ＭＯＳ領域をｎ
チャネルＭＯＳトランジスタが形成されるｎＭＯＳ領域
とｐチャネルＭＯＳトランジスタが形成されるｐＭＯＳ
領域とに区画する工程を有することができる。
記ＭＯＳ領域とに区画する工程は、前記ＭＯＳ領域をｎ
チャネルＭＯＳトランジスタが形成されるｎＭＯＳ領域
とｐチャネルＭＯＳトランジスタが形成されるｐＭＯＳ
領域とに区画する工程を有することができる。
【００１６】また、前記シリコン層及び前記ポリシリコ
ン層を同時にパターニングする工程の後に、前記ゲート
電極の側面にサイドウォールを形成する工程を有しても
よい。
ン層を同時にパターニングする工程の後に、前記ゲート
電極の側面にサイドウォールを形成する工程を有しても
よい。
【００１７】このとき、前記サイドウォールを酸化膜及
び窒化膜からなる群から選択された１種の絶縁膜から形
成することができる。
び窒化膜からなる群から選択された１種の絶縁膜から形
成することができる。
【００１８】更に、前記ポリシリコン層を形成する工程
は、前記ポリシリコン層を前記バイポーラ領域上にも形
成する工程であり、前記シリコン層及び前記ポリシリコ
ン層を同時にパターニングする工程は、前記ポリシリコ
ン層のパターニングにより前記バイポーラ領域上に前記
バイポーラトランジスタのベース電極を形成する工程を
有することができる。
は、前記ポリシリコン層を前記バイポーラ領域上にも形
成する工程であり、前記シリコン層及び前記ポリシリコ
ン層を同時にパターニングする工程は、前記ポリシリコ
ン層のパターニングにより前記バイポーラ領域上に前記
バイポーラトランジスタのベース電極を形成する工程を
有することができる。
【００１９】更にまた、前記ポリシリコン層を形成する
工程の後に、前記ｎＭＯＳ領域上の前記ポリシリコン層
にｎ型不純物をイオン注入する工程と、前記ｐＭＯＳ領
域上の前記ポリシリコン層及び前記バイポーラ領域上の
前記ポリシリコン層にｐ型不純物をイオン注入する工程
とを有し、前記シリコン層及び前記ポリシリコン層を同
時にパターニングする工程は、前記ポリシリコン層を前
記ベース電極、前記ｎチャネルＭＯＳトランジスタのゲ
ート電極及び前記ｐチャネルＭＯＳトランジスタのゲー
ト電極の形状にパターニングすると共に、前記コレクタ
トレンチを形成する工程を有することができる。
工程の後に、前記ｎＭＯＳ領域上の前記ポリシリコン層
にｎ型不純物をイオン注入する工程と、前記ｐＭＯＳ領
域上の前記ポリシリコン層及び前記バイポーラ領域上の
前記ポリシリコン層にｐ型不純物をイオン注入する工程
とを有し、前記シリコン層及び前記ポリシリコン層を同
時にパターニングする工程は、前記ポリシリコン層を前
記ベース電極、前記ｎチャネルＭＯＳトランジスタのゲ
ート電極及び前記ｐチャネルＭＯＳトランジスタのゲー
ト電極の形状にパターニングすると共に、前記コレクタ
トレンチを形成する工程を有することができる。
【００２０】また、前記ポリシリコン層を形成する工程
の後に、前記ｐＭＯＳ領域上の前記ポリシリコン層及び
前記バイポーラ領域上の前記ポリシリコン層にｐ型不純
物をイオン注入する工程と、前記ｎＭＯＳ領域上の前記
ポリシリコン層にｎ型不純物をイオン注入する工程とを
有し、前記シリコン層及び前記ポリシリコン層を同時に
パターニングする工程は、前記ポリシリコン層を前記ベ
ース電極、前記ｎチャネルＭＯＳトランジスタのゲート
電極及び前記ｐチャネルＭＯＳトランジスタのゲート電
極の形状にパターニングすると共に、前記コレクタトレ
ンチを形成する工程を有してもよい。
の後に、前記ｐＭＯＳ領域上の前記ポリシリコン層及び
前記バイポーラ領域上の前記ポリシリコン層にｐ型不純
物をイオン注入する工程と、前記ｎＭＯＳ領域上の前記
ポリシリコン層にｎ型不純物をイオン注入する工程とを
有し、前記シリコン層及び前記ポリシリコン層を同時に
パターニングする工程は、前記ポリシリコン層を前記ベ
ース電極、前記ｎチャネルＭＯＳトランジスタのゲート
電極及び前記ｐチャネルＭＯＳトランジスタのゲート電
極の形状にパターニングすると共に、前記コレクタトレ
ンチを形成する工程を有してもよい。
【００２１】更に、前記ポリシリコン層を形成する工程
は、前記ｎＭＯＳ領域上及びｐＭＯＳ領域上にｎ+ポリ
シリコン層を形成する工程と、少なくとも前記バイポー
ラ領域上にｐ+ポリシリコン層を形成する工程とを有
し、前記シリコン層及び前記ポリシリコン層を同時にパ
ターニングする工程は、前記ｐ+ポリシリコン層を前記
ベース電極の形状にパターニングすると共に、前記シリ
コン層にその膜厚方向の中間部分まで到達する溝を形成
する工程と、前記ｎ+ポリシリコン層を前記ｎチャネル
ＭＯＳトランジスタのゲート電極及び前記ｐチャネルＭ
ＯＳトランジスタのゲート電極の形状にパターニングす
ると共に、前記溝を深化させて前記コレクタトレンチを
形成する工程とを有してもよい。
は、前記ｎＭＯＳ領域上及びｐＭＯＳ領域上にｎ+ポリ
シリコン層を形成する工程と、少なくとも前記バイポー
ラ領域上にｐ+ポリシリコン層を形成する工程とを有
し、前記シリコン層及び前記ポリシリコン層を同時にパ
ターニングする工程は、前記ｐ+ポリシリコン層を前記
ベース電極の形状にパターニングすると共に、前記シリ
コン層にその膜厚方向の中間部分まで到達する溝を形成
する工程と、前記ｎ+ポリシリコン層を前記ｎチャネル
ＭＯＳトランジスタのゲート電極及び前記ｐチャネルＭ
ＯＳトランジスタのゲート電極の形状にパターニングす
ると共に、前記溝を深化させて前記コレクタトレンチを
形成する工程とを有してもよい。
【００２２】本発明においては、バイポーラトランジス
タのエミッタ電極を形成した後に、ポリシリコン層をパ
ターニングすることによりＭＯＳトランジスタのゲート
電極を形成すると共に、シリコン層をパターニングする
ことによりバイポーラトランジスタのコレクタトレンチ
を形成しているので、ＭＯＳトランジスタのサイドウォ
ール上にポリシリコン層が残存することを防止すること
ができる。これにより、ゲート電極とソース−ドレイン
領域との間のショートを防止することができる。更に、
希フッ酸を使用した自然酸化膜の処理後にサイドウォー
ルを形成することができるため、サイドウォールを酸化
膜から形成しても、その膜厚の変動を抑制することがで
きる。
タのエミッタ電極を形成した後に、ポリシリコン層をパ
ターニングすることによりＭＯＳトランジスタのゲート
電極を形成すると共に、シリコン層をパターニングする
ことによりバイポーラトランジスタのコレクタトレンチ
を形成しているので、ＭＯＳトランジスタのサイドウォ
ール上にポリシリコン層が残存することを防止すること
ができる。これにより、ゲート電極とソース−ドレイン
領域との間のショートを防止することができる。更に、
希フッ酸を使用した自然酸化膜の処理後にサイドウォー
ルを形成することができるため、サイドウォールを酸化
膜から形成しても、その膜厚の変動を抑制することがで
きる。
【００２３】
【発明の実施の形態】以下、本発明の実施例方法に係る
半導体装置の製造方法について、添付の図面を参照して
具体的に説明する。図１（ａ）乃至（ｃ）、図２（ａ）
乃至（ｃ）並びに図３（ａ）及び（ｂ）は本発明の第１
の実施例方法に係る半導体装置の製造方法を工程順に示
す断面図である。本実施例方法においては、２層ポリシ
リコン電極を有するバイポーラトランジスタをＢｉＣＭ
ＯＳ半導体装置に応用し、従来の製造方法と同様に、工
程短縮のためにＣＭＯＳトランジスタのゲート電極とバ
イポーラトランジスタのベース電極とを同一のポリシリ
コン層から形成する。
半導体装置の製造方法について、添付の図面を参照して
具体的に説明する。図１（ａ）乃至（ｃ）、図２（ａ）
乃至（ｃ）並びに図３（ａ）及び（ｂ）は本発明の第１
の実施例方法に係る半導体装置の製造方法を工程順に示
す断面図である。本実施例方法においては、２層ポリシ
リコン電極を有するバイポーラトランジスタをＢｉＣＭ
ＯＳ半導体装置に応用し、従来の製造方法と同様に、工
程短縮のためにＣＭＯＳトランジスタのゲート電極とバ
イポーラトランジスタのベース電極とを同一のポリシリ
コン層から形成する。
【００２４】本実施例方法においては、先ず、図１
（ａ）に示すように、ｐ型シリコン基板１をバイポーラ
トランジスタが形成されるバイポーラ領域３１とｎチャ
ネルＭＯＳトランジスタが形成されるｎＭＯＳ領域３２
とｐチャネルＭＯＳトランジスタが形成されるｐＭＯＳ
領域３３とに区画する。次に、ｎ型不純物のイオン注入
によりバイポーラ領域３１上及びｐＭＯＳ領域３３上に
ｎ+型埋込み層２を選択的に形成し、ｐ型不純物のイオ
ン注入によりｎＭＯＳ領域３２上にｐ+型埋込み層３を
形成する。その後、全面に厚さが１乃至２μｍ、比抵抗
が０．５乃至２（Ω・ｃｍ）のシリコンエピタキシャル
層からなるｎ型コレクタ層４を形成する。次いで、膜厚
が１０乃至４０ｎｍの熱酸化膜７及び膜厚が１００乃至
２００ｎｍのシリコン窒化膜６を全面に順次成長させ
る。その後、レジストマスクを使用して素子分離酸化膜
が形成される領域内のシリコン窒化膜６及び熱酸化膜７
をドライエッチングにより除去する。更に、前記素子分
離酸化膜が形成される領域内のｎ型コレクタ層４を３０
乃至１００ｎｍの厚さ分だけドライエッチングにより除
去した後、レジストマスクを除去する。そして、膜厚が
２００乃至４００ｎｍの素子分離酸化膜５を選択的に成
長させる。
（ａ）に示すように、ｐ型シリコン基板１をバイポーラ
トランジスタが形成されるバイポーラ領域３１とｎチャ
ネルＭＯＳトランジスタが形成されるｎＭＯＳ領域３２
とｐチャネルＭＯＳトランジスタが形成されるｐＭＯＳ
領域３３とに区画する。次に、ｎ型不純物のイオン注入
によりバイポーラ領域３１上及びｐＭＯＳ領域３３上に
ｎ+型埋込み層２を選択的に形成し、ｐ型不純物のイオ
ン注入によりｎＭＯＳ領域３２上にｐ+型埋込み層３を
形成する。その後、全面に厚さが１乃至２μｍ、比抵抗
が０．５乃至２（Ω・ｃｍ）のシリコンエピタキシャル
層からなるｎ型コレクタ層４を形成する。次いで、膜厚
が１０乃至４０ｎｍの熱酸化膜７及び膜厚が１００乃至
２００ｎｍのシリコン窒化膜６を全面に順次成長させ
る。その後、レジストマスクを使用して素子分離酸化膜
が形成される領域内のシリコン窒化膜６及び熱酸化膜７
をドライエッチングにより除去する。更に、前記素子分
離酸化膜が形成される領域内のｎ型コレクタ層４を３０
乃至１００ｎｍの厚さ分だけドライエッチングにより除
去した後、レジストマスクを除去する。そして、膜厚が
２００乃至４００ｎｍの素子分離酸化膜５を選択的に成
長させる。
【００２５】次に、図１（ｂ）に示すように、シリコン
窒化膜６及び熱酸化膜７をウェットエッチングにより除
去する。その後、膜厚が５乃至２０ｎｍの熱酸化膜を成
長させ、レジストマスクを使用してｎＭＯＳ領域３２上
のｎ型コレクタ層４内にｐウェル８を、ｐＭＯＳ領域３
３上のｎ型コレクタ層４内にｎウェル９を形成する。次
いで、前記熱酸化膜を除去し、膜厚が５乃至１０ｎｍの
ゲート酸化膜１１を全面に成長させる。その後、レジス
トマスクを使用してバイポーラ領域３１上のゲート酸化
膜１１を除去し、全面に膜厚が１００乃至３００ｎｍの
ポリシリコン層１３を成長させる。そして、レジストマ
スクを使用してｎＭＯＳ領域３２上のポリシリコン層１
３にｎ型不純物をイオン注入することにより、この領域
上にｎ+ポリシリコン層１３ａを形成する。更に、ｎ型
不純物がイオン注入されたｎＭＯＳ領域３２上のポリシ
リコン層１３をレジストマスク２６で被覆してｐ型不純
物、例えば、ボロンをバイポーラ領域３１又はｐＭＯＳ
領域３３上のポリシリコン層１３にイオン注入すること
により、これらの領域上にｐ+ポリシリコン層１３ｂを
形成する。
窒化膜６及び熱酸化膜７をウェットエッチングにより除
去する。その後、膜厚が５乃至２０ｎｍの熱酸化膜を成
長させ、レジストマスクを使用してｎＭＯＳ領域３２上
のｎ型コレクタ層４内にｐウェル８を、ｐＭＯＳ領域３
３上のｎ型コレクタ層４内にｎウェル９を形成する。次
いで、前記熱酸化膜を除去し、膜厚が５乃至１０ｎｍの
ゲート酸化膜１１を全面に成長させる。その後、レジス
トマスクを使用してバイポーラ領域３１上のゲート酸化
膜１１を除去し、全面に膜厚が１００乃至３００ｎｍの
ポリシリコン層１３を成長させる。そして、レジストマ
スクを使用してｎＭＯＳ領域３２上のポリシリコン層１
３にｎ型不純物をイオン注入することにより、この領域
上にｎ+ポリシリコン層１３ａを形成する。更に、ｎ型
不純物がイオン注入されたｎＭＯＳ領域３２上のポリシ
リコン層１３をレジストマスク２６で被覆してｐ型不純
物、例えば、ボロンをバイポーラ領域３１又はｐＭＯＳ
領域３３上のポリシリコン層１３にイオン注入すること
により、これらの領域上にｐ+ポリシリコン層１３ｂを
形成する。
【００２６】次に、図１（ｃ）に示すように、レジスト
マスク２６を除去し、全面に絶縁膜１４を形成する。絶
縁膜１４は、例えば、シリコン窒化膜である。次いで、
バイポーラトランジスタのエミッタが形成される領域の
絶縁膜１４及びｐ+ポリシリコン層１３ｂを除去してエ
ミッタ開口部１５を形成する。その後、エミッタ開口部
１５内に膜厚が数ｎｍ程度の熱酸化膜を形成する。そし
て、ボロン又はＢＦ2を加速エネルギーが１０乃至３０
ｋｅＶ、ドーズ量が２×１０13乃至７×１０13（ｃ
ｍ-2）の条件でイオン注入することにより、真性ベース
領域１６を形成する。その後、前記熱酸化膜を除去す
る。更に、膜厚が５０乃至２００ｎｍのシリコン窒化膜
を成長させエッチバックすることにより、エミッタ開口
部１５の内側面にシリコン窒化膜からなるサイドウォー
ル１７を形成する。
マスク２６を除去し、全面に絶縁膜１４を形成する。絶
縁膜１４は、例えば、シリコン窒化膜である。次いで、
バイポーラトランジスタのエミッタが形成される領域の
絶縁膜１４及びｐ+ポリシリコン層１３ｂを除去してエ
ミッタ開口部１５を形成する。その後、エミッタ開口部
１５内に膜厚が数ｎｍ程度の熱酸化膜を形成する。そし
て、ボロン又はＢＦ2を加速エネルギーが１０乃至３０
ｋｅＶ、ドーズ量が２×１０13乃至７×１０13（ｃ
ｍ-2）の条件でイオン注入することにより、真性ベース
領域１６を形成する。その後、前記熱酸化膜を除去す
る。更に、膜厚が５０乃至２００ｎｍのシリコン窒化膜
を成長させエッチバックすることにより、エミッタ開口
部１５の内側面にシリコン窒化膜からなるサイドウォー
ル１７を形成する。
【００２７】次に、希フッ酸を使用してバイポーラトラ
ンジスタのエミッタが形成される領域のｎ型コレクタ層
４上にある数ｎｍ程度の自然酸化膜を処理する。次い
で、膜厚が１００乃至３００ｎｍのｎ+ポリシリコン層
を全面に成長させる。このｎ+ポリシリコン層には、例
えば、ヒ素がドープされている。そして、図２（ａ）に
示すように、レジストマスクを使用して少なくともエミ
ッタ開口部に残るようにこのｎ+ポリシリコン層をパタ
ーニングすることにより、ｎ+エミッタポリシリコン電
極１８を形成する。
ンジスタのエミッタが形成される領域のｎ型コレクタ層
４上にある数ｎｍ程度の自然酸化膜を処理する。次い
で、膜厚が１００乃至３００ｎｍのｎ+ポリシリコン層
を全面に成長させる。このｎ+ポリシリコン層には、例
えば、ヒ素がドープされている。そして、図２（ａ）に
示すように、レジストマスクを使用して少なくともエミ
ッタ開口部に残るようにこのｎ+ポリシリコン層をパタ
ーニングすることにより、ｎ+エミッタポリシリコン電
極１８を形成する。
【００２８】次に、図２（ｂ）に示すように、絶縁膜１
４並びにｐ+ポリシリコン層１３ａ及び１３ｂをパター
ニングしてバイポーラトランジスタのベース電極となる
ｐ+ポリシリコン電極１０ｃ、ｎチャネルＭＯＳトラン
ジスタのゲート電極１０ａ及びｐチャネルＭＯＳトラン
ジスタのゲート電極１０ｂを同時に形成する。更に、ｎ
型コレクタ層４をオーバーエッチングすることにより、
ｎ+埋込み層２まで達するコレクタトレンチ１９を形成
する。
４並びにｐ+ポリシリコン層１３ａ及び１３ｂをパター
ニングしてバイポーラトランジスタのベース電極となる
ｐ+ポリシリコン電極１０ｃ、ｎチャネルＭＯＳトラン
ジスタのゲート電極１０ａ及びｐチャネルＭＯＳトラン
ジスタのゲート電極１０ｂを同時に形成する。更に、ｎ
型コレクタ層４をオーバーエッチングすることにより、
ｎ+埋込み層２まで達するコレクタトレンチ１９を形成
する。
【００２９】次に、全面に膜厚が５０乃至２００ｎｍの
酸化膜を全面に成長させる。その後、この酸化膜をエッ
チバックすることにより、図２（ｃ）に示すように、ゲ
ート電極１０ａ及び１０ｂ、ｐ+ポリシリコン電極１０
ｃ並びにｎ+エミッタポリシリコン電極１８の側面にサ
イドウォール２０を形成する。
酸化膜を全面に成長させる。その後、この酸化膜をエッ
チバックすることにより、図２（ｃ）に示すように、ゲ
ート電極１０ａ及び１０ｂ、ｐ+ポリシリコン電極１０
ｃ並びにｎ+エミッタポリシリコン電極１８の側面にサ
イドウォール２０を形成する。
【００３０】次いで、図３（ａ）に示すように、レジス
トマスクを使用したイオン注入により、ｐウェル８内に
ソース−ドレイン領域２３ａを形成し、ｎウェル９内に
ソース−ドレイン領域２３ｂを形成する。そして、ラピ
ッドサーマルアニーリング（ＲＴＡ）法により、１００
０乃至１１００℃、１０乃至６０秒間の条件で熱処理を
行う。これにより、ｎ+エミッタポリシリコン電極１８
を拡散源としてヒ素が拡散してｎ+真性エミッタ領域２
１が形成されると同時に、ｐ+ポリシリコン電極１０ｃ
からボロンが拡散してｐ+グラフトベース領域２２が形
成される。また、これと同時に、ｎＭＯＳ領域３２及び
ｐＭＯＳ領域３３上のソース−ドレイン領域２３ａ及び
２３ｂも活性化される。
トマスクを使用したイオン注入により、ｐウェル８内に
ソース−ドレイン領域２３ａを形成し、ｎウェル９内に
ソース−ドレイン領域２３ｂを形成する。そして、ラピ
ッドサーマルアニーリング（ＲＴＡ）法により、１００
０乃至１１００℃、１０乃至６０秒間の条件で熱処理を
行う。これにより、ｎ+エミッタポリシリコン電極１８
を拡散源としてヒ素が拡散してｎ+真性エミッタ領域２
１が形成されると同時に、ｐ+ポリシリコン電極１０ｃ
からボロンが拡散してｐ+グラフトベース領域２２が形
成される。また、これと同時に、ｎＭＯＳ領域３２及び
ｐＭＯＳ領域３３上のソース−ドレイン領域２３ａ及び
２３ｂも活性化される。
【００３１】次に、図３（ｂ）に示すように、全面に層
間絶縁膜２４を形成し、選択的にコンタクトホール２５
を形成する。その後、従来の工程により、ＢｉＣＭＯＳ
を完成させる。
間絶縁膜２４を形成し、選択的にコンタクトホール２５
を形成する。その後、従来の工程により、ＢｉＣＭＯＳ
を完成させる。
【００３２】本実施例方法においては、ゲート電極１０
ａ及び１０ｂの形成をｎ+エミッタポリシリコン電極１
８の形成の後に行っているので、ＣＭＯＳトランジスタ
のサイドウォール２０上にポリシリコン層は残存しな
い。また、ｎ+エミッタポリシリコン電極１８を成長さ
せる工程の前処理である希フッ酸を使用した処理の後
に、ＣＭＯＳトランジスタのサイドウォール２０を形成
しているので、ＣＭＯＳトランジスタのサイドウォール
２０を酸化膜から形成した場合にも、サイドウォール２
０の膜厚が変動するという問題点は生じない。更に、コ
レクタトレンチ１９をゲート電極１０ａ及び１０ｂ並び
にｐ+ポリシリコン電極１０ｃと同時に形成しているの
で、製造工程数の増加を招くこともない。
ａ及び１０ｂの形成をｎ+エミッタポリシリコン電極１
８の形成の後に行っているので、ＣＭＯＳトランジスタ
のサイドウォール２０上にポリシリコン層は残存しな
い。また、ｎ+エミッタポリシリコン電極１８を成長さ
せる工程の前処理である希フッ酸を使用した処理の後
に、ＣＭＯＳトランジスタのサイドウォール２０を形成
しているので、ＣＭＯＳトランジスタのサイドウォール
２０を酸化膜から形成した場合にも、サイドウォール２
０の膜厚が変動するという問題点は生じない。更に、コ
レクタトレンチ１９をゲート電極１０ａ及び１０ｂ並び
にｐ+ポリシリコン電極１０ｃと同時に形成しているの
で、製造工程数の増加を招くこともない。
【００３３】なお、本実施例においては、ｎＭＯＳ領域
３２上にｎ+ポリシリコン層１３ａを形成した後、バイ
ポーラ領域３１上及びｐＭＯＳ領域３３上にｐ+ポリシ
リコン層１３ｂを形成したが、バイポーラ領域３１上及
びｐＭＯＳ領域３３上にｐ+ポリシリコン層１３ｂを形
成した後に、ｎＭＯＳ領域３２上にｎ+ポリシリコン層
１３ａを形成してもよい。
３２上にｎ+ポリシリコン層１３ａを形成した後、バイ
ポーラ領域３１上及びｐＭＯＳ領域３３上にｐ+ポリシ
リコン層１３ｂを形成したが、バイポーラ領域３１上及
びｐＭＯＳ領域３３上にｐ+ポリシリコン層１３ｂを形
成した後に、ｎＭＯＳ領域３２上にｎ+ポリシリコン層
１３ａを形成してもよい。
【００３４】次に、本発明の第２の実施例方法について
説明する。図４（ａ）乃至（ｃ）、図５（ａ）乃至
（ｃ）及び図６（ａ）乃至（ｃ）は本発明の第２の実施
例方法に係る半導体装置の製造方法を工程順に示す断面
図である。本実施例方法においては、ＣＭＯＳトランジ
スタのゲート電極に予めリンがドープされたポリシリコ
ン層を使用する。この場合、従来の製造方法ではベース
電極の導電型もｎ型となってしまうので、ゲート電極と
ベース電極とを同時に形成することは困難である。そこ
で、本実施例では、ゲート電極とベース電極とに個別の
ポリシリコン層を使用する。
説明する。図４（ａ）乃至（ｃ）、図５（ａ）乃至
（ｃ）及び図６（ａ）乃至（ｃ）は本発明の第２の実施
例方法に係る半導体装置の製造方法を工程順に示す断面
図である。本実施例方法においては、ＣＭＯＳトランジ
スタのゲート電極に予めリンがドープされたポリシリコ
ン層を使用する。この場合、従来の製造方法ではベース
電極の導電型もｎ型となってしまうので、ゲート電極と
ベース電極とを同時に形成することは困難である。そこ
で、本実施例では、ゲート電極とベース電極とに個別の
ポリシリコン層を使用する。
【００３５】本実施例方法においては、図４（ａ）に示
すように、ｐ型シリコン基板５１をバイポーラトランジ
スタが形成されるバイポーラ領域８１とｎチャネルＭＯ
Ｓトランジスタが形成されるｎＭＯＳ領域８２とｐチャ
ネルＭＯＳトランジスタが形成されるｐＭＯＳ領域８３
とに区画する。次に、ｎ型不純物のイオン注入によりバ
イポーラ領域８１上及びｐＭＯＳ領域８３上にｎ+型埋
込み層５２を選択的に形成し、ｐ型不純物のイオン注入
によりｎＭＯＳ領域８２上にｐ+型埋込み層５３を形成
する。その後、全面に厚さが１乃至２μｍ、比抵抗が
０．５乃至２（Ω・ｃｍ）のシリコンエピタキシャル層
からなるｎ型コレクタ層５４を形成する。次いで、膜厚
が１０乃至４０ｎｍの熱酸化膜５７及び膜厚が１００乃
至２００ｎｍのシリコン窒化膜５６を全面に順次成長さ
せる。その後、レジストマスクを使用して素子分離酸化
膜が形成される領域内のシリコン窒化膜５６及び熱酸化
膜５７をドライエッチングにより除去する。更に、前記
素子分離酸化膜が形成される領域内のｎ型コレクタ層５
４を３０乃至１００ｎｍの厚さ分だけドライエッチング
により除去した後、レジストマスクを除去する。そし
て、膜厚が２００乃至４００ｎｍの素子分離酸化膜５５
を選択的に成長させる。
すように、ｐ型シリコン基板５１をバイポーラトランジ
スタが形成されるバイポーラ領域８１とｎチャネルＭＯ
Ｓトランジスタが形成されるｎＭＯＳ領域８２とｐチャ
ネルＭＯＳトランジスタが形成されるｐＭＯＳ領域８３
とに区画する。次に、ｎ型不純物のイオン注入によりバ
イポーラ領域８１上及びｐＭＯＳ領域８３上にｎ+型埋
込み層５２を選択的に形成し、ｐ型不純物のイオン注入
によりｎＭＯＳ領域８２上にｐ+型埋込み層５３を形成
する。その後、全面に厚さが１乃至２μｍ、比抵抗が
０．５乃至２（Ω・ｃｍ）のシリコンエピタキシャル層
からなるｎ型コレクタ層５４を形成する。次いで、膜厚
が１０乃至４０ｎｍの熱酸化膜５７及び膜厚が１００乃
至２００ｎｍのシリコン窒化膜５６を全面に順次成長さ
せる。その後、レジストマスクを使用して素子分離酸化
膜が形成される領域内のシリコン窒化膜５６及び熱酸化
膜５７をドライエッチングにより除去する。更に、前記
素子分離酸化膜が形成される領域内のｎ型コレクタ層５
４を３０乃至１００ｎｍの厚さ分だけドライエッチング
により除去した後、レジストマスクを除去する。そし
て、膜厚が２００乃至４００ｎｍの素子分離酸化膜５５
を選択的に成長させる。
【００３６】次に、図４（ｂ）に示すように、シリコン
窒化膜５６及び熱酸化膜５７をウェットエッチングによ
り除去する。その後、膜厚が５乃至２０ｎｍの熱酸化膜
を成長させ、レジストマスクを使用してｎＭＯＳ領域８
２上のｎ型コレクタ層５４内にｐウェル５８を、ｐＭＯ
Ｓ領域８３上のｎ型コレクタ層５４内にｎウェル５９を
形成する。次いで、前記熱酸化膜を除去し、膜厚が５乃
至１０ｎｍのゲート酸化膜６１及び膜厚が１００乃至３
００ｎｍのｎ+ポリシリコン層６０を全面に成長させ
る。そして、レジストマスクを使用してバイポーラ領域
８１上のｎ+ポリシリコン層６０及びゲート酸化膜６１
をドライエッチングにより除去する。
窒化膜５６及び熱酸化膜５７をウェットエッチングによ
り除去する。その後、膜厚が５乃至２０ｎｍの熱酸化膜
を成長させ、レジストマスクを使用してｎＭＯＳ領域８
２上のｎ型コレクタ層５４内にｐウェル５８を、ｐＭＯ
Ｓ領域８３上のｎ型コレクタ層５４内にｎウェル５９を
形成する。次いで、前記熱酸化膜を除去し、膜厚が５乃
至１０ｎｍのゲート酸化膜６１及び膜厚が１００乃至３
００ｎｍのｎ+ポリシリコン層６０を全面に成長させ
る。そして、レジストマスクを使用してバイポーラ領域
８１上のｎ+ポリシリコン層６０及びゲート酸化膜６１
をドライエッチングにより除去する。
【００３７】次に、酸化膜６２を全面に成長させる。そ
の後、図４（ｃ）に示すように、レジストマスクを使用
してバイポーラ領域８１上の酸化膜６２を除去すること
により、ポリシリコン層６０の上面及び側面にのみ酸化
膜６２を残存させる。次いで、ｐ+ポリシリコン層６３
及び絶縁膜６４を全面に順次成長させる。絶縁膜６４
は、例えば、シリコン窒化膜である。その後、バイポー
ラトランジスタのエミッタが形成される領域の絶縁膜６
４及びｐ+ポリシリコン層６３を除去してエミッタ開口
部６５を形成する。そして、膜厚が５乃至２０ｎｍの酸
化膜を成長させ、ボロン又はＢＦ2を加速エネルギーが
１０乃至３０ｋｅＶ、ドーズ量が２×１０13乃至７×１
０13（ｃｍ-2）の条件でイオン注入することにより、真
性ベース領域６６を形成する。
の後、図４（ｃ）に示すように、レジストマスクを使用
してバイポーラ領域８１上の酸化膜６２を除去すること
により、ポリシリコン層６０の上面及び側面にのみ酸化
膜６２を残存させる。次いで、ｐ+ポリシリコン層６３
及び絶縁膜６４を全面に順次成長させる。絶縁膜６４
は、例えば、シリコン窒化膜である。その後、バイポー
ラトランジスタのエミッタが形成される領域の絶縁膜６
４及びｐ+ポリシリコン層６３を除去してエミッタ開口
部６５を形成する。そして、膜厚が５乃至２０ｎｍの酸
化膜を成長させ、ボロン又はＢＦ2を加速エネルギーが
１０乃至３０ｋｅＶ、ドーズ量が２×１０13乃至７×１
０13（ｃｍ-2）の条件でイオン注入することにより、真
性ベース領域６６を形成する。
【００３８】次に、図５（ａ）に示すように、膜厚が５
０乃至２００ｎｍのシリコン窒化膜を成長させエッチバ
ックすることにより、エミッタ開口部の内側面にサイド
ウォール６７を形成する。次いで、希フッ酸を使用して
バイポーラトランジスタのエミッタが形成される領域の
ｎ型コレクタ層５４上にある数ｎｍ程度の自然酸化膜を
処理する。その後、膜厚が１００乃至３００ｎｍのｎ+
ポリシリコン層を全面に成長させる。このｎ+ポリシリ
コン層には、例えば、ヒ素がドープされている。そし
て、レジストマスクを使用して少なくともエミッタ開口
部６５に残るようにこのｎ+ポリシリコン層をパターニ
ングすることにより、ｎ+エミッタポリシリコン電極６
８を形成する。
０乃至２００ｎｍのシリコン窒化膜を成長させエッチバ
ックすることにより、エミッタ開口部の内側面にサイド
ウォール６７を形成する。次いで、希フッ酸を使用して
バイポーラトランジスタのエミッタが形成される領域の
ｎ型コレクタ層５４上にある数ｎｍ程度の自然酸化膜を
処理する。その後、膜厚が１００乃至３００ｎｍのｎ+
ポリシリコン層を全面に成長させる。このｎ+ポリシリ
コン層には、例えば、ヒ素がドープされている。そし
て、レジストマスクを使用して少なくともエミッタ開口
部６５に残るようにこのｎ+ポリシリコン層をパターニ
ングすることにより、ｎ+エミッタポリシリコン電極６
８を形成する。
【００３９】次に、図５（ｂ）に示すように、絶縁膜６
４及びｐ+ポリシリコン層６３をパターニングしてバイ
ポーラトランジスタのベース電極となるｐ+ポリシリコ
ン電極６３ａを形成する。このとき、浅い溝６９ａが同
時に形成される。
４及びｐ+ポリシリコン層６３をパターニングしてバイ
ポーラトランジスタのベース電極となるｐ+ポリシリコ
ン電極６３ａを形成する。このとき、浅い溝６９ａが同
時に形成される。
【００４０】次いで、図５（ｃ）に示すように、酸化膜
６２及びｎ+ポリシリコン層６０をパターニングしてｎ
チャネルＭＯＳトランジスタのゲート電極６０ａ及びｐ
チャネルＭＯＳトランジスタのゲート電極６０ｂを形成
すると共に、溝６９ａを深化させてｎ+型埋込み層５２
まで到達するコレクタトレンチ６９を形成する。
６２及びｎ+ポリシリコン層６０をパターニングしてｎ
チャネルＭＯＳトランジスタのゲート電極６０ａ及びｐ
チャネルＭＯＳトランジスタのゲート電極６０ｂを形成
すると共に、溝６９ａを深化させてｎ+型埋込み層５２
まで到達するコレクタトレンチ６９を形成する。
【００４１】次に、図６（ａ）に示すように、全面に膜
厚が５０乃至２００ｎｍの酸化膜を全面に成長させる。
その後、この酸化膜をエッチバックすることにより、ゲ
ート電極６０ａ及び６０ｂ、ｐ+ポリシリコン電極６３
ａ及びｎ+エミッタポリシリコン電極６８の側面並びに
コレクタトレンチ６９の内側面にサイドウォール７０を
形成する。
厚が５０乃至２００ｎｍの酸化膜を全面に成長させる。
その後、この酸化膜をエッチバックすることにより、ゲ
ート電極６０ａ及び６０ｂ、ｐ+ポリシリコン電極６３
ａ及びｎ+エミッタポリシリコン電極６８の側面並びに
コレクタトレンチ６９の内側面にサイドウォール７０を
形成する。
【００４２】次に、図６（ｂ）に示すように、レジスト
マスクを使用したイオン注入により、ｐウェル５８内に
ソース−ドレイン領域７３ａを形成し、ｎウェル５９内
にソース−ドレイン領域７３ｂを形成する。次いで、ラ
ピッドサーマルアニーリング（ＲＴＡ）法により、１０
００乃至１１００℃、１０乃至６０秒間の条件で熱処理
を行う。これにより、ｎ+エミッタポリシリコン電極６
８を拡散源としてヒ素が拡散してｎ+真性エミッタ領域
７１が形成されると同時に、ｐ+ポリシリコン電極６３
ａからボロンが拡散してｐ+グラフトベース領域７２が
形成される。また、これと同時に、ｎＭＯＳ領域８２及
びｐＭＯＳ領域８３上のソース−ドレイン領域７３ａ及
び７３ｂも活性化される。
マスクを使用したイオン注入により、ｐウェル５８内に
ソース−ドレイン領域７３ａを形成し、ｎウェル５９内
にソース−ドレイン領域７３ｂを形成する。次いで、ラ
ピッドサーマルアニーリング（ＲＴＡ）法により、１０
００乃至１１００℃、１０乃至６０秒間の条件で熱処理
を行う。これにより、ｎ+エミッタポリシリコン電極６
８を拡散源としてヒ素が拡散してｎ+真性エミッタ領域
７１が形成されると同時に、ｐ+ポリシリコン電極６３
ａからボロンが拡散してｐ+グラフトベース領域７２が
形成される。また、これと同時に、ｎＭＯＳ領域８２及
びｐＭＯＳ領域８３上のソース−ドレイン領域７３ａ及
び７３ｂも活性化される。
【００４３】次に、図６（ｃ）に示すように、全面に層
間絶縁膜７４を形成し、選択的にコンタクトホール７５
を形成する。その後、従来の工程により、ＢｉＣＭＯＳ
を完成させる。
間絶縁膜７４を形成し、選択的にコンタクトホール７５
を形成する。その後、従来の工程により、ＢｉＣＭＯＳ
を完成させる。
【００４４】本実施例方法においても、ゲート電極６０
ａ及び６０ｂの形成をｎ+エミッタポリシリコン電極６
８及びｐ+ポリシリコン電極６３ａの形成の後に行って
いるので、ＣＭＯＳトランジスタのサイドウォール７０
上にポリシリコン層は残存しない。また、ｎ+エミッタ
ポリシリコン電極６８を成長させる工程の前処理である
希フッ酸を使用した処理の後に、ＣＭＯＳトランジスタ
のサイドウォール７０を形成しているので、ＣＭＯＳト
ランジスタのサイドウォール７０を酸化膜から形成した
場合にも、サイドウォール７０の膜厚が変動するという
問題点は生じない。更に、コレクタトレンチ６９をゲー
ト電極６０ａ及び６０ｂ並びにｐ+ポリシリコン電極６
３ａと同時に形成しているので、製造工程数の増加を招
くこともない。
ａ及び６０ｂの形成をｎ+エミッタポリシリコン電極６
８及びｐ+ポリシリコン電極６３ａの形成の後に行って
いるので、ＣＭＯＳトランジスタのサイドウォール７０
上にポリシリコン層は残存しない。また、ｎ+エミッタ
ポリシリコン電極６８を成長させる工程の前処理である
希フッ酸を使用した処理の後に、ＣＭＯＳトランジスタ
のサイドウォール７０を形成しているので、ＣＭＯＳト
ランジスタのサイドウォール７０を酸化膜から形成した
場合にも、サイドウォール７０の膜厚が変動するという
問題点は生じない。更に、コレクタトレンチ６９をゲー
ト電極６０ａ及び６０ｂ並びにｐ+ポリシリコン電極６
３ａと同時に形成しているので、製造工程数の増加を招
くこともない。
【００４５】なお、前述の実施例方法においては、ゲー
ト電極側面に形成されるサイドウォールを酸化膜からな
るものとしたが、窒化膜からなるものとしてもよい。
ト電極側面に形成されるサイドウォールを酸化膜からな
るものとしたが、窒化膜からなるものとしてもよい。
【００４６】
【発明の効果】以上詳述したように、本発明によれば、
バイポーラトランジスタのエミッタ電極を形成した後
に、ポリシリコン層をパターニングすることによりＭＯ
Ｓトランジスタのゲート電極を形成すると共に、シリコ
ン層をパターニングすることによりバイポーラトランジ
スタのコレクタトレンチを形成しているので、ＭＯＳト
ランジスタのサイドウォール上にポリシリコン層が残存
することを防止することができる。これにより、ゲート
電極とソース−ドレイン領域との間のショートを防止す
ることができる。更に、希フッ酸を使用した自然酸化膜
の処理後にＭＯＳトランジスタのサイドウォールを形成
することができるため、そのサイドウォールを酸化膜か
ら形成しても、その膜厚の変動を抑制することができ
る。
バイポーラトランジスタのエミッタ電極を形成した後
に、ポリシリコン層をパターニングすることによりＭＯ
Ｓトランジスタのゲート電極を形成すると共に、シリコ
ン層をパターニングすることによりバイポーラトランジ
スタのコレクタトレンチを形成しているので、ＭＯＳト
ランジスタのサイドウォール上にポリシリコン層が残存
することを防止することができる。これにより、ゲート
電極とソース−ドレイン領域との間のショートを防止す
ることができる。更に、希フッ酸を使用した自然酸化膜
の処理後にＭＯＳトランジスタのサイドウォールを形成
することができるため、そのサイドウォールを酸化膜か
ら形成しても、その膜厚の変動を抑制することができ
る。
【図１】本発明の第１の実施例方法に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２】同じく、本発明の第１の実施例方法を示す図で
あって、図１（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
あって、図１（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
【図３】同じく、本発明の第１の実施例方法を示す図で
あって、図２（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
あって、図２（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
【図４】本発明の第２の実施例方法に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図５】同じく、本発明の第２の実施例方法を示す図で
あって、図４（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
あって、図４（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
【図６】同じく、本発明の第２の実施例方法を示す図で
あって、図５（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
あって、図５（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
【図７】ＵＳＰ５、３５８、８８２号に開示された従来
の半導体装置の製造方法を工程順に示す断面図である。
の半導体装置の製造方法を工程順に示す断面図である。
【図８】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図９】同じく、従来の半導体装置の製造方法を示す図
であって、図８（ａ）乃至（ｃ）に示す工程の次工程を
工程順に示す断面図である。
であって、図８（ａ）乃至（ｃ）に示す工程の次工程を
工程順に示す断面図である。
１、５１、１０１、１５１；シリコン基板 ２、５２、１０２、１５２；ｎ+埋込み層 ３、５３、１５３；ｐ+埋込み層 ４、５４；ｎ型コレクタ層 ５、５５、１０５、１５５；素子分離酸化膜 ６、５６、１５６；シリコン窒化膜 ７、５７、１５７；熱酸化膜 ８、５８、１５８；ｐウェル ９、５９、１５９；ｎウェル １０ａ、１０ｂ、６０ａ、６０ｂ、１６０ａ、１６０
ｂ；ゲート電極 １０ｃ、６３ａ、１６０ｃ；ｐ+ポリシリコン電極 １１、６１、１６１；ゲート酸化膜 １３、１６３；ポリシリコン層 １３ａ、６０、１６３ａ、１６８；ｎ+ポリシリコン層 １３ｂ、６３、１６３ｂ；ｐ+ポリシリコン層 １４、６４；絶縁膜 １５、６５、１１５、１６５；エミッタ開口部 １６、６６、１１６；真性ベース領域 １７、２０、６７、７０、１１７、１６７；サイドウォ
ール １８、６８、１１８、１６８ａ；ｎ+エミッタポリシリ
コン電極 １９、６９、１１９、１６９；コレクタトレンチ ２１、７１；ｎ+真性エミッタ領域 ２２、７２；ｐ+グラフトベース領域 ２３ａ、２３ｂ、７３ａ、７３ｂ；ソース−ドレイン領
域 ２４、７４；層間絶縁膜 ２５、７５；コンタクトホール ２６；レジストマスク ３１、８１、１８１；バイポーラ領域 ３２、８２、１８２；ｎＭＯＳ領域 ３３、８３、１８３；ｐＭＯＳ領域 ６２；酸化膜 ６９ａ、１６９ａ；溝 １０４、１５４；ｎ型エピタキシャル層 １１３；ベース電極 １１４、１６４；シリコン窒化膜 １６８ｂ；ポリシリコン残存層
ｂ；ゲート電極 １０ｃ、６３ａ、１６０ｃ；ｐ+ポリシリコン電極 １１、６１、１６１；ゲート酸化膜 １３、１６３；ポリシリコン層 １３ａ、６０、１６３ａ、１６８；ｎ+ポリシリコン層 １３ｂ、６３、１６３ｂ；ｐ+ポリシリコン層 １４、６４；絶縁膜 １５、６５、１１５、１６５；エミッタ開口部 １６、６６、１１６；真性ベース領域 １７、２０、６７、７０、１１７、１６７；サイドウォ
ール １８、６８、１１８、１６８ａ；ｎ+エミッタポリシリ
コン電極 １９、６９、１１９、１６９；コレクタトレンチ ２１、７１；ｎ+真性エミッタ領域 ２２、７２；ｐ+グラフトベース領域 ２３ａ、２３ｂ、７３ａ、７３ｂ；ソース−ドレイン領
域 ２４、７４；層間絶縁膜 ２５、７５；コンタクトホール ２６；レジストマスク ３１、８１、１８１；バイポーラ領域 ３２、８２、１８２；ｎＭＯＳ領域 ３３、８３、１８３；ｐＭＯＳ領域 ６２；酸化膜 ６９ａ、１６９ａ；溝 １０４、１５４；ｎ型エピタキシャル層 １１３；ベース電極 １１４、１６４；シリコン窒化膜 １６８ｂ；ポリシリコン残存層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06
Claims (8)
- 【請求項１】 半導体基板をバイポーラトランジスタが
形成されるバイポーラ領域と少なくとも１個のＭＯＳト
ランジスタが形成されるＭＯＳ領域とに区画する工程
と、前記バイポーラ領域上に選択的に埋込み層を形成す
る工程と、前記埋込み層上にシリコン層を形成する工程
と、少なくとも前記ＭＯＳ領域上にポリシリコン層を形
成する工程と、前記バイポーラ領域上に前記バイポーラ
トランジスタのエミッタ電極を形成する工程と、前記シ
リコン層及び前記ポリシリコン層を同時にパターニング
することにより、前記ＭＯＳ領域上に前記ＭＯＳトラン
ジスタのゲート電極を形成すると共に、前記シリコン層
に前記埋込み層まで到達するコレクタトレンチを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記半導体基板を前記バイポーラ領域と
前記ＭＯＳ領域とに区画する工程は、前記ＭＯＳ領域を
ｎチャネルＭＯＳトランジスタが形成されるｎＭＯＳ領
域とｐチャネルＭＯＳトランジスタが形成されるｐＭＯ
Ｓ領域とに区画する工程を有することを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン層及び前記ポリシリコン層
を同時にパターニングする工程の後に、前記ゲート電極
の側面にサイドウォールを形成する工程を有することを
特徴とする請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項４】 前記サイドウォールは酸化膜及び窒化膜
からなる群から選択された１種の絶縁膜からなることを
特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記ポリシリコン層を形成する工程は、
前記ポリシリコン層を前記バイポーラ領域上にも形成す
る工程であり、前記シリコン層及び前記ポリシリコン層
を同時にパターニングする工程は、前記ポリシリコン層
のパターニングにより前記バイポーラ領域上に前記バイ
ポーラトランジスタのベース電極を形成する工程を有す
ることを特徴とする請求項１乃至４のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項６】 前記ポリシリコン層を形成する工程の後
に、前記ｎＭＯＳ領域上の前記ポリシリコン層にｎ型不
純物をイオン注入する工程と、前記ｐＭＯＳ領域上の前
記ポリシリコン層及び前記バイポーラ領域上の前記ポリ
シリコン層にｐ型不純物をイオン注入する工程とを有
し、前記シリコン層及び前記ポリシリコン層を同時にパ
ターニングする工程は、前記ポリシリコン層を前記ベー
ス電極、前記ｎチャネルＭＯＳトランジスタのゲート電
極及び前記ｐチャネルＭＯＳトランジスタのゲート電極
の形状にパターニングすると共に、前記コレクタトレン
チを形成する工程を有することを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 前記ポリシリコン層を形成する工程の後
に、前記ｐＭＯＳ領域上の前記ポリシリコン層及び前記
バイポーラ領域上の前記ポリシリコン層にｐ型不純物を
イオン注入する工程と、前記ｎＭＯＳ領域上の前記ポリ
シリコン層にｎ型不純物をイオン注入する工程とを有
し、前記シリコン層及び前記ポリシリコン層を同時にパ
ターニングする工程は、前記ポリシリコン層を前記ベー
ス電極、前記ｎチャネルＭＯＳトランジスタのゲート電
極及び前記ｐチャネルＭＯＳトランジスタのゲート電極
の形状にパターニングすると共に、前記コレクタトレン
チを形成する工程を有することを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項８】 前記ポリシリコン層を形成する工程は、
前記ｎＭＯＳ領域上及びｐＭＯＳ領域上にｎ+ポリシリ
コン層を形成する工程と、少なくとも前記バイポーラ領
域上にｐ+ポリシリコン層を形成する工程とを有し、前
記シリコン層及び前記ポリシリコン層を同時にパターニ
ングする工程は、前記ｐ+ポリシリコン層を前記ベース
電極の形状にパターニングすると共に、前記シリコン層
にその膜厚方向の中間部分まで到達する溝を形成する工
程と、前記ｎ+ポリシリコン層を前記ｎチャネルＭＯＳ
トランジスタのゲート電極及び前記ｐチャネルＭＯＳト
ランジスタのゲート電極の形状にパターニングすると共
に、前記溝を深化させて前記コレクタトレンチを形成す
る工程とを有することを特徴とする請求項５に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065927A JP3132460B2 (ja) | 1998-03-16 | 1998-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065927A JP3132460B2 (ja) | 1998-03-16 | 1998-03-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265953A JPH11265953A (ja) | 1999-09-28 |
| JP3132460B2 true JP3132460B2 (ja) | 2001-02-05 |
Family
ID=13301098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10065927A Expired - Fee Related JP3132460B2 (ja) | 1998-03-16 | 1998-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132460B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368146A (ja) | 2001-06-13 | 2002-12-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008004763A (ja) | 2006-06-22 | 2008-01-10 | Nec Electronics Corp | 半導体装置の製造方法 |
| US8020128B2 (en) | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Scaling of bipolar transistors |
-
1998
- 1998-03-16 JP JP10065927A patent/JP3132460B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11265953A (ja) | 1999-09-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |