KR100386460B1 - 씨모스 트랜지스터의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터에서 서로 다른 종류의 게이트 전극 각각의 도핑 프로파일을 용이하게 조절할 수 있는 CMOS 트랜지스터의 게이트 전극 형성 방법에 관한 것으로, NMOS 및 PMOS 트랜지스터 각각의 게이트를 동일한 조건에서 식각하고, 각각의 트랜지스터의 스페이서 두께를 최적화할 수 있고, PMOS 트랜지스터에 고농도의 p+ 형 불순물의 폴리실리콘막을 NMOS 트랜지스터에 고농도의 n+ 형 불순물의 폴리실리콘막과 소스 및 드레인을 동시에 형성할 수 있는 게이트 전극 형성 방법에 그 특징이 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 도1a 내지 도1d를 참조하여 종래 기술에 따른 CMOS의 쌍극 게이트(dual gate) 형성 방법을 설명한다. 도1a에 도시된 바와 같이 실리콘 기판(10)상에 STI (Shallow Trench Isolation) 공정으로 필드 산화막(12)을 형성하여 p-웰(11A) 영역과 n-웰 영역(11B)을 분리시킨다.
이어서, p-웰(11A) 영역 상에 제1 이온 주입 마스크(도시하지 않음)를 형성하고 n-웰 영역(11B) 내에 n형 불순물을 이온 주입하고, 상기 제1 이온주입 마스크를 제거한 후, n-웰(11B) 영역 상에 제2 이온 주입 마스크(도시하지 않음)를 형성하고 P-웰 영역(11A) 내에 P형 불순물을 이온 주입한 다음, 상기 제2 이온주입 마스크를 제거한 다. 이후 소정의 열처리 공정을 실시하여 p-웰(11A) 및 n-웰 영역(11B) 을 형성한다.
다음으로, 도1a에 도시된 바와 같이 p-웰(11A) 및 n-웰 영역(11B)이 형성된 실리콘 기판(10)상에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)상에 게이트 전극용 폴리실리콘막(14)을 형성한다. 이어서, 상기 p-웰(15A) 영역 상부의 상기 폴리실리콘막(14)상에 제3 이온주입 마스크(15A)를 형성하고, 붕소(B)등의 p형 불순물을 이온주입하여n-웰(11B) 영역 상에 p형 폴리실리콘막(14B)을 형성한다.
다음으로, 도1b에 도시된 바와 같이 제 3 이온주입 마스크(15A)를 제거한 후, 상기 P형 폴리실리콘막(14B)상에 제 4 이온주입 마스크(15B)를 형성하고, p-웰(11A) 상의 폴리실리콘막에 인(p)등의 n형 불순물을 이온 주입하고 제4 이온주입 마스크(15B)를 제거한 후 소정의 열처리 공정을 실시하여 n형 및 p형 폴리실리콘막(14A, 14B)을형성한다. 이후 텅스턴 혹은 타이타늄과 같은 금속(16)을 증착한다.
그러고 나서, 상기 금속과 n형 및 p형 폴리실리콘막(14A, 14B)을 선택적으로 제거하여 게이트 전극을 형성하고, NMOS트랜지스터 및 PMOS트랜지스터 각각의 소스 및 드레인을 형성하기 위한 이온주입 공정을 실시하여 CMOS트랜지스터를 형성한다.
전술한 바와 같이 이루어지는 종래의 CMOS 제조 방법은 폴리실리콘막에 영역별로 불순물을 이온 주입하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기 때문에 도핑 프로파일(dopping profile)을 조절할 수 있도록 폴리 실리콘막의 두께가 두꺼워야 한다. 그러나 소자의 집적도가 향상됨에 따라 게이트 전극이 얇아져서 이온주입 공정으로 도핑 프로파일을 조절하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기 어렵고, 또한 게이트 전극 형성시 n+, p+ 폴리실리콘의 식각율 차이 때문에 식각 공정의 조절이 매우 어려운 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터의 게이트 전극 각각의 도핑 프로파일 및 폴리실리콘 식각을 용이하게 조절할 수 있는 CMOS 트랜지스터 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 COMS의 쌍극 게이트 형성 공정 단면도
도2a 내지 도2f는 본 발명의 일실시예에 따른 CMOS의 쌍극 게이트 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21A: N-웰
21B: P-웰 22: 소자분리
23: 게이트 산화막 24: 폴리실리콘
24A: p+ 폴리실리콘 24B: n+폴리실리콘
25: 붕소 산화막(BSG) 26: 제1 질화막 스페이서
27: 인 산화막(PSG) 28: 제2 질화막 스페이서
29: 타이타늄-실리사이드 30: 타이타늄-폴리사이드
31: 감광제
상기 목적을 달성하기 위한 본 발명은 N웰 및 P웰이 형성된 반도체 기판상에 게이트 산화막, 폴리실리콘막 및 붕소 산화막(BSG)을 형성하는 제1 단계;
상기 붕소 산화막을 선택적으로 식각하여 NMOS 트랜지스터의 게이트 및 PMOS 영역을 형성하는 제2 단계;
제2 단계가 완료된 전체 구조 상에 제1 질화막 스페이서를 형성하고, NMOS게이트 영역의 붕소 산화막 (BSG)을 식각하는 제3 단계;
제3 단계가 완료된 전체 구조 상에 인 산화막(PSG)을 형성하는 제4 단계;
상기 인 산화막을 선택적으로 식각하여 PMOS 트랜지스터의 게이트 전극과 NMOS 트랜지스터 영역을 형성하고 제2 질화막 스페이서를 형성하는 제5 단계;
제5 단계가 완료된 후 확산 공정을 실시하여 PMOS 트랜지스터의 게이트 전극에는 붕소, NMOS 트랜지스터의 게이트 전극과 소스 및 드레인 영역에는 인을 도핑시키는 제6 단계;
제6 단계가 완료된 전체 구조에서 붕소 산화막(BSG) 및 인 산화막 (PSG)을 제거하는 제7 단계;
제7 단계가 완료된 전체 구조 상에 타이타늄과 같은 금속을 증착하여 소스, 드레인 및 게이트 영역에 실리사이드를 형성하는 제 8단계를 포함하는 CMOS 트랜지스터의 게이트 전극 형성 방법을 제공한다.
본 발명은 NMOS 및 PMOS 트랜지스터 각각의 게이트를 동일한 조건으로 식각하여 형성하고, NMOS 트랜지스터에 얇은 고농도의 n+ 형 불순물의 폴리실리콘막과 소스 및 드레인을 동시에 형성하고, PMOS 트랜지스터에 얇은 고농도의 p+ 형 불순물의 폴리실리콘막을 형성하는데 그 특징이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도2a 내지 도2f를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(20) 내에 트렌치 구조의 소자분리막(22)을 형성하여 n-웰(21A) 영역과 p-웰(21B) 영역을 분리시키고, 게이트 산화막(23), 폴리실리콘막(24), 붕소 산화막(25)을 차례로 형성한 후 붕소 산화막(25) 상에 NMOS게이트영역과 n-웰(21A) 영역을 정의하는 제1 감광막 패턴을(31)을 형성한다. 다음으로 도2b에 도시한 바와 같이 붕소 산화막(25), 폴리실리콘막(24), 게이트 산화막(23)을 선택적으로 식각하여 반도체 기판의 NMOS 트랜지스터의 게이트 전극을 형성하고 차례로 제1 질화막 스페이서를 형성한다.
다음으로 도2c에 도시한 바와 같이 NMOS 트랜지스터의 게이트 전극상의 붕소 산화막(25)을 제거하고 인 산화막(27)을 반도체 기판 전면에 형성한다.
다음으로 도2d에 도시한 바와 같이 PMOS 트랜지스터의 게이트 전극과 p-웰(21B) 영역을 형성한 후, 제2 질화막 스페이서를 형성한다.
다음으로 도2e에 도시한 바와 같이 NMOS 및 PMOS트랜지스터의 게이트 전극상의 인 산화막(27)을 제거한다.
다음으로 도2f에 도시한 바와 같이 타이타늄을 증착하여 n+ 폴리실리콘(24A), p+ 폴리실리콘(24B) 및 소스, 드레인 영역(29A, 29B)에 금속 실리사이드로 이루어지는 CMOS 쌍극 게이트(dual gate) 전극을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명은 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 CMOS 트랜지스터를 이루는 NMOS 및 PMOS 트랜지스터 각각의 게이트를 동일한 조건으로 패턴을 형성 하는바, 식각 공정을 용이하게하며, NMOS 트랜지스터에 고농도의 n+ 형 불순물의 폴리실리콘막과 소스 및 드레인을 동시에 형성하고, PMOS 트랜지스터에 고농도의 p+ 형 불순물의 폴리실리콘막을 형성하고, 각각의 트랜지스터의 스페이서 두께를 최적화할 수 있어 트랜지스터의 특성을 향상시킬 수 있다.
Claims (6)
- CMOS 트랜지스터의 게이트 전극 형성 방법에 있어서,N웰 및 P웰이 형성된 기판상에 게이트 산화막, 폴리실리콘막 및 붕소 산화막(BSG)을 형성하는 제1 단계;상기 붕소 산화막을 선택적으로 식각하여 NMOS 트랜지스터의 게이트 및 PMOS 영역을 형성하는 제2 단계;제2 단계가 완료된 전체 구조 상에 제1 질화막 스페이서를 형성하고, NMOS게이트 영역의 붕소 산화막 (BSG)을 식각하는 제3 단계;제3 단계가 완료된 전체 구조 상에 인 산화막(PSG)을 형성하는 제4 단계;상기 인 산화막을 선택적으로 식각하여 PMOS 트랜지스터의 게이트 전극과 NMOS 트랜지스터 영역을 형성하고 제2 질화막 스페이서를 형성하는 제5 단계;제5 단계가 완료된 후 확산 공정을 실시하여 PMOS 트랜지스터의 게이트 전극에는 붕소, NMOS 트랜지스터의 게이트 전극과 소스 및 드레인 영역에는 인을 동시에 도핑시키는 제6 단계;제6 단계 후, 붕소 산화막(BSG) 및 인 산화막 (PSG)을 제거하는 제7 단계;제7 단계가 완료된 전체 구조 상에 타이타늄과 같은 금속을 증착하여 소스, 드레인 및 게이트 영역에 실리사이드를 형성하는 제 8단계를 포함하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제1 단계에서 폴리실리콘막 형성 후, 상기 폴리실리콘막 위에 붕소 산화막(BSG) 증착 후 NMOS 트랜지스터의 게이트 패턴을 형성하고 제1 질화막 스페이서를 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 제4 단계 후, PMOS 트랜지스터의 게이트 패턴을 형성하고 제2 질화막 스페이서를 형성하는 CMOS 트랜지스터의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 NMOS 및 PMOS 트랜지스터의 게이트를 동일한 상태로 폴리실리콘을 식각하고, 제1 질화막과 제2질화막의 두께를 서로 다르게 조절하여 NMOS 및 PMOS트랜지스터의 게이트 전극 형성 방법.
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2001
- 2001-01-10 KR KR10-2001-0001289A patent/KR100386460B1/ko not_active IP Right Cessation
Patent Citations (5)
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| Publication number | Publication date |
|---|---|
| KR20010025596A (ko) | 2001-04-06 |
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