JP2005513774A - Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法 - Google Patents

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Abstract

それぞれのトランジスタ（１２）（１４）のためのゲート電極（１６）に関する異なるスペーシングを使用する、異なる型の各トランジスタに最適なゲート・ドレイン間のオーバーラップキャパシタンスを備えたｎチャネルトランジスタ（１２）およびｐチャネルトランジスタ（１４）を有する半導体を形成する方法である。第１オフセットスペーサ（１８）がゲート電極（１６）上に形成されると共に、ソース／ドレイン拡張部（２０）を生成すべく、ｎチャネルトランジスタ（１２）についてのｎチャネル拡張部のインプラントがゲート電極（１６）から最適な間隔を隔てて実行される。第２オフセットスペーサ（２２）が第１オフセットスペーサ（１８）上に形成されると共に、ソース／ドレイン拡張部（２６）を生成すべく、ｐチャネルトランジスタ（１４）についてのｐチャネルの拡張部のインプラントが実行される。ｐチャネルトランジスタ（１４）中のソース／ドレイン拡張部のインプラントのゲート電極（１６）からの間隔を増加することは、ｎ型ドーパントに比べてｐ型ドーパントの拡散がより速いことによる。

Description

本発明は、概して半導体製造分野に関し、より詳しくは、ゲート・オーバーラップ・キャパシタンスが小さいＮチャネルトランジスタおよびＰチャネルトランジスタの形成に関する。
半導体デバイスおよびその集積回路の製造は半導体基板から始まり、個々の回路コンポーネントを得るべく、半導体基板中またはその基板上に様々な構造特性を形成するための膜形成、イオン注入、フォトリソグラフィ、エッチングおよびたい積技術を使用する。この個々の回路コンポーネントはその後、最終的に集積半導体デバイスを形成するように相互連結される。
超々大規模集積回路（ＵＬＳＩ）半導体デバイスに関連する高密度化および高性能に対する要求が高まっており、構造的要素の縮小、トランジスタ速度と回路速度の高速化、高い信頼性、および生産スループットを増加して、競争力を高めることが必要とされている。
デバイスおよび構造が縮小されるにつれて、また、より高性能なデバイスへの要求が高めるにつれて、新たな製造方法または新たな配置を必要とする、新たな問題が発見される。
高性能の金属酸化膜半導体（ＭＯＳ）デバイスを使用する大規模集積回路デバイスおよび超々大規模集積回路デバイスが必要とされている。
ＭＯＳデバイスは典型的に、半導体基板中にイオン注入される一対のソース／ドレイン領域と、このソース／ドレイン領域を分離するチャネル領域とを含む。
典型的にチャネル領域の上には、薄いゲート酸化膜および伝導性のポリシリコンまたは他の導電材料を含んだ伝導性のゲートがある。
典型的な集積回路は、ｎ型およびｐ型のような異なる導電型の複数のＭＯＳデバイスと、共通基板上で形成されるｐチャネルおよびｎチャネルデバイスの両方を使用するＣＭＯＳ（complementary MOS）デバイスとを有する。
ＣＭＯＳ技術は、信頼性、回路性能およびコスト利点と同様に、出力密度および損失（dissipation）の著しい低減という利点を有する。
一つのチップがより多くの機能を提供すると共にこれらの機能を実行する時間がより短い半導体チップへの需要が増加するにつれて、半導体デバイスの寸法はサブミクロンの領域に進み、さらに小さくなってきている。
小型デバイスは、単一のチップ上に、より機能回路を搭載するため、利用可能な領域を容易に増やすことができる。
小型デバイスはまた、スイッチング時間がより短い点から本質的に有利である。
デバイスの切り換え時間に強い影響を与える、デバイスの寄生キャパシタンス（parasitic device capacitance）のような所定の要因が存在する。
デバイスの寄生キャパシタンスに関連する１つの要素は「ミラー・キャパシタンス」とも呼ばれるゲート・ドレイン間のオーバーラップ・キャパシタンスである。
このゲート・ドレイン間のオーバーラップ・キャパシタンスは、デバイスのスイッチング時間に重要な影響を与える。
低いチャネル抵抗を維持するが、さらにゲート・ドレイン間のオーバーラップ・キャパシタンスを最小限にするように、ソース／ドレインの十分なゲート・オーバーラップを得ることは重要である。
使用されている方法の一つは、ソース／ドレイン拡張部の注入ステップの間、ゲート電極上のオフセットスペーサを使用することを含んでいる。
オフセットスペーサは、このスペーサの真下にある基板中へのドーパントの注入を防止するためのマスクの役割を果たす。このように、ソース／ドレイン拡張部とゲート電極間の分離距離（separation）が増加する。
ホウ素（ｐ型ドーパント）のシリコン中の拡散率は、ヒ素（ｎ型ドーパント）の拡散率よりも著しく大きい。
これは、ｎチャネルトランジスタとｐチャネルトランジスタの両方を含む半導体デバイス中において問題を生成する。
オーバーラップ・キャパシタンスを最小限にするオフセットスペーサの形成は、一方の型のトランジスタ（例えば、ｎチャネル）を最適化し、他方の型（例えば、ｐチャネル）を最適化しない。
換言すると、ｎチャネルトランジスタについてのゲート・ドレイン間のオーバーラップ・キャパシタンスを最適化する最適な幅を有するオフセットスペーサの提供は、シリコン中のホウ素の拡散がより速いことにより、ｐチャネルトランジスタを最適化するような最適なスペーシングを提供することにはならない。
発明の概要
チップ上の異なる型の各トランジスタについてのゲート・ドレイン間のオーバーラップ・キャパシタンスの最適化を可能にする方式で、同一チップ上にｎチャネルトランジスタとｐチャネルトランジスタを製造する方法が必要とされている。
これらの要求および他の要求は、同じ基板上にｎチャネルトランジスタおよびｐチャネルトランジスタを形成する方法であって、第１ゲート電極から第１間隔を隔ててｎ型ドーパントを注入することによって、ｎチャネルトランジスタ中にソース／ドレイン拡張部を形成するステップを含む方法を提供する本発明の実施形態によって満たされる。
ソース／ドレイン拡張部は、ｐ型のドーパントを第２ゲート電極から第２間隔を隔てて注入することによって、ｐチャネルトランジスタ中で形成される。この第２間隔は、第１間隔よりも大きい。
ｐ型ドーパントを、ｎ型ドーパントが注入されるゲート電極からの間隔よりさらに間隔を隔てて基板中に注入することによって、ｐ型ドーパントのより速い拡散が調整される。これにより、ｎチャネルトランジスタおよびｐチャネルトランジスタの双方のゲート・ドレイン間のオーバーラップキャパシタンスの最適化を可能にする。
本発明のある実施形態においては、ｎ型ドーパントは第１スペーサ幅に従って注入され、ｐ型ドーパントは第２スペーサ幅に従って注入される。
本発明のある実施形態においては、この第１スペーサ幅は、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極上の第１オフセットスペーサの幅と等しい。
第２スペーサ幅は、対となるオフセットスペーサを形成すべく、第１オフセットスペーサ上に形成される第１オフセットスペーサと第２オフセットスペーサの合計幅と等しい。
上述した他の要求はまた、基板およびｎチャネルトランジスタとｐチャネルトランジスタを備える半導体デバイスを形成する方法を提供する、本発明の実施形態によって満たされる。
この方法は、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極上に第１オフセットスペーサを形成するステップを含む。
ソース／ドレイン拡張部は、第１オフセットスペーサの真下の基板への注入をマスクする第１オフセットスペーサ（１８）を使用すると共に、ｎチャネルトランジスタの基板中のみに注入される。
第２オフセットスペーサは、第１オフセットスペーサ上に形成される。
その後ソース／ドレイン拡張部は、ｐチャネルトランジスタの基板中のみに注入される。第１オフセットスペーサおよび第２オフセットスペーサは、第１オフセットスペーサおよび第２オフセットスペーサの真下の基板への注入をマスクする。
本発明の前述した構造および他の構造、態様および利点は、添付の図面と共に次の本発明の詳細な説明から、より明白になる。
本発明の実施の形態
本発明が扱う問題および解決する問題は、ゲート・ドレイン間のオーバーラップ・キャパシタンスの減少、特に、シリコン中のｐ型ドーパントとｎ型ドーパントの拡散率の相違によって引き起こされる問題に関係がある。
本発明は、ゲート電極からの異なる（differencial）スペーシングでソース／ドレイン拡張部のドーパントを注入することによって、ｎチャネルトランジスタとｐチャネルトランジスタのそれぞれのオーバーラップ・キャパシタンスを最適化する。
これは、ゲート電極上に第１オフセットスペーサを形成し、ｎチャネルトランジスタ中のみにソース／ドレイン拡張部のインプラントを生成することによって遂行される。
第２オフセットスペーサは、この第１オフセットスペーサ上に形成され、ｐチャネルトランジスタ中にソース／ドレイン拡張部のインプラントが生成される。
従って、ｐチャネルトランジスタ中のソース／ドレイン拡張部のインプラントは、ｎチャネルトランジスタ中のソース／ドレイン拡張部よりゲート電極からの間隔がさらにあけられる。これは、ホウ素のようなｐ型のドーパントの拡散が、より速いためである。
これは、ｎチャネルトランジスタおよびｐチャネルトランジスタの双方のオーバーラップ・キャパシタンスを最適化することを可能にする。
図１は、本発明の製造の第一段階の間の、ｎチャネルトランジスタのうちの一つとｐチャネルトランジスタのうちの一つの断面を示す概要図である。
特に言及される場合を除き、以下の記載では、層を形成し、エッチングし、そして基板にドーパントを注入するための従来の処理方法を使用するものとする。
図１に示すように、基板１０は、ｎチャネルトランジスタおよびｐチャネルトランジスタ用の共通基板を形成する。
ｎチャネルトランジスタ１２は、ゲート電極１６を有しており、ｐチャネルトランジスタ１４もゲート電極１６を有している。
ゲート電極１６は、基板１０上にポリシリコン・ゲート層をたい積することによるような従来の方式、従来のフォトリソグラフィ技術およびエッチング技術で形成される。
図２では、第１オフセットスペーサ１８が、ｐチャネルトランジスタ１４およびｎチャネルトランジスタ１２の双方におけるすべてのゲート電極１６上に形成される。
第１オフセットスペーサ１８は、例えば窒化シリコンまたは酸化シリコンのような、従来のスペーサ材料から構成されていてもよいが、例えばシリコン酸窒化物（silicon oxynitride）のような、他の材料が使用されてもよい。
第１オフセットスペーサのたい積および形成は、全基板１０およびゲート電極１６上の第１スペーサ層（図示しない）中に第１スペーサ材料をたい積することを含む。
ｎチャネルトランジスタのゲート・ドレイン間のオーバーラップ・キャパシタンスを最適化すべく、エッチング後に第１オフセットスペーサ１８が所望の幅を有するように、第１スペーサ層の厚みを選択してもよい。
例えば、第１スペーサ層の深さは、約１００Åから約３００Åの間とすることができる。
反応性イオンエッチングのような従来の異方性エッチングの後、第１オフセットスペーサ１８は、基板１０上に約６０Åから約１８０Åの間の幅を有するようにして形成される。
このスペーシングは通常、最適なゲート・ドレイン間のオーバーラップキャパシタンスを提供するため、ｎチャネルトランジスタのオフセットスペーサに適切であると考えられる。
この例から理解できるように、この異方性エッチングは、スペーサ層の厚みのおよそ６０％の幅を有するスペーサ１８を生産する。
より厚いまたはより薄いスペーサ層の厚み、またはエッチング技術における変形例においては、所望のオーバーラップ・キャパシタンスを生産するように調整されたオフセットスペーサの幅を生産することができる。
図２に記載されるようなオフセットスペーサ１８の形成に続いて、図３に記載のように、従来の技術によってｎチャネルのソース／ドレイン拡張部のインプラントが実行される。
ｐチャネルトランジスタ１４は、この注入プロセスの間、ｐチャネルトランジスタ１４をｎ型ドーパントの注入から保護すべく、マスクされる。
イオン注入は、例えばヒ素のようなｎ型ドーパントを基板１０中に注入するように実行することができる。
注入されたドーパントは、ｎチャネルトランジスタ１２のソース／ドレイン拡張部２０を生成する。
第１オフセットスペーサ１８は、ｎチャネルトランジスタ１２中の第１オフセットスペーサ１８の真下へのｎ型ドーパントのイオン注入を防ぐために基板１０をマスクする。
この第１オフセットスペーサ１８の幅は、ｎチャネルトランジスタ１２用に最適化される。
ソース／ドレイン拡張部２０を生成すべく、ｎチャネルトランジスタのソース／ドレイン拡張部のインプラントのための従来のドーセージ（薬量）（dosage）およびエネルギーを使用してもよい。
ソース／ドレイン拡張部の注入プロセスの後、ｐチャネルトランジスタ１４上のマスクが除去されると共に、第２スペーサ層（図示しない）が基板１０、ｎチャネルトランジスタ１２およびｐチャネルトランジスタ１４上にたい積される。
第２スペーサ層はその後、ｎチャネルトランジスタ１２およびｐチャネルトランジスタ１４の双方の第１オフセットスペーサ１８上に第２オフセットスペーサ２２を形成するように、従来の異方性方式でエッチングされる。
窒化シリコンまたは酸化シリコンのような従来のスペーサ材料が第２オフセットスペーサ２２を形成するために再び使用されてもよい。
第２スペーサ層の厚みは、ｐ型ドーパントのシリコン中におけるより速い拡散率のために、第２オフセットスペーサ２２の幅が最適化されるように調整することができる。
換言すると、エッチングの後、第１オフセットスペーサ１８および第２オフセットスペーサ２２によって形成される一対のオフセットスペーサ２４は、ｐチャネルトランジスタのゲート・ドレイン間のオーバーラップキャパシタンスをｐ型ドーパントのより速い拡散率を考慮に入れて最適化するように選択される幅を有する。
本発明のある実施形態においては、第２スペーサ層がたい積される前に、約１００Åの厚みの酸化膜（liner oxide）（図示しない）が基板１０、第１オフセットスペーサ１８およびゲート電極１６上に形成される。
この酸化膜は、例えばＬＰＣＶＤ（low pressure chemical vapor deposition）またはＰＥＣＶＤ（plasma enhanced chemical vapor deposition）によってたい積することができる。酸化膜は、図１ないし図８の実施形態中において記載されていないが、トランジスタの全般的な性能を改良するために使用することができる。
第２オフセットスペーサ２２の形成に続いて、ｎチャネルトランジスタ１２はマスクで覆われる（masked off）と共に、ｐチャネルトランジスタ１４中にソース／ドレイン拡張部領域２６を生成すべく、ソース／ドレイン拡張部の注入ステップが実行される。
第１オフセットスペーサ１８と第２オフセットスペーサ２２を含む対となるオフセットスペーサ２４は、この第１オフセットスペーサ１８と第２オフセットスペーサ２２の真下の基板１０をマスクする。
従って、ｐチャネルトランジスタ１４中のソース／ドレイン拡張部２６は、ｎチャネル１２中のソース／ドレイン拡張部２０よりもゲート電極１６からさらに間隔がおかれる。
これは、ホウ素のより速い拡散率と、ｐチャネルトランジスタ１４のオーバーラップ・キャパシタンスを最適化するためである。
ソース／ドレイン拡張部２６を生成すべく、ｐ型のドーパントための従来の薬量および注入エネルギーを使用してもよい。
図６では、側壁スペーサ２８が第２オフセットスペーサ２２上に形成される。この側壁スペーサ２８は、ｎチャネルトランジスタ１２およびｐチャネルトランジスタ１４の双方に関して形成される。
側壁スペーサ２８は、例えば酸化シリコン、窒化シリコン、シリコン酸窒化物のような従来の物質から構成されていてもよい。
側壁スペーサ２８を生成すべく、スペーサ材料をたい積した後、このスペーサ材料を異方性エッチングする。
本発明のある好適な実施形態において、側壁スペーサ２８は、第１オフセットスペーサ１８と第２オフセットスペーサ２２の少なくとも２倍の大きさとされる。
本発明のある実施形態においては、側壁スペーサの典型的な厚み（幅）は、約５００から約１５００オングストロームの範囲とされる。
従来の方式による側壁スペーサ２８の形成に続いて、ｐチャネルトランジスタ１４が再びマスクされると共に、ｎチャネルトランジスタ１２中にソース／ドレイン領域３０を作成すべく、ソース／ドレインのディープ・インプラントが実行される。
ソース／ドレイン領域３０を生成すべく、従来の放射線量および注入エネルギーを使用してもよい。
図７は、その結果生じる構造を示す。
図８に示すように、ｎチャネルトランジスタ１２上にマスクが形成され、ｐチャネルトランジスタ１４中にソース／ドレイン領域３２を作成すべく、従来の方式で、ソース／ドレインのディープ・インプラント・プロセスが実行される。
側壁スペーサ２８は、図７の注入プロセスの間、スペーサ２８の真下の基板中にｎ型ドーパントが注入されるのを防止すると共に、図８の注入プロセスの間、スペーサ２８の真下の基板中にｎ型ドーパントが注入されるのを防止する。
ｐチャネルトランジスタ１４中にソース／ドレイン領域３２が形成された後、ｎチャネルトランジスタ１２上のマスクが除去される。
それから半導体デバイスのさらなる処理が、従来の技術に従って実行され、図９は、その結果を示す。
ゲート・ポリシリコン（gate poly）に対してオーバーラップ領域を形成するように、拡張された接合が横（水平）方向および垂直方向に拡散した点に注意すべきである。
本発明は、それぞれのトランジスタに最適なオーバーラップ・キャパシタンスを生成すべく、ｎチャネルトランジスタとｐチャネルトランジスタとのスペーシングは異なるようにされている。
これは、ゲート電極上に形成される複数のオフセットスペーサを使用することによって、経済的な、実用的な方式で達成される。
別の態様においては、ソース／ドレインの表面は、薄いＳＯＩ（silicon-on- insulator）膜中にひずみを生成するように酸化される。
幅の狭い窒化シリコンのスペーサが形成された後、ソース／ドレインの酸化が実行される。したがって、ポリシリコンの側壁は、ソース／ドレインの酸化の間保護され、そのトランジスタ構造は変化しない。
ソース／ドレインの酸化の結果生成されたひずみは、キャリア移動度（carrier mobility ）を好ましく変化させる。
図１０は、埋め込まれた酸化物層４２によってシリコン基板４０が覆われている前段階（precursor）を示す。
孤立したＳＯＩ部分（SOI island）４４は、埋め込まれた酸化物層４２上に形成される。ゲート電極４６は、幅の狭いスペーサ４８によってその側壁について保護される。このスペーサ４８は、例えば窒化シリコンによって構成することができる。
（例えば、たい積およびエッチ・バックによる）スペーサ４８の形成に続いて、図１１に示すようにソース／ドレイン領域およびゲート電極４６の表面上に酸化膜５０を成長させるべく、酸化プロセスが実行される。
ソース／ドレインの表面上の酸化膜５０の成長は、ＳＯＩ膜４４中で生成されるストレスに、さらにストレスを加える。これにより、キャリア移動度が改善される。その後、標準的なＣＭＯＳ処理が続行されてもよい。
以上、本発明を詳細に説明し図解したが、これはあくまでも例示であって、本発明を制限しようとするものではなく、本発明の範囲は、添付の請求項の記載によってのみ制限されることは、明確に理解されるべきである。
本発明の実施形態による製造の第一段階の間の、半導体デバイス上のｎチャネルトランジスタとｐチャネルトランジスタの断面を示す概要図。 本発明の実施形態によって第１オフセットスペーサを形成した後の図１の構造を示す図。 本発明の実施形態によって、ソース／ドレイン拡張部を形成するように、ｎチャネルデバイス中に拡張部がインプラントされた後の図２の構造を示す図。 本発明の実施形態によって、ｎチャネルデバイスおよびｐチャネルデバイス上に第２オフセットスペーサを形成した後の第３の構造を示す図。 本発明の実施形態によって、ｐチャネルのソース／ドレイン拡張部が注入された後の図４の構造を示す図。 本発明の実施形態によって、ｎチャネルトランジスタ及びｐチャネルトランジスタ上に、側壁スペーサが形成された後の図５の構造を示す図。 本発明の実施形態によって、ｎチャネルのソース／ドレインのディープ・インプラントされた後の図６の構造を示す図。 本発明の実施形態によって、ｐチャネルのソース／ドレインのディープ・インプラントされた後の図７の構造を示す図。 最終的な接合形状を示す、図８の構造を示す図。 ソース／ドレイン酸化物によって、ＳＯＩ膜中でひずみが生成される半導体デバイス構造の断面図。 酸化プロセスが終了した後の図１０の構造を示す図。

Claims (10)

  1. 第１ゲート電極（１６）から第１間隔を隔ててｎ型ドーパントを注入することによって、ｎチャネルトランジスタ（１２）中にソース／ドレイン拡張部（２０）を形成するステップと、
    第２ゲート電極（１６）から前記第１間隔よりも大きい第２間隔を隔ててｐ型ドーパントを注入することによって、ｐチャネルトランジスタ（１４）中にソース／ドレイン拡張部（２６）を形成するステップと、
    を含む、同じ基板上にｎチャネルトランジスタおよびｐチャネルトランジスタを形成する方法。
  2. 前記ｎチャネルトランジスタ（１２）および前記ｐチャネルトランジスタ（１４）中にソース／ドレイン拡張部（２０）、（２６）を形成するステップは、第１スペーサ幅に従ってｎ型ドーパントを注入するステップと、第２スペーサ幅に従ってｐ型ドーパントを注入するステップとを含む、請求項１記載の方法。
  3. 前記ｎチャネルトランジスタ（１２）および前記ｐチャネルトランジスタ（１４）の前記ゲート電極（１６）上に、前記第１スペーサ幅とほぼ同じ幅を有する第１オフセットスペーサ（１８）を形成するステップをさらに含む、請求項２記載の方法。
  4. 対となるオフセットスペーサ（１８）、（２２）であって、その合計幅が前記第２スペーサ幅とほぼ同じ幅であるものを形成すべく、前記第１オフセットスペーサ（１８）上に第２オフセットスペーサ（２２）を形成するステップをさらに含む、請求項３記載の方法。
  5. 前記ｎ型ドーパントは、前記第１オフセットスペーサ（１８）が形成された後、前記ｎ型トランジスタ（１２）中の前記ソース／ドレイン拡張部（２０）を形成するように注入され、前記ｐ型ドーパントは、前記対となるオフセットスペーサ（１８）、（２２）が形成された後、前記ｐ型トランジスタ（１４）中の前記ソース／ドレイン拡張部（２６）を形成するように注入される、請求項４記載の方法。
  6. 前記第２オフセットスペーサ（２２）上に側壁スペーサ（２８）を形成するステップと、
    ｎ型ドーパントを注入することによって、ｎチャネルトランジスタ（１２）中にソース／ドレイン領域（３０）を形成するステップと、
    ｐ型ドーパントを注入することによって、ｐチャネルトランジスタ（１４）中にソース／ドレイン領域（３２）を形成するステップとをさらに含む、請求項５記載の方法。
  7. 前記第１オフセットスペーサ（１８）は、約６０Åから約１８０Åの間の幅を有する、請求項６記載の方法。
  8. 前記第２オフセットスペーサ（２２）は、約１２０Åから約２４０Åの間の幅を有する、請求項７記載の方法。
  9. 前記ｎチャネルトランジスタ（１２）中の前記ソース／ドレイン拡張部（２０）が形成された後であって、前記第２オフセットスペーサ（２２）が形成される前に、前記ゲート電極（１６）、前記第１オフセットスペーサ（１８）および前記基板上に酸化膜を形成するステップをさらに含む、請求項５記載の方法。
  10. ｎチャネルトランジスタ（１２）およびｐチャネルトランジスタ（１４）のゲート電極（１６）上に第１オフセットスペーサ（１８）を形成するステップと、
    前記第１オフセットスペーサ（１８）の真下の前記基板（１０）への注入を前記第１オフセットスペーサ（１８）でマスクした状態で、前記ｎチャネルトランジスタ（１４）の前記基板（１０）中のみにソース／ドレイン拡張部（２０）を注入するステップと、
    前記第１オフセットスペーサ（１８）上に第２オフセットスペーサ（２２）を形成するステップと、
    前記第１オフセットスペーサ（１８）および第２オフセットスペーサ（２２）の真下の前記基板（１０）への注入を前記第１オフセットスペーサ（１８）および第２オフセットスペーサ（２２）でマスクした状態で、前記ｐチャネルトランジスタ（１４）の前記基板中のみにソース／ドレイン拡張部（２２）を注入するステップと、
    を含む、基板およびｎチャネルトランジスタとｐチャネルトランジスタを備える半導体デバイスを形成する方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509776A (ja) * 2006-11-10 2010-03-25 ラム リサーチ コーポレーション 除去可能なスペーサ
WO2010140244A1 (ja) * 2009-06-05 2010-12-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828219B2 (en) * 2002-03-22 2004-12-07 Winbond Electronics Corporation Stacked spacer structure and process
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
US6677201B1 (en) * 2002-10-01 2004-01-13 Texas Instruments Incorporated Method of fabricating thermal CVD oxynitride and BTBAS nitride sidewall spacer for metal oxide semiconductor transistors
US6969646B2 (en) * 2003-02-10 2005-11-29 Chartered Semiconductor Manufacturing Ltd. Method of activating polysilicon gate structure dopants after offset spacer deposition
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US20050059260A1 (en) * 2003-09-15 2005-03-17 Haowen Bu CMOS transistors and methods of forming same
US7033897B2 (en) * 2003-10-23 2006-04-25 Texas Instruments Incorporated Encapsulated spacer with low dielectric constant material to reduce the parasitic capacitance between gate and drain in CMOS technology
JP4796747B2 (ja) * 2003-12-25 2011-10-19 富士通セミコンダクター株式会社 Ｃｍｏｓ半導体装置の製造方法
US20050275034A1 (en) * 2004-04-08 2005-12-15 International Business Machines Corporation A manufacturable method and structure for double spacer cmos with optimized nfet/pfet performance
US7687861B2 (en) * 2005-10-12 2010-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Silicided regions for NMOS and PMOS devices
DE102009021490B4 (de) * 2009-05-15 2013-04-04 Globalfoundries Dresden Module One Llc & Co. Kg Mehrschrittabscheidung eines Abstandshaltermaterials zur Reduzierung der Ausbildung von Hohlräumen in einem dielektrischen Material einer Kontaktebene eines Halbleiterbauelements
DE102010064284B4 (de) * 2010-12-28 2016-03-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Transistors mit einer eingebetteten Sigma-förmigen Halbleiterlegierung mit erhöhter Gleichmäßigkeit
US20130026575A1 (en) * 2011-07-28 2013-01-31 Synopsys, Inc. Threshold adjustment of transistors by controlled s/d underlap
US10038063B2 (en) 2014-06-10 2018-07-31 International Business Machines Corporation Tunable breakdown voltage RF FET devices
JP6275559B2 (ja) 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167804A (ja) * 1995-12-15 1997-06-24 Hitachi Ltd 半導体装置及びその製造方法
JPH09172176A (ja) * 1995-11-21 1997-06-30 Texas Instr Inc <Ti> Ｍｏｓデバイス製造方法
JP2000307015A (ja) * 1999-04-22 2000-11-02 Oki Electric Ind Co Ltd デュアルゲートｃｍｏｓｆｅｔの製造方法
JP2001110913A (ja) * 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法
JP2001516154A (ja) * 1997-09-05 2001-09-25 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100186514B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 격리영역 형성방법
JP3114654B2 (ja) * 1997-06-05 2000-12-04 日本電気株式会社 半導体装置の製造方法
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US5981325A (en) * 1999-04-26 1999-11-09 United Semiconductor Corp. Method for manufacturing CMOS
KR20010065744A (ko) * 1999-12-30 2001-07-11 박종섭 모스형 트랜지스터 제조방법
TW459294B (en) * 2000-10-26 2001-10-11 United Microelectronics Corp Self-aligned offset gate structure and its manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172176A (ja) * 1995-11-21 1997-06-30 Texas Instr Inc <Ti> Ｍｏｓデバイス製造方法
JPH09167804A (ja) * 1995-12-15 1997-06-24 Hitachi Ltd 半導体装置及びその製造方法
JP2001516154A (ja) * 1997-09-05 2001-09-25 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス
JP2000307015A (ja) * 1999-04-22 2000-11-02 Oki Electric Ind Co Ltd デュアルゲートｃｍｏｓｆｅｔの製造方法
JP2001110913A (ja) * 1999-10-06 2001-04-20 Nec Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010509776A (ja) * 2006-11-10 2010-03-25 ラム リサーチ コーポレーション 除去可能なスペーサ
WO2010140244A1 (ja) * 2009-06-05 2010-12-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5374585B2 (ja) * 2009-06-05 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9449883B2 (en) 2009-06-05 2016-09-20 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same

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