KR950003239B1 - 엘디디구조 씨모스장치의 제조방법 - Google Patents

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Description

엘디디구조 씨모스장치의 제조방법

제1(a)도 내지 제1(c)도는 종래의 기술을 설명하기 위한 MOS장치의 단면도.

제2(a)도 내지 제2(k)도는 본 발명에 의한 게이트중첩 LDD-CMOS장치의 제조방법을 설명하기 위한 공정 단면도.

제3도는 본 발명에 따라 완성된 게이트중첩 LDD-CMOS장치의 구조를 나타낸 단면도.

제4도는 본 발명에 따라 완성된 게이트중첩 LDD-CMOS장치의 레이아웃(layout)을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2, 7, 8, 11, 15, 17, 18, 20 : 실리콘 산화막

6-1, 12 : 실리콘 질화막 16 : 폴리실리콘

9, 14 : p^-확산영역 10, 14-1 : n^-확산영역

19-1 : p⁺확산영역 19 : n⁺확산영역

3 : n웰 4 : p웰

5 : 감광막 6, 13 : 트렌치

21 : 금속

본 발명은 CMOS(Complementary Metal Oxide Semiconductor)장치의 제조방법에 관한 것으로, 더 구체적으로는 새로운 구조를 갖는 딥서브미크론(deep submicron)급 CMOS장치를 제조하는 방법에 관한 것이다.

최근 VLSI에 대한 고집적화, 고속화, 저소비전력화가 더욱 가속화되어 CMOS의 제조기술은 딥서브미크론의 시대로 접어들고 있다.

현재 CMOS의 제조기술은 고집적화와 소비전력화의 잇점으로 눈부신 발전을 거듭하여 쿼터미크론(quarter-micron)시대를 눈앞에 두고 있다.

그러나 이와같이 취소선폭이 쿼터미크론 이하인 CMOS장치를 제조하기 위해서는 극복해야 할 많은 과제들이 산재해 있다.

그 과제들 중에서 우선적으로 해소해야할 것들을 언급하면 다음과 같은 것들을 들 수 있다.

첫째, 0.1μm이하의 얕은 접합(junction)을 형성하는 기술이다. 현재의 CMOS제조기술로서 사용되고 있는 열처리방법들을 고려하면, 0.1μm이하의 얕은 n⁺p 혹은 p⁺의 소오스/드레인 접합(source/drain juncion)을 형성하는 것이 대단히 어려운 실정이다.

둘째, 장치가 더욱 집적화(scale down)됨에 따라 수반되는 고전계로(high electric field)로 인한 장치의 신뢰성 저하를 방지하기 위한 대책이다.

신뢰성이 높은 장치를 설계하기 위해서는 LDD(Lightly Doped Drain), GOLD(Gate Overlapped LDD)등의 "게이트 형성 기술(Gate Engineering)"을 통하여 최적장치구조를 설계해야 하는데, 현재까지 알려진 최적장치구조를 구현하기 위해서는 고도의 건식식(dry etching)기술이나 임의의 각도로 이온주입이 가능한 기술이 요구된다.

셋째, 장치가 더욱 집적화됨에 따라 나타나는 숏채널(short channel)효과, 내로우채널(narrow channel)효과 및 DIBL(Drain Induced Barrier Lowering)현상들을 감소시키고 억제하면서 장치의 성능을 증대시키기 위해 채널의 불순물 농도를 적절히 조절할 수 있는 "기판제조기술(Substrate Engineering)"이 요구된다.

기판의 불순물농도를 적절히 조절하기 위해서는 에피택셜 박막층(thin epitaxial layer) 성장기술이나 MeV단위의 높은 에너지에서 이온주입을 수행하는 기술등이 요구된다.

넷째, 고집적화에 있어서 가장 큰 난제로서 작용하는 아이솔레이션(isolation)기술의 제반문제들을 어떻게 개선할 수 있는가 하는 것이다.

종래의 변형된 LOCOS 아이솔레이션 방법이나 OSELO(Off Ser Local Oxidation) 아이솔레이션 방법으로는 0.5μm이하의 장치분리가 상당히 어려운 실정이다.

0.5μm이하의 장치분리를 위해서는 트렌치 아이솔레이션(trench isolation) 방법의 적용이 필수적으로 요구되지만 이 트렌치 아이솔레이션 방법이 갖는 제반문제점들을 해결하여야 한다.

제1도는 종래의 기술을 설명하기 위한 도면으로서, 제1(a)도는 일본의 도시바사가 개시한 MOS장치의 단면도를 나타낸 것이다.

도시바사에서 제안한 MOS장치는 게이트가 오목(concave)하게 형성된 구조를 갖는다.

이 방법에서는 게이트를 형성하기 위한 게이트 마스크 이외에도 트렌치 마스크를 별도로 사용해야 하는 단점이 있다.

이와같이 트렌치 마스크를 별도로 사용하여야 하기 때문에 두 마스크들간의 오정렬(misaling)되는 문제가 발생될 수 있다.

이 오정렬은 장치의 성능에 치명적인 영향을 미치게되므로 이 방법은 게이트폭이 서브미크론 영역이면 거의 적용이 불가능하게 된다.

제1(b)도는 일본의 미쯔비시사에서 제안한 MOS장치의 구조를 나타낸 단면도이다.

미쯔비시사가 발표한 MOS장치는 숏채널(short channel)현상등을 줄이고 장치의 성능을 증대시키기 위해 기판의 농도를 적절히 조절한 구조를 갖는다.

이 방법은 기판의 농도를 적절히 조절하기 위해 LDD(Lightly Doped Drain) 구조 하부에 NUDC(Non Uniformly Doped Channel)층을 형성하기 위해 30도의 각도로 이온주입을 수행하여 CMOS장치를 제조한다.

따라서, 이 방법은 고도의 이온주입 기술을 필요로 한다.

제1(c)도는 미국 IBM사에서 제안한 CMOS장치의 구조를 나타낸 단면도이다.

이 방법은 트렌치를 파고 폴리실리콘을 채운후 래칭(lapping) 방법으로 게이트를 형성하기만 고신뢰성을 갖는 장치에 필수적으로 요구되는 LDD구조의 형성이 불가능한 문제점이 있다.

또한, 이 방법은 게이트와 소오스 혹은 드레인 사이에 커패시턴스(parasitic capacitance)성분이 커지고, n⁺의 고농도로 인하여 BTBT(Band To Band Tunneling)현상으로 누설전류(leakage current)가 증가하고 장치의 성능이 저하되는 문제가 있다.

본 발명의 목적은 오정렬의 문제가 발생되지 않는 딥서브 마이크론급 CMOS장치의 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 소오스 혹은 드레인 영역 하부와 채널영역의 도핑을 독립적으로 조절 가능한 CMOS장치의 제조방법을 제공하는 것이다.

본 발명의 또다른 목적은 핫캐리어(hot carrier)에 대한 신뢰성이 뛰어나고 BTBT현상이 거의 발생되지 않는 완전 게이트 중첩 LDD구조 CMOS장치의 제조방법을 제공하는 것이다.

상기한 목적들을 달성하기 위하여 본 발명은 실리콘 기판상에 실리콘 산화막을 성장시키고 감광막을 도포한 후 웰영역들을 정의하고 이어 상기 감광막을 제거하고 웰드라이브-인(well drive-in)을 수행하여 n웰 영역 및 p웰 영역의 트윈웰(twin wells)을 형성하고 실리콘 질화막을 적층하는 단계와, 상기 실리콘 질화막을 트렌치 마스크(trench mask)로서 정의한 후 상기 실리콘 질화막과 상기 실리콘 산화막 및 상기 실리콘 기판을 순차로 식각하여 격리용 트렌치를 형성하는 단계와, 상기 격리용 트렌치 내부에 제1산화막을 성장시킨 후 LPCVD방법으로 제2산화막을 적층하여 상기 격리용 트렌치를 채우는 단계와, 래칭(lapping)방법으로 상기 실리콘 산화막의 표면까지 상기 제2산화막을 깍아낸 후 이온주입(ion implantation)을 수행하여 상기 n웰 영역에는 p^-확산영역을 상기 p웰 영역에는 n^-확산영역들상에 제3산화막을 적층하고 게이트 마스크로서 정의한 후 식각하고 이어 상기 제3산화막의 양측면에 측벽 스페이서(side well spacer)을 형성하는 단계와, 상기 p^-및 n^-확산영역들 및 상기 실리콘 기판을 각각 순차로 식각하여 게이트용 트렌치를 형성하고 nMOS 및 pMOS의 드레숄드 전압(threshold voltage)을 조절하기 위한 이온주입을 각각 수행하여 p^-게이트 확산영역 및 n^-게이트 확산 영역을 형성하는 단계와, 열산화 방법으로 게이트 산화막을 성장시킨 후 폴리실리콘을 적층하여 상기 게이트용 트렌치를 채우고 상기 제3산화막의 표면까지 래핑방법으로 상기 폴리실리콘을 깍아내는 단계와, 상기 제3산화막을 제거하고 제4산화막을 성장시킨 후 상기 게이트의 양측면에 게이트 측벽 스페이서를 형성하고 이어 이온주입을 수행하여 nMOS 및 pMOS 영역들에 각각 n⁺확산영역 및 p⁺확산영역을 형성하고 접합을 위한 열처리를 수행하는 단계와 및 표면안정화(passivation)을 위한 PSG 혹은 BPSG를 도포하고 콘택(contact)부분을 정의한 후 전극을 형성하는 단계를 포함한다.

이제부터, 첨부된 도면들을 참조하여 본 발명에 대하여 상세히 설명한다.

제2(a)도 내지 제2(k)도는 본 발명에 의한 완전 게이트 중첩 LDD-CMOS장치의 제조방법을 설명하기 위한 공정단면도를 나타낸 것으로, 도면을 참조하여 구체적으로 설명하면 다음과 같다.

제2(a)도는 p형 실리콘 기판(1) 위에 약 25nm의 두께로 실리콘 산화막(2)을 성장시킨 후 감광막(5)을 도포하고, 이어 n웰 영역(3)과 p웰 영역(4)을 각각 정의하는 공정들이 완료된 상태를 나타낸 도면이다.

다음, 웰(well)을 형성하기 위해 보론(boron)과 인(phoshorous)을 150 내지 300KeV정도의 높은 에너지로 주입시켜 실리콘 기판(1)의 표면보다 벌크(bulk)쪽이 농도가 낮은 니트로그레이드 웰(netrograde well)을 형성한다.

이어, 제2(b)도에 나타낸 바와같이, 감광막(5)을 제거한 후 웰 드라이브-인(well drive-in)을 수행하여 0.5 내지 1.5μm정도의 깊이로 트윈-웰(twin-well)을 형성하고, 실리콘 질화막(6-1)을 100nm정도의 두께로 적층하고 트렌치 마스크(trench mask)로서 정의한 다음 건식식각 방법으로 실리콘 질화막(6-1), 실리콘 산화막(2), 실리콘 기판(1)을 순차로 식각하여 트렌치(6)을 형성한다.

이때, 상기한 트렌치(6)의 깊이는 0.5 내지 1.5μm 정도로서 웰들의 깊이와 동일하게 한다.

이어, 제2(c)도와 같이, 트렌치(6)에 50nm정도의 두께로 산화막(7)을 성장시킨후 다시 LPCDV방법으로 산화막(8)을 1.0μm정도의 두께로 적층한다.

이어, 제2(d)도에 나타낸 바와같이, 기계적 래핑방법 또는 화학적 래핑방법으로 상기한 실리콘 산화막(2)의 표면까지 깍아낸 후, 트윈웰(3, 4)의 각각에 이온들을 도핑하여 n웰 영역(3)에는 p^-확산영역(9)을, p웰 영역(4)에는 n^-확산영역(10)을 형성한다.

다음, 제2(e)도에 나타낸 바와같이 확산영역들(9, 10)상에 산화막(11)을 10 내지 30nm의 두께로 적층하고 게이트 마스크로써 정의한 후 건식식각 방법으로 식각한다.

이어 실리콘 질화막으로 상기한 산화막(11)을 양측면에 측벽 스페이서(12)를 형성한다.

다음, 제2(f)도에 나타낸 바와같이, 확산영역들(9, 10) 및 실리콘 기판(1)을 순차로 식각하여 게이트를 형성하기 위한 트렌치(13)를 형성한다.

이때, 실리콘 기판(1)은 0.5 내지 1.5μm정도의 깊이로 시작한다.

이와같이 트렌치(13)를 형성한 후, nMOS 및 pMOS의 드레숄드 전압을 조절하기 위한 이온주입을 수행하여 p^-확산영역(14) 및 n^-확산영역(14-1)을 각각 형성한다.

다음, 제2(g)도에 나타낸 바와같이 900℃이하에서 열산화시켜 10nm이하의 두께로 게이트 산화막(15)을 성장시킨후, 10 내지 40nm정도의 두께로 폴리실리콘(16)을 적층하여 트렌치(13)을 채운다.

이어, 기계적 래핑 또는 화학적 래핑방법으로 상기한 산화막(11)을 에칭 스토퍼(etching stopper)로 이용하여 깍아낸다.

이와같은 래핑 공정이 완료된 상태를 나타낸 것이 제2(h)도이다.

다음, 제2(i)도에 나타낸 바와같이, 에칭 스토퍼용 산화막(11)을 제거하고 850℃이하에서 열산화시켜 10nm이하의 두께로 산화막(17)을 성장시킨후 산화막을 적층하여 측벽 스페이서(18)를 형성한다.

이어, 게이트 양측의 nMOS 및 pMOS상에 이온주입을 수행하여 n⁺확산영역(19) 및 p⁺확산영역(19-1)을 형성한다.

이어, 얕은 접합(shallow junction) 및 p⁺폴리실리콘 게이트의 보론 침투(boron penetration) 현상을 막기 위해 850℃이하에서 열처리함으로써 n⁺p 및 p⁺n접합의 깊이를 0.15μm이하로 되게 한다.

끝으로, 제2(j)도에 나타낸 바와같이, 표면 안정화(passivation)를 위하여 PSG 혹은 BPSG(20)를 60nm정도의 두께로 도포하고 콘택(contact)부분을 정의하여 식각한 다음 TiW등으로 장벽층(barrier layer)을 50nm정도의 두께로 스퍼터링(sputtering)한다.

이어, 실리콘이 약 1%정도 함유된 Al을 80nm정도의 두께로 스퍼터링 한 후 금속부분을 정의하여 식각하고 열처리(alloy)함으로써 본 발명의 CMOS장치의 제조가 완료된다(제2(k)도 참조).

제3도 및 제4도는 본 발명에서 제시한 새로운 CMOS장치의 단면도 및 레이아웃(lay-out)을 각각 나타낸 것이다.

이상에서 설명된 바와같이, 본 발명에서는 얕은 트렌치를 형성하여 게이트 영역을 형성하므로써 종래의 기술과는 달리 게이트 영역을 형성함으로써 종래의 기술과는 달리 게이트 영역이 소오스 및 드레인 영역과, 실리콘 기판의 표면보다 트렌치의 깊이만큼 낮게 형성되므로 다음과 같은 여러가지 장점이 있다.

첫째, 종래의 CMOS장치의 채널길이에 비해 유효채널의 길이가 증대되는 효과를 가지므로 숏채널 효과를 줄일 수 있다.

둘째, 게이트 영역이 소오스 및 드레인 영역보다 낮게 형성되므로 소오스 및 드레인 접합이 다소 깊다 하여도 공핍영역(depletion region)의 만남으로 인한 펀치드루우(punch through)현상을 줄일 수 있다.

셋째, n^-영역 및 p^-영역을 형성한 후 얕은 트렌치를 형성하여, 게이트 영역을 형성하기 때문에 소오스/드레인과 게이트가 완전히 중첩된 LDD구조의 CMOS장치를 쉽게 제조할 수 있다.

넷째, 게이트 영역이 소오스 및 드레인 영역보다 낮게 형성되므로, 공핍영역의 폭을 줄이기 위해 소오스 및 드레인 영역의 하부는 도우핑 농도를 높이고, 채널부분은 이동도(mobility)를 증가시키기 위해 도우핑 농도를 낮게 하는 NUDC형태의 채널형성이 매우 용이하다.

또한, 본 발명의 방법은 소자간의 격리(isolation) 및 게이트를 형성하기 위하여 트렌치를 파고 산화물이나 폴리실리콘을 채운다음 기계적인 방법으로 래칭하여 게이트를 형성하므로 여분의 마스크가 불필요하며 딥서브 미크론의 격리가 가능하다.

Claims (7)

1. 소오스 및 드레인 영역들이 게이트와 완전히 중첩되는 LDD구조의 CMOS장치를 제공하는 방법에 있어서, 실리콘 기판(1)상에 실리콘 산화막(2)을 성장시키고 감광막(5)을 도포한 후 웰영역들을 정의하고 이어 상기 감광막(5)을 제거하고 웰 드라이브-인을 수행하여 n웰 영역 및 p웰 영역의 트윈웰(3, 4)을 형성하고 실리콘 산화막(6-1)을 적층하는 단계와, 상기 실리콘 질화막(6-1)을 트렌치 마스크로서 정의한 후 상기 실리콘 질화막(6-1)과 상기 실리콘 산화막(2) 및 상기 실리콘 기판(1)을 순차로 식각하여 격리용 트렌치(6)을 형성하는 단계와, 상기 격리용 트렌치(6) 내부에 제1산화막(8)을 성장시킨 후 LPCVD방법으로 제2산화막(9)을 적층하여 상기 격리용 트렌치(6)를 채우는 단계와, 래핑방법으로 상기 실리콘 산화막(2)의 표면까지 상기 제2산화막(9)을 깍아낸 후 이온주입을 수행하여 상기 N웰 영역(3)에는 p^-확산영역(9)을 상기 P웰 영역(4)에는 n^-확산영역(10)을 각각 형성하는 단계와, 상기 p^-및 n^-확산영역들(9, 10)상에 제3산화막(11)을 적층하고 게이트 마스크로서 정의한 후 식각하고 이어 상기 제3산화막(11)의 양측면에 측벽 스페이서(12)를 형성하는 단계와, 상기 p^-및 n^-확산영역들(9, 10) 및 상기 실리콘 기판(1)을 각각 순차로 식각하여 게이트용 트렌치(13)를 형성하고 nMOS 및 pMOS의 드레숄드 전압을 조절하기 위한 이온주입을 각각 수행하여 p^-게이트 확산영역(14) 및 n^-게이트 확산영역(14-1)을 형성하는 단계와, 열산화 방법으로 게이트 산화막(15)을 성장시킨후 폴리 실리콘(16)을 적층하여 상기 게이트용 트렌치(13)를 채우고 상기 제3산화막(11)의 표면까지 래핑방법으로 상기 폴리실리콘(11)을 깍아내는 단계와, 상기 제3산화막(11)을 제거하고 제4산화막(17)을 성장시킨 후 상기 게이트의 양측면에 게이트 측벽 스페이서(18)를 형성하고 이어 이온주입을 수행하여 nMOS 및 pMOS영역들에 각각 n⁺확산영역(19) 및 p⁺확산영역(19-1)을 형성하고 접합을 위한 열처리를 수행하는 단계 및, 표면 안정화를 위한 PSG 혹은 BPSG(20)를 도포하고 콘택부분을 정의한 후 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
2. 제1항에 있어서, 상기 제3산화막(11)은 10 내지 30nm의 두께로 적층되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
3. 제1항에 있어서, 상기 게이트용 트렌치(13)를 형성하기 위하여 상기 실리콘 기판(1)을 0.5 내지 1.5μm 정도의 깊이로 식각하는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
4. 제1항에 있어서, 상기 폴리실리콘(16)은 10 내지 40nm정도의 두께로 적층되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
5. 제1항에 있어서, 상기 제3산화막(11)은 상기 래핑단계에서 식각중단을 위한 에칭 스토퍼로서 이용되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
6. 제1항에 있어서,상기 n⁺확산영역(19) 및 p⁺확산영역(19-1)을 형성한 후 접합을 위해 수행되는 상기 열처리는 n⁺p 및 p⁺n접합의 깊이가 0.15μm이하가 되도록 하기 위해 적어도 850℃이하에서 수행되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.
7. 제1항 또는 제5항에 있어서, 상기 래핑단계에서 상기 게이트 마스크로써 상기 에칭 스토퍼가 사용되는 것을 특징으로 하는 엘디디 구조 씨모스 장치의 제조방법.