JPH11214681A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214681A JPH11214681A JP10011164A JP1116498A JPH11214681A JP H11214681 A JPH11214681 A JP H11214681A JP 10011164 A JP10011164 A JP 10011164A JP 1116498 A JP1116498 A JP 1116498A JP H11214681 A JPH11214681 A JP H11214681A
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Abstract
(57)【要約】
【課題】ディープサブミクロン領域において短チャネル
効果を抑制し、寄生抵抗、寄生容量及びドレイン接合リ
ーク電流の小さいＭＩＳＦＥＴを提供する。 【解決手段】ＭＩＳＦＥＴのチャネルとエクステンショ
ン領域の形成部に浅い凹部を設け、エクステンション領
域形成のための浅いイオン注入を浅い凹部の底面に行
い、前記凹部に隣接するシリコン基板上にソース・ドレ
イン領域形成用の深いイオン注入を行い、前記浅いイオ
ン注入と深いイオン注入とのピーク濃度の位置を一致さ
せるようにすれば、短チャネル効果が抑制されソース・
ドレイン間の寄生抵抗と寄生容量が小さく、かつ、ＳＡ
ＬＩＣＩＤＥ工程によるドレイン接合リーク電流の小さ
いＭＩＳＦＥＴを提供することができる。本発明のＭＩ
ＳＦＥＴは特に高集積度で高速なＣＭＯＳ回路からなる
半導体装置を高い歩留まりと信頼性の下に提供する手段
として好適である。
効果を抑制し、寄生抵抗、寄生容量及びドレイン接合リ
ーク電流の小さいＭＩＳＦＥＴを提供する。 【解決手段】ＭＩＳＦＥＴのチャネルとエクステンショ
ン領域の形成部に浅い凹部を設け、エクステンション領
域形成のための浅いイオン注入を浅い凹部の底面に行
い、前記凹部に隣接するシリコン基板上にソース・ドレ
イン領域形成用の深いイオン注入を行い、前記浅いイオ
ン注入と深いイオン注入とのピーク濃度の位置を一致さ
せるようにすれば、短チャネル効果が抑制されソース・
ドレイン間の寄生抵抗と寄生容量が小さく、かつ、ＳＡ
ＬＩＣＩＤＥ工程によるドレイン接合リーク電流の小さ
いＭＩＳＦＥＴを提供することができる。本発明のＭＩ
ＳＦＥＴは特に高集積度で高速なＣＭＯＳ回路からなる
半導体装置を高い歩留まりと信頼性の下に提供する手段
として好適である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の構造と
その製造方法に係り、特に高速性に優れたＭＩＳ型電界
効果型トランジスタ（以下ＭＩＳＦＥＴ; Metal-Insula
tor-Semiconductor Field Effect Transistor と呼ぶ）
の素子構造と製造方法に関するものである。
その製造方法に係り、特に高速性に優れたＭＩＳ型電界
効果型トランジスタ（以下ＭＩＳＦＥＴ; Metal-Insula
tor-Semiconductor Field Effect Transistor と呼ぶ）
の素子構造と製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＩＳＦＥＴを用いた半導体装置
として、シリコン基板上に形成されたダイナミック型Ｒ
ＡＭ、スタティック型ＲＡＭなどの記憶装置や、ＣＭＯ
Ｓ論理回路を用いた演算装置等が多量に生産されてき
た。
として、シリコン基板上に形成されたダイナミック型Ｒ
ＡＭ、スタティック型ＲＡＭなどの記憶装置や、ＣＭＯ
Ｓ論理回路を用いた演算装置等が多量に生産されてき
た。
【０００３】これらの半導体装置の集積密度や性能を向
上するためには、その構成要素であるＭＩＳＦＥＴの微
細化が必須の要件であり、微細化技術の進展と共にＭＩ
ＳＦＥＴの短チャネル効果と寄生抵抗抑制の必要性が半
導体装置の世代の推移と共に増大している。
上するためには、その構成要素であるＭＩＳＦＥＴの微
細化が必須の要件であり、微細化技術の進展と共にＭＩ
ＳＦＥＴの短チャネル効果と寄生抵抗抑制の必要性が半
導体装置の世代の推移と共に増大している。
【０００４】短チャネル効果を抑制する方法として、例
えば図１０に示すようなLightly Doped Drain 構造（以
下ＬＤＤ構造と呼ぶ）が知られている。ＬＤＤ構造のＭ
ＩＳＦＥＴでは、ゲート酸化膜３を介して半導体基板上
にポリシリコンゲート４を形成し、これをマスクにして
イオン注入することにより、ゲート電極下部のチャネル
領域に隣接して前記ポリシリコンゲート４の両側に浅い
不純物拡散層を形成し、さらに絶縁膜を用いて前記ポリ
シリコンゲート４のソース・ドレイン側にゲート側壁部
６を設け、このゲート側壁部６とポリシリコンゲート４
とをマスクとしてイオン注入することにより深い不純物
拡散層を形成する。
えば図１０に示すようなLightly Doped Drain 構造（以
下ＬＤＤ構造と呼ぶ）が知られている。ＬＤＤ構造のＭ
ＩＳＦＥＴでは、ゲート酸化膜３を介して半導体基板上
にポリシリコンゲート４を形成し、これをマスクにして
イオン注入することにより、ゲート電極下部のチャネル
領域に隣接して前記ポリシリコンゲート４の両側に浅い
不純物拡散層を形成し、さらに絶縁膜を用いて前記ポリ
シリコンゲート４のソース・ドレイン側にゲート側壁部
６を設け、このゲート側壁部６とポリシリコンゲート４
とをマスクとしてイオン注入することにより深い不純物
拡散層を形成する。
【０００５】この深い不純物拡散層は、ＭＩＳＦＥＴに
動作電流を供給するソース・ドレイン領域７として用い
られるので、抵抗による電圧降下を低減するためこの部
分の不純物濃度をできるだけ高くしなければならない。
イオン注入で不純物濃度の高い拡散層を形成するために
は、単位面積当り不純物注入量（以下ドーズ量と呼ぶ）
を増加すると同時に、イオン注入の加速電圧を増加しな
ければならない。
動作電流を供給するソース・ドレイン領域７として用い
られるので、抵抗による電圧降下を低減するためこの部
分の不純物濃度をできるだけ高くしなければならない。
イオン注入で不純物濃度の高い拡散層を形成するために
は、単位面積当り不純物注入量（以下ドーズ量と呼ぶ）
を増加すると同時に、イオン注入の加速電圧を増加しな
ければならない。
【０００６】不純物イオンの加速電圧を高くすれば、イ
オンの注入の深さが大となるので、通常ソース・ドレイ
ン領域７には深い不純物拡散層が形成される。ソース・
ドレイン領域７の不純物拡散層の深さが大きくなり、ま
たＭＩＳＦＥＴの微細化に伴いゲート長が短く、かつ、
前記ソース・ドレイン領域の間隔が小さくなれば、半導
体基板１に基板電流１０が流れ、ＭＩＳＦＥＴのしきい
値電圧に影響を与えると共にＭＩＳＦＥＴの動作特性を
大幅に低下させる。
オンの注入の深さが大となるので、通常ソース・ドレイ
ン領域７には深い不純物拡散層が形成される。ソース・
ドレイン領域７の不純物拡散層の深さが大きくなり、ま
たＭＩＳＦＥＴの微細化に伴いゲート長が短く、かつ、
前記ソース・ドレイン領域の間隔が小さくなれば、半導
体基板１に基板電流１０が流れ、ＭＩＳＦＥＴのしきい
値電圧に影響を与えると共にＭＩＳＦＥＴの動作特性を
大幅に低下させる。
【０００７】また、イオン注入により形成された不純物
を活性化するためには、高温の熱処理を行わなければな
らないが、このとき不純物は横方向にも拡散するので深
く注入されたソース・ドレイン領域の間隔はさらに小さ
くなり、基板電流１０を抑制することが困難となる。Ｍ
ＩＳＦＥＴの微細化に伴う上記の特性の変化は通常短チ
ャネル効果と呼ばれている。
を活性化するためには、高温の熱処理を行わなければな
らないが、このとき不純物は横方向にも拡散するので深
く注入されたソース・ドレイン領域の間隔はさらに小さ
くなり、基板電流１０を抑制することが困難となる。Ｍ
ＩＳＦＥＴの微細化に伴う上記の特性の変化は通常短チ
ャネル効果と呼ばれている。
【０００８】ＬＤＤ構造では短チャネル効果を低減する
ため、上記したようにポリシリコンゲート４の両側に隣
接して浅い拡散層を形成し、ポリシリコンゲート４の長
さが短くなってもソース・ドレイン領域７の深い拡散層
の間隔ができるだけ大きくなるようにして基板電流１０
を抑制する。図１０に示す浅い拡散層５はソース・ドレ
イン・エクステンション領域（以下単にエクステンショ
ン領域という）と呼ばれている。
ため、上記したようにポリシリコンゲート４の両側に隣
接して浅い拡散層を形成し、ポリシリコンゲート４の長
さが短くなってもソース・ドレイン領域７の深い拡散層
の間隔ができるだけ大きくなるようにして基板電流１０
を抑制する。図１０に示す浅い拡散層５はソース・ドレ
イン・エクステンション領域（以下単にエクステンショ
ン領域という）と呼ばれている。
【０００９】さらにソース・ドレイン領域７の抵抗とポ
リシリコンゲート４の抵抗とを低減するため、図１０に
示すように前記ソース・ドレイン領域７とポリシリコン
ゲート４の上に高融点金属シリサイド８からなる低抵抗
層を形成する。前記シリサイド層８の形成は自己整合的
に行われるので、このような高速ＭＩＳＦＥＴの構造は
ＳＡＬＩＣＩＤＥ（Self-Aligned Silicide)構造と呼ば
れている。
リシリコンゲート４の抵抗とを低減するため、図１０に
示すように前記ソース・ドレイン領域７とポリシリコン
ゲート４の上に高融点金属シリサイド８からなる低抵抗
層を形成する。前記シリサイド層８の形成は自己整合的
に行われるので、このような高速ＭＩＳＦＥＴの構造は
ＳＡＬＩＣＩＤＥ（Self-Aligned Silicide)構造と呼ば
れている。
【００１０】ディープサブミクロン領域のＭＩＳＦＥＴ
の高性能化を図るためには、ゲート長方向の寸法を縮小
すると同時に、深さ方向の寸法も比例縮小しなければな
らない。したがって、ＬＤＤ構造において前記短チャネ
ル効果を低減しようとすれば、エクステンション領域５
を設けると同時にソース・ドレイン領域７を浅くしなけ
ればならないが、上記したようにイオン注入を浅くすれ
ば不純物濃度が低下することから浅くすることには一定
の限界がある。
の高性能化を図るためには、ゲート長方向の寸法を縮小
すると同時に、深さ方向の寸法も比例縮小しなければな
らない。したがって、ＬＤＤ構造において前記短チャネ
ル効果を低減しようとすれば、エクステンション領域５
を設けると同時にソース・ドレイン領域７を浅くしなけ
ればならないが、上記したようにイオン注入を浅くすれ
ば不純物濃度が低下することから浅くすることには一定
の限界がある。
【００１１】またＳＡＬＩＣＩＤＥ構造においては、図
１０の破線の囲み９で示すようにドレイン側においてエ
クステンション領域５の接合面とシリサイド層８の先端
部が近接することになり、ドレイン領域上のシリサイド
層８形成時の歪みがドレイン接合のリーク電流を増加さ
せる。このようなリーク電流の増加はＭＩＳＦＥＴの動
作時に大きい電圧が加わるドレイン接合でとくに問題と
なる。また、ＭＩＳＦＥＴを用いた低消費電力で、かつ
高集積度のＣＭＯＳ回路を構成する場合には、このリー
ク電流を除去することが必須の要件となる。
１０の破線の囲み９で示すようにドレイン側においてエ
クステンション領域５の接合面とシリサイド層８の先端
部が近接することになり、ドレイン領域上のシリサイド
層８形成時の歪みがドレイン接合のリーク電流を増加さ
せる。このようなリーク電流の増加はＭＩＳＦＥＴの動
作時に大きい電圧が加わるドレイン接合でとくに問題と
なる。また、ＭＩＳＦＥＴを用いた低消費電力で、かつ
高集積度のＣＭＯＳ回路を構成する場合には、このリー
ク電流を除去することが必須の要件となる。
【００１２】上記ＬＤＤ構造の問題点を回避するため図
１１に示すようなエレベーテッド・ソース・ドレイン構
造が提案されている。この構造ではソース・ドレイン領
域の上にエピタキシャル層５１を成長したのち、ゲート
側壁部６とポリシリコンゲート４とをマスクとしてソー
ス・ドレイン拡散層にイオン注入する。このとき、イオ
ン注入はエピタキシャル層５１を通して行われるため、
シリコン基板１の表面からのソース・ドレイン領域７の
深さが小さくなり、短チャネル効果が抑制される。
１１に示すようなエレベーテッド・ソース・ドレイン構
造が提案されている。この構造ではソース・ドレイン領
域の上にエピタキシャル層５１を成長したのち、ゲート
側壁部６とポリシリコンゲート４とをマスクとしてソー
ス・ドレイン拡散層にイオン注入する。このとき、イオ
ン注入はエピタキシャル層５１を通して行われるため、
シリコン基板１の表面からのソース・ドレイン領域７の
深さが小さくなり、短チャネル効果が抑制される。
【００１３】しかし、エレベーテッド・ソース・ドレイ
ン構造では８００℃以上の高温におけるシリコン選択エ
ピタキシャル工程が加わることになり、工数が増加する
と同時に、すでに形成されたエクステンション領域やし
きい値制御のためチャネル領域に注入された不純物の再
拡散を促すことになり、ディープサブミクロン領域の生
産技術としては必ずしも良好な結果が得られていない。
ン構造では８００℃以上の高温におけるシリコン選択エ
ピタキシャル工程が加わることになり、工数が増加する
と同時に、すでに形成されたエクステンション領域やし
きい値制御のためチャネル領域に注入された不純物の再
拡散を促すことになり、ディープサブミクロン領域の生
産技術としては必ずしも良好な結果が得られていない。
【００１４】従って高温の熱工程を伴うことなく、エレ
ベーテッド・ソース・ドレイン構造と同様な利点を有す
る新たなＭＩＳＦＥＴの構造を実現する手段が強く望ま
れていた。
ベーテッド・ソース・ドレイン構造と同様な利点を有す
る新たなＭＩＳＦＥＴの構造を実現する手段が強く望ま
れていた。
【００１５】また図１１に示すように、エレベーテッド
・ソース・ドレイン構造において（１００）シリコン基
板上にエピタキシャル層５１を形成する際、ポリシリコ
ンゲート４に対向して（３１１）ファセットを生じやす
く、この（３１１）ファセット上のシリサイド層８とポ
リシリコンゲート４との間に寄生容量を形成し、このゲ
ート・ドレイン間の前記寄生容量がＭＩＳＦＥＴの高周
波特性を低下させる欠点がある。ここにファセットとは
方向性をもった微小な結晶面のことである。
・ソース・ドレイン構造において（１００）シリコン基
板上にエピタキシャル層５１を形成する際、ポリシリコ
ンゲート４に対向して（３１１）ファセットを生じやす
く、この（３１１）ファセット上のシリサイド層８とポ
リシリコンゲート４との間に寄生容量を形成し、このゲ
ート・ドレイン間の前記寄生容量がＭＩＳＦＥＴの高周
波特性を低下させる欠点がある。ここにファセットとは
方向性をもった微小な結晶面のことである。
【００１６】短チャネル効果を抑制する他の構造とし
て、図１２に示すようにシリコン基板１にＵ字型の深い
溝を形成し、ソース・ドレイン領域６２とエクステンシ
ョン領域６１とをシリコン基板表面に形成するＵＭＯＳ
構造が知られている。
て、図１２に示すようにシリコン基板１にＵ字型の深い
溝を形成し、ソース・ドレイン領域６２とエクステンシ
ョン領域６１とをシリコン基板表面に形成するＵＭＯＳ
構造が知られている。
【００１７】ＵＭＯＳ構造では、チャネル領域とゲート
酸化膜３とは深い溝の内面に形成され、この溝を埋め込
むようにゲート電極６３が形成される。この構造ではソ
ース・ドレイン領域７がシリコン基板１の内部で互いに
対向する面をもたないので、短チャネル効果を回避する
点では優れた構造である。しかし、ゲート電極６３とド
レイン領域６２が薄いゲート酸化膜３を介して隣接する
ので、ゲート・ドレイン間に大きな寄生容量を生じ、Ｍ
ＩＳＦＥＴの高周波特性を低下させる欠点がある。
酸化膜３とは深い溝の内面に形成され、この溝を埋め込
むようにゲート電極６３が形成される。この構造ではソ
ース・ドレイン領域７がシリコン基板１の内部で互いに
対向する面をもたないので、短チャネル効果を回避する
点では優れた構造である。しかし、ゲート電極６３とド
レイン領域６２が薄いゲート酸化膜３を介して隣接する
ので、ゲート・ドレイン間に大きな寄生容量を生じ、Ｍ
ＩＳＦＥＴの高周波特性を低下させる欠点がある。
【００１８】
【発明が解決しようとする課題】上記したように、従来
のディープサブミクロン領域のＭＩＳＦＥＴは、短チャ
ネル効果を抑制するためソース・ドレイン領域を浅くし
ようとすれば、直列抵抗を低減するのに必要な高濃度の
不純物拡散層が得られず、また、エレベーテッド・ソー
ス・ドレイン構造を用いて実効的にソース・ドレイン領
域を浅くしようとすれば、エピタキシャル工程のような
高温の熱工程が必要となり、またＵＭＯＳ構造ではゲー
ト・ドレイン間の寄生容量が過大となり高周波特性が低
下するという問題があった。
のディープサブミクロン領域のＭＩＳＦＥＴは、短チャ
ネル効果を抑制するためソース・ドレイン領域を浅くし
ようとすれば、直列抵抗を低減するのに必要な高濃度の
不純物拡散層が得られず、また、エレベーテッド・ソー
ス・ドレイン構造を用いて実効的にソース・ドレイン領
域を浅くしようとすれば、エピタキシャル工程のような
高温の熱工程が必要となり、またＵＭＯＳ構造ではゲー
ト・ドレイン間の寄生容量が過大となり高周波特性が低
下するという問題があった。
【００１９】本発明は上記の問題点を解決すべくなされ
たもので、新たな熱工程を伴うことなく、ディープサブ
ミクロン領域において短チャネル効果を抑制し、かつ、
高周波特性の優れた新たなＭＩＳＦＥＴ構造を実現する
ことを目的としている。
たもので、新たな熱工程を伴うことなく、ディープサブ
ミクロン領域において短チャネル効果を抑制し、かつ、
高周波特性の優れた新たなＭＩＳＦＥＴ構造を実現する
ことを目的としている。
【００２０】
【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、ＳＡＬＩＣＩＤＥ工程においてドレイ
ン接合のリーク電流の発生を防止するのに十分なソース
・ドレイン領域の拡散層深さを有し、かつ、短チャネル
効果を抑制することができる高性能ＭＩＳＦＥＴの構造
とその製造方法を提供する。また高温の熱工程を用いる
ことなく、エレベーテッド・ソース・ドレイン構造より
優れた特性を有する高性能ＭＩＳＦＥＴの構造とその製
造方法を提供する。
その製造方法は、ＳＡＬＩＣＩＤＥ工程においてドレイ
ン接合のリーク電流の発生を防止するのに十分なソース
・ドレイン領域の拡散層深さを有し、かつ、短チャネル
効果を抑制することができる高性能ＭＩＳＦＥＴの構造
とその製造方法を提供する。また高温の熱工程を用いる
ことなく、エレベーテッド・ソース・ドレイン構造より
優れた特性を有する高性能ＭＩＳＦＥＴの構造とその製
造方法を提供する。
【００２１】具体的には本発明の半導体装置は、ＭＩＳ
型電界効果トランジスタを備えた半導体装置において、
少なくとも半導体基板に形成された凹部と、この凹部の
底面に形成されたチャネル領域と、このチャネル領域の
両端に接続され、凹部の底面に形成されたソース・ドレ
イン・エクステンション領域と、凹部の側面に近接又は
隣接し、半導体基板表面に沿って深さ方向に形成され、
ソース・ドレイン・エクステンション領域に接続された
ソース・ドレイン領域とを具備し、凹部のソース・ドレ
イン側の側面が凹の曲面状をなすことを特徴とする。
型電界効果トランジスタを備えた半導体装置において、
少なくとも半導体基板に形成された凹部と、この凹部の
底面に形成されたチャネル領域と、このチャネル領域の
両端に接続され、凹部の底面に形成されたソース・ドレ
イン・エクステンション領域と、凹部の側面に近接又は
隣接し、半導体基板表面に沿って深さ方向に形成され、
ソース・ドレイン・エクステンション領域に接続された
ソース・ドレイン領域とを具備し、凹部のソース・ドレ
イン側の側面が凹の曲面状をなすことを特徴とする。
【００２２】好ましくは前記凹部は、半導体基板表面か
らその深さ方向に形成された溝からなることを特徴とす
る。本発明の半導体装置は、半導体基板に設けられた溝
からなる凹部と、この凹部の底面に形成されたチャネル
領域と、このチャネル領域の両端に接続され、凹部の底
面に形成されたソース・ドレイン・エクステンション領
域と、凹部の側面に近接または隣接する前記半導体基板
面に形成され、前記ソース・ドレイン・エクステンショ
ン領域に接続されたソース・ドレイン領域とを具備する
ＭＩＳ型電界効果トランジスタを備えたことを特徴とす
る。
らその深さ方向に形成された溝からなることを特徴とす
る。本発明の半導体装置は、半導体基板に設けられた溝
からなる凹部と、この凹部の底面に形成されたチャネル
領域と、このチャネル領域の両端に接続され、凹部の底
面に形成されたソース・ドレイン・エクステンション領
域と、凹部の側面に近接または隣接する前記半導体基板
面に形成され、前記ソース・ドレイン・エクステンショ
ン領域に接続されたソース・ドレイン領域とを具備する
ＭＩＳ型電界効果トランジスタを備えたことを特徴とす
る。
【００２３】好ましくは本発明の半導体装置は、前記ソ
ース・ドレイン領域の深さ方向の不純物濃度が最大とな
る位置と、前記ソース・ドレイン・エクステンション領
域の深さ方向の不純物濃度が最大となる位置とが、その
接続部で略一致することを特徴とする。
ース・ドレイン領域の深さ方向の不純物濃度が最大とな
る位置と、前記ソース・ドレイン・エクステンション領
域の深さ方向の不純物濃度が最大となる位置とが、その
接続部で略一致することを特徴とする。
【００２４】また好ましくは前記凹部は、上部に向けて
開口が広がるようなテーパ角が付与されたことを特徴と
する。また好ましくは前記凹部内は、その底面にゲート
絶縁膜を介して形成されたゲートと、このゲートの側面
に形成された絶縁物からなるゲート側壁部とを備え、前
記ゲート側壁部は少なくとも前記ゲートのソース・ドレ
イン側に広がる凹部の側面の１部を覆うように形成され
たことを特徴とする。
開口が広がるようなテーパ角が付与されたことを特徴と
する。また好ましくは前記凹部内は、その底面にゲート
絶縁膜を介して形成されたゲートと、このゲートの側面
に形成された絶縁物からなるゲート側壁部とを備え、前
記ゲート側壁部は少なくとも前記ゲートのソース・ドレ
イン側に広がる凹部の側面の１部を覆うように形成され
たことを特徴とする。
【００２５】また好ましくは前記ゲート側壁部は、少な
くともゲートのソース・ドレイン側に広がる凹部の側面
の全てを覆うように形成されたことを特徴とする。また
好ましくは前記ＭＩＳ型電界効果トランジスタは、その
しきい値電圧を制御するためのイオン注入が前記凹部の
底面にのみ行われていることを特徴とする。
くともゲートのソース・ドレイン側に広がる凹部の側面
の全てを覆うように形成されたことを特徴とする。また
好ましくは前記ＭＩＳ型電界効果トランジスタは、その
しきい値電圧を制御するためのイオン注入が前記凹部の
底面にのみ行われていることを特徴とする。
【００２６】本発明の半導体装置の製造方法は、ゲート
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第１の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、エッチングマスクの開
口部に対応して半導体基板に溝を形成し、溝の内面に第
２の絶縁膜からなるゲート絶縁膜を形成し、第２の絶縁
膜上にゲート材料膜を形成し、ゲート材料膜をパターン
形成することにより、溝のソース・ドレイン側の両辺の
中央部に第２の絶縁膜を介してゲートを形成し、ゲート
をマスクとして、少なくとも溝の底面に不純物イオンを
注入することによりソース・ドレイン・エクステンショ
ン領域を形成し、この工程を経た半導体基板の表面を覆
うように第３の絶縁膜を形成し、異方性エッチングを用
いて第３の絶縁膜からなるゲート側壁部をゲートのソー
ス・ドレイン側に広がる溝の内面を覆うように形成し、
ゲート側壁部を備えたゲートをマスクとしてソース・ド
レイン領域に不純物イオンを注入することにより半導体
基板の溝の側面に近接または隣接し、かつ、溝の底面の
ソース・ドレイン・エクステンション領域に接続された
ソース・ドレイン領域を備えたＭＩＳ型電界効果トラン
ジスタを形成することを特徴とする。
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第１の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、エッチングマスクの開
口部に対応して半導体基板に溝を形成し、溝の内面に第
２の絶縁膜からなるゲート絶縁膜を形成し、第２の絶縁
膜上にゲート材料膜を形成し、ゲート材料膜をパターン
形成することにより、溝のソース・ドレイン側の両辺の
中央部に第２の絶縁膜を介してゲートを形成し、ゲート
をマスクとして、少なくとも溝の底面に不純物イオンを
注入することによりソース・ドレイン・エクステンショ
ン領域を形成し、この工程を経た半導体基板の表面を覆
うように第３の絶縁膜を形成し、異方性エッチングを用
いて第３の絶縁膜からなるゲート側壁部をゲートのソー
ス・ドレイン側に広がる溝の内面を覆うように形成し、
ゲート側壁部を備えたゲートをマスクとしてソース・ド
レイン領域に不純物イオンを注入することにより半導体
基板の溝の側面に近接または隣接し、かつ、溝の底面の
ソース・ドレイン・エクステンション領域に接続された
ソース・ドレイン領域を備えたＭＩＳ型電界効果トラン
ジスタを形成することを特徴とする。
【００２７】また本発明の半導体装置の製造方法は、ゲ
ートとソース・ドレイン・エクステンション領域との形
成部を含む開口部を設けた第１の絶縁膜からなるエッチ
ングマスクを半導体基板上に形成し、このエッチングマ
スクの開口部に対応して半導体基板に溝を形成し、溝の
内面に第２の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うようにゲート材料
膜を形成し、このゲート材料膜の上にさらに第３の絶縁
膜を形成し、第３の絶縁膜とゲート材料膜の上面を後退
させることにより、マスク開口部のソース・ドレイン側
の両辺の中央部にゲート材料膜に埋め込まれた第３の絶
縁膜からなるゲート形成用エッチングマスクを形成し、
さらにゲート材料膜に埋め込まれた第３の絶縁膜をマス
クとして、ゲート材料膜を異方性エッチングすることに
よりゲートを加工し、前記溝のソース・ドレイン側の両
辺の中央部に自己整合的なゲートを備えたＭＩＳ型電界
効果トランジスタを形成することを特徴とする。
ートとソース・ドレイン・エクステンション領域との形
成部を含む開口部を設けた第１の絶縁膜からなるエッチ
ングマスクを半導体基板上に形成し、このエッチングマ
スクの開口部に対応して半導体基板に溝を形成し、溝の
内面に第２の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うようにゲート材料
膜を形成し、このゲート材料膜の上にさらに第３の絶縁
膜を形成し、第３の絶縁膜とゲート材料膜の上面を後退
させることにより、マスク開口部のソース・ドレイン側
の両辺の中央部にゲート材料膜に埋め込まれた第３の絶
縁膜からなるゲート形成用エッチングマスクを形成し、
さらにゲート材料膜に埋め込まれた第３の絶縁膜をマス
クとして、ゲート材料膜を異方性エッチングすることに
よりゲートを加工し、前記溝のソース・ドレイン側の両
辺の中央部に自己整合的なゲートを備えたＭＩＳ型電界
効果トランジスタを形成することを特徴とする。
【００２８】好ましくは前記ＭＩＳ型電界効果トランジ
スタのゲート長をＬ、第１の絶縁膜からなるエッチング
マスクの開口部のゲート長方向の長さをＬW 、ゲート材
料膜の厚さをｄとするとき、Ｌ≦ＬW −２ｄの関係が成
り立つことを特徴とする。
スタのゲート長をＬ、第１の絶縁膜からなるエッチング
マスクの開口部のゲート長方向の長さをＬW 、ゲート材
料膜の厚さをｄとするとき、Ｌ≦ＬW −２ｄの関係が成
り立つことを特徴とする。
【００２９】本発明の半導体装置の製造方法は、ゲート
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第１の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、このエッチングマスク
の開口部に対応して前記半導体基板に溝を形成し、溝の
内面に第２の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うように第３の絶縁
膜を形成し、異方性エッチングを用いて前記第３の絶縁
膜からなる側壁部を前記マスク開口部のソース・ドレイ
ン側の側面にそれぞれ形成し、この工程を経た半導体基
板の表面を覆うようにゲート材料膜を形成し、第１、第
３の絶縁膜と前記ゲート材料膜の上面を後退させること
により、マスク開口部のソース・ドレイン側の両辺の中
央部で側壁部の間に埋め込まれたゲート材料膜からなる
ゲートを形成し、第１、第３の絶縁膜を選択的に除去す
ることにより溝のソース・ドレイン側の両辺の中央部に
自己整合的なゲートを備えたＭＩＳ型電界効果トランジ
スタを形成することを特徴とする。
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第１の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、このエッチングマスク
の開口部に対応して前記半導体基板に溝を形成し、溝の
内面に第２の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うように第３の絶縁
膜を形成し、異方性エッチングを用いて前記第３の絶縁
膜からなる側壁部を前記マスク開口部のソース・ドレイ
ン側の側面にそれぞれ形成し、この工程を経た半導体基
板の表面を覆うようにゲート材料膜を形成し、第１、第
３の絶縁膜と前記ゲート材料膜の上面を後退させること
により、マスク開口部のソース・ドレイン側の両辺の中
央部で側壁部の間に埋め込まれたゲート材料膜からなる
ゲートを形成し、第１、第３の絶縁膜を選択的に除去す
ることにより溝のソース・ドレイン側の両辺の中央部に
自己整合的なゲートを備えたＭＩＳ型電界効果トランジ
スタを形成することを特徴とする。
【００３０】好ましくは前記溝は、そのソース・ドレイ
ン側の側面が凹の曲面状をなすように等方性エッチング
により形成されることを特徴とする。また好ましくは前
記ＭＩＳ型電界効果トランジスタは、そのしきい値電圧
を制御するためのイオン注入が溝の底面にのみ行われる
ことを特徴とする。
ン側の側面が凹の曲面状をなすように等方性エッチング
により形成されることを特徴とする。また好ましくは前
記ＭＩＳ型電界効果トランジスタは、そのしきい値電圧
を制御するためのイオン注入が溝の底面にのみ行われる
ことを特徴とする。
【００３１】また好ましくは第１、第２及び第３の絶縁
膜は、それぞれＴＥＯＳを用いたＬＰＣＶＤ法によるＳ
ｉＯ2 膜、シリコンの熱酸化によるＳｉＯ2 膜及びＣＶ
Ｄ法によるＳｉＮ膜であることを特徴とする。また前記
第１の絶縁膜は、半導体基板上にバッファ層として設け
られた熱酸化膜に積層して形成されることを特徴とす
る。
膜は、それぞれＴＥＯＳを用いたＬＰＣＶＤ法によるＳ
ｉＯ2 膜、シリコンの熱酸化によるＳｉＯ2 膜及びＣＶ
Ｄ法によるＳｉＮ膜であることを特徴とする。また前記
第１の絶縁膜は、半導体基板上にバッファ層として設け
られた熱酸化膜に積層して形成されることを特徴とす
る。
【００３２】また好ましくは本発明の半導体装置の製造
方法は、前記自己整合的なゲートをマスクとして、少な
くとも前記溝の底面に不純物イオンを注入することによ
りソース・ドレイン・エクステンション領域を形成し、
この工程を経た半導体基板の表面を覆うように第４の絶
縁膜を形成し、異方性エッチングを用いて第４の絶縁膜
からなるゲート側壁部をゲートのソース・ドレイン側に
広がる溝の内面を覆うように形成し、このゲート側壁部
を備えたゲートをマスクとしてソース・ドレイン領域に
不純物イオンを注入することにより半導体基板の溝の側
面に近接または隣接し、かつ、溝の底面のソース・ドレ
イン・エクステンション領域に接続されたソース・ドレ
イン領域を形成する各工程をさらに備えたことを特徴と
する。
方法は、前記自己整合的なゲートをマスクとして、少な
くとも前記溝の底面に不純物イオンを注入することによ
りソース・ドレイン・エクステンション領域を形成し、
この工程を経た半導体基板の表面を覆うように第４の絶
縁膜を形成し、異方性エッチングを用いて第４の絶縁膜
からなるゲート側壁部をゲートのソース・ドレイン側に
広がる溝の内面を覆うように形成し、このゲート側壁部
を備えたゲートをマスクとしてソース・ドレイン領域に
不純物イオンを注入することにより半導体基板の溝の側
面に近接または隣接し、かつ、溝の底面のソース・ドレ
イン・エクステンション領域に接続されたソース・ドレ
イン領域を形成する各工程をさらに備えたことを特徴と
する。
【００３３】さらに好ましくは本発明の半導体装置の製
造方法は、半導体基板の表面を覆うように高融点金属膜
を形成し熱処理することにより、ソース・ドレイン領域
とポリシリコンからなるゲートの上面で露出したシリコ
ン表面に高融点金属シリサイド膜を形成した後、ゲート
側壁部に残留した高融点金属膜を除去する工程をさらに
備えたことを特徴とする。
造方法は、半導体基板の表面を覆うように高融点金属膜
を形成し熱処理することにより、ソース・ドレイン領域
とポリシリコンからなるゲートの上面で露出したシリコ
ン表面に高融点金属シリサイド膜を形成した後、ゲート
側壁部に残留した高融点金属膜を除去する工程をさらに
備えたことを特徴とする。
【００３４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の全ての実施
の形態に係るＭＩＳＦＥＴのソース・ドレイン領域及び
エクステンション領域の不純物拡散層を形成するイオン
注入プロファイルの構成を説明するための図である。
施の形態を詳細に説明する。図１は本発明の全ての実施
の形態に係るＭＩＳＦＥＴのソース・ドレイン領域及び
エクステンション領域の不純物拡散層を形成するイオン
注入プロファイルの構成を説明するための図である。
【００３５】図１の下部に示すように、ディープサブミ
クロン領域におけるｎチャネル型ＭＩＳＦＥＴのポリシ
リコンゲートをマスクとするエクステンション領域への
浅いイオン注入は、例えばＡｓを加速電圧１０ｋｅＶ、
ドーズ量５×１０14ｃｍ-2程度の注入条件で行われる。
クロン領域におけるｎチャネル型ＭＩＳＦＥＴのポリシ
リコンゲートをマスクとするエクステンション領域への
浅いイオン注入は、例えばＡｓを加速電圧１０ｋｅＶ、
ドーズ量５×１０14ｃｍ-2程度の注入条件で行われる。
【００３６】注入されたＡｓイオンは、主として前記加
速電圧で定まるシリコン基板表面からの注入深さＲp1で
加速エネルギーを失うので、注入されたＡｓイオンの活
性化のためのアニール工程後、エクステンション領域と
してＲp1における電子濃度が１×１０20ｃｍ-3程度のピ
ーク値を有する誤差関数状の電子濃度分布プロファイル
の浅い不純物拡散層が得られる。ここにＡｓイオンの活
性化とは、Ａｓイオンをドナーとして電子を供給できる
状態にすることをいう。
速電圧で定まるシリコン基板表面からの注入深さＲp1で
加速エネルギーを失うので、注入されたＡｓイオンの活
性化のためのアニール工程後、エクステンション領域と
してＲp1における電子濃度が１×１０20ｃｍ-3程度のピ
ーク値を有する誤差関数状の電子濃度分布プロファイル
の浅い不純物拡散層が得られる。ここにＡｓイオンの活
性化とは、Ａｓイオンをドナーとして電子を供給できる
状態にすることをいう。
【００３７】次に、ポリシリコンゲートの側壁に窒化膜
等を用いてゲート側壁部を形成し、このゲート側壁部を
備えたポリシリコンゲートをマスクとして、例えばＡｓ
等のドナー不純物の深いイオン注入を行い、ソース・ド
レイン領域の不純物拡散層を形成する。この時のＡｓの
イオン注入条件は、加速電圧６０ｋｅＶ、ドーズ量３×
１０15ｃｍ-2程度である。
等を用いてゲート側壁部を形成し、このゲート側壁部を
備えたポリシリコンゲートをマスクとして、例えばＡｓ
等のドナー不純物の深いイオン注入を行い、ソース・ド
レイン領域の不純物拡散層を形成する。この時のＡｓの
イオン注入条件は、加速電圧６０ｋｅＶ、ドーズ量３×
１０15ｃｍ-2程度である。
【００３８】このように加速電圧とドーズ量を大きくす
れば、Ａｓイオンの注入深さと注入量が増加するので、
注入されたＡｓイオンの活性化のためのアニール工程
後、ソース・ドレイン領域として、Ｒp1より深いＲp2に
おいて電子濃度１×１０21ｃｍ-3以上のピーク値の誤差
関数状電子濃度分布プロファイルを有する深い不純物拡
散層が得られる。
れば、Ａｓイオンの注入深さと注入量が増加するので、
注入されたＡｓイオンの活性化のためのアニール工程
後、ソース・ドレイン領域として、Ｒp1より深いＲp2に
おいて電子濃度１×１０21ｃｍ-3以上のピーク値の誤差
関数状電子濃度分布プロファイルを有する深い不純物拡
散層が得られる。
【００３９】このような条件で、図１０を用いて説明し
た従来のＬＤＤ構造を形成すれば、エクステンション領
域５の深さ方向の電子濃度のピークの位置Ｒp1とソース
・ドレイン領域７の電子濃度のピークの位置Ｒp2との間
にＲp2−Ｒp1だけ段差を生じることになる。すなわち図
１に示されるように、ソース・ドレイン領域７は、深さ
Ｒp2より表面側の電子濃度が著しく低下した部分におい
て、前記エクステンション領域５に接続される。
た従来のＬＤＤ構造を形成すれば、エクステンション領
域５の深さ方向の電子濃度のピークの位置Ｒp1とソース
・ドレイン領域７の電子濃度のピークの位置Ｒp2との間
にＲp2−Ｒp1だけ段差を生じることになる。すなわち図
１に示されるように、ソース・ドレイン領域７は、深さ
Ｒp2より表面側の電子濃度が著しく低下した部分におい
て、前記エクステンション領域５に接続される。
【００４０】このため、ソース・ドレイン領域７の電子
濃度のピーク値を十分高くしても、接続部における不純
物濃度が大幅に低下するため、ソース・ドレイン間の直
列抵抗が増大しＭＩＳＦＥＴの動作速度を低下させる。
この問題を回避するため、図１０を用いて説明したよう
に、伝導度の大きいシリサイド膜８をソース・ドレイン
領域７の不純物拡散層の表面から一定の深さまでシリサ
イド反応により形成し、前記不純物濃度の低下を補うＳ
ＡＬＩＣＩＤＥ構造にすることが有効な対策となる。
濃度のピーク値を十分高くしても、接続部における不純
物濃度が大幅に低下するため、ソース・ドレイン間の直
列抵抗が増大しＭＩＳＦＥＴの動作速度を低下させる。
この問題を回避するため、図１０を用いて説明したよう
に、伝導度の大きいシリサイド膜８をソース・ドレイン
領域７の不純物拡散層の表面から一定の深さまでシリサ
イド反応により形成し、前記不純物濃度の低下を補うＳ
ＡＬＩＣＩＤＥ構造にすることが有効な対策となる。
【００４１】しかし、図１に示すように、ソース・ドレ
イン拡散層の表面における前記不純物濃度の低下をＳＡ
ＬＩＣＩＤＥ構造で回避しようとすれば、Ｒp2の近くま
でシリサイド反応を進める必要があり、このとき、図１
０の破線の囲みに示されるように、格子欠陥を多量に含
むシリサイド膜の先端部がソース・ドレイン接合に近接
し、ＭＩＳＦＥＴの動作時に高い逆方向電圧が印加され
るドレイン接合でリーク電流が発生する。
イン拡散層の表面における前記不純物濃度の低下をＳＡ
ＬＩＣＩＤＥ構造で回避しようとすれば、Ｒp2の近くま
でシリサイド反応を進める必要があり、このとき、図１
０の破線の囲みに示されるように、格子欠陥を多量に含
むシリサイド膜の先端部がソース・ドレイン接合に近接
し、ＭＩＳＦＥＴの動作時に高い逆方向電圧が印加され
るドレイン接合でリーク電流が発生する。
【００４２】次に図１、図２を用いて本発明の第１の実
施の形態に係るｎチャネル型ＭＩＳＦＥＴの構造につい
て説明する。図２に示す本発明のＭＩＳＦＥＴは半導体
基板１に深さ約Ｒp2−Ｒp1の浅い凹部２を備え、この浅
い凹部２のソース・ドレイン側の両辺中央部にゲート酸
化膜３を介してポリシリコンゲート４を設け、これをマ
スクとして形成された浅いエクステンション領域５と、
ポリシリコンゲート４に窒化膜等からなるゲート側壁部
６を設け、このゲート側壁部６が丁度前記浅い凹部２の
内部を埋めるようにし、これをマスクとして形成された
深いソース・ドレイン領域７とを備えている。
施の形態に係るｎチャネル型ＭＩＳＦＥＴの構造につい
て説明する。図２に示す本発明のＭＩＳＦＥＴは半導体
基板１に深さ約Ｒp2−Ｒp1の浅い凹部２を備え、この浅
い凹部２のソース・ドレイン側の両辺中央部にゲート酸
化膜３を介してポリシリコンゲート４を設け、これをマ
スクとして形成された浅いエクステンション領域５と、
ポリシリコンゲート４に窒化膜等からなるゲート側壁部
６を設け、このゲート側壁部６が丁度前記浅い凹部２の
内部を埋めるようにし、これをマスクとして形成された
深いソース・ドレイン領域７とを備えている。
【００４３】本発明の第１の実施の形態にかかるＬＤＤ
構造ＭＩＳＦＥＴは、さらにその高速性を高めるため
に、ソース・ドレイン領域７とポリシリコンゲート４の
上面にシリサイド膜８を備えている。
構造ＭＩＳＦＥＴは、さらにその高速性を高めるため
に、ソース・ドレイン領域７とポリシリコンゲート４の
上面にシリサイド膜８を備えている。
【００４４】図２に示すように、深さ約Ｒp2−Ｒp1の浅
い凹部２を備えたＭＩＳＦＥＴにイオン注入を用いてＬ
ＤＤ構造を形成すれば、図１に破線で示すように、エク
ステンション領域５の浅い拡散層の電子濃度分布プロフ
ァイルがソース・ドレイン領域の深い拡散層の電子濃度
分布プロファイルに対して深さ方向にＲp2−Ｒp1程度だ
けシフトし、破線の矢印で示すピーク濃度の位置を前記
ソース・ドレイン領域の深い拡散層のピーク濃度の位置
とほぼ一致させることができる。ここで前記ピーク濃度
の位置とほぼ一致させるに必要なＲp2−Ｒp1の許容範囲
は、完全一致の条件に対して±０．０１μｍ程度であ
る。
い凹部２を備えたＭＩＳＦＥＴにイオン注入を用いてＬ
ＤＤ構造を形成すれば、図１に破線で示すように、エク
ステンション領域５の浅い拡散層の電子濃度分布プロフ
ァイルがソース・ドレイン領域の深い拡散層の電子濃度
分布プロファイルに対して深さ方向にＲp2−Ｒp1程度だ
けシフトし、破線の矢印で示すピーク濃度の位置を前記
ソース・ドレイン領域の深い拡散層のピーク濃度の位置
とほぼ一致させることができる。ここで前記ピーク濃度
の位置とほぼ一致させるに必要なＲp2−Ｒp1の許容範囲
は、完全一致の条件に対して±０．０１μｍ程度であ
る。
【００４５】このようにすれば、深さＲp2におけるソー
ス・ドレイン領域７の電子濃度が最大となる部分におい
て、前記エクステンション領域５と前記ソース・ドレイ
ン領域７とが接続されるので、従来のＬＤＤ構造に比べ
てソース・ドレイン間の直列抵抗が低減され、ＭＩＳＦ
ＥＴの動作速度を向上させることができる。
ス・ドレイン領域７の電子濃度が最大となる部分におい
て、前記エクステンション領域５と前記ソース・ドレイ
ン領域７とが接続されるので、従来のＬＤＤ構造に比べ
てソース・ドレイン間の直列抵抗が低減され、ＭＩＳＦ
ＥＴの動作速度を向上させることができる。
【００４６】本発明のＭＩＳＦＥＴの動作速度をさらに
改善するために、図２に示すようにシリサイド膜８をソ
ース・ドレイン領域上に形成する際、浅い凹部２を備え
た本発明のＭＩＳＦＥＴの有する利点についてさらに説
明する。
改善するために、図２に示すようにシリサイド膜８をソ
ース・ドレイン領域上に形成する際、浅い凹部２を備え
た本発明のＭＩＳＦＥＴの有する利点についてさらに説
明する。
【００４７】図２に示す断面構造から明らかなように、
浅い凹部２が存在すればＲp2に達するまでシリサイド反
応が進められても、格子欠陥を多量に含むシリサイド膜
８の先端部がソース・ドレイン接合にさほど近接するこ
とはなく、ＭＩＳＦＥＴの動作時に高い逆方向電圧が印
加されるドレイン接合のリーク電流の増加を完全に回避
することができる。
浅い凹部２が存在すればＲp2に達するまでシリサイド反
応が進められても、格子欠陥を多量に含むシリサイド膜
８の先端部がソース・ドレイン接合にさほど近接するこ
とはなく、ＭＩＳＦＥＴの動作時に高い逆方向電圧が印
加されるドレイン接合のリーク電流の増加を完全に回避
することができる。
【００４８】このように、伝導度の大きいシリサイド膜
８がソース・ドレイン領域７の電子濃度最大となる位置
に達するようにし、かつ、前記電子濃度が最大となる位
置にエクステンション領域５が接続されるようにすれ
ば、従来のＳＡＬＩＣＩＤＥ構造に比べてソース・ドレ
イン間の直列抵抗が大幅に低減し、かつ、ドレイン接合
のリーク電流の値を無視し得る程度に小さくすることが
できる。このようにすればＭＩＳＦＥＴの動作速度を大
幅に向上すると共に、製造歩留まりと信頼性の高い半導
体装置を得ることができる。
８がソース・ドレイン領域７の電子濃度最大となる位置
に達するようにし、かつ、前記電子濃度が最大となる位
置にエクステンション領域５が接続されるようにすれ
ば、従来のＳＡＬＩＣＩＤＥ構造に比べてソース・ドレ
イン間の直列抵抗が大幅に低減し、かつ、ドレイン接合
のリーク電流の値を無視し得る程度に小さくすることが
できる。このようにすればＭＩＳＦＥＴの動作速度を大
幅に向上すると共に、製造歩留まりと信頼性の高い半導
体装置を得ることができる。
【００４９】本発明の第１の実施の形態のｎチャネル型
ＭＩＳＦＥＴの各部の寸法を一例として示せば次のとお
りである。すなわち、浅い凹部２の深さが０．０４μｍ
〜０．０５μｍ、ソース・ドレイン間の浅い凹部２のチ
ャネル方向の幅が０．３μｍ、ポリシリコンゲート４の
長さが０．１μｍ、ポリシリコンゲート４の高さが０．
２μｍ、エクステンション領域５の浅い凹部２の底面か
らの接合深さが０．０４μｍ、半導体基板表面からのソ
ース・ドレイン領域７の接合深さが０．１５μｍであ
る。
ＭＩＳＦＥＴの各部の寸法を一例として示せば次のとお
りである。すなわち、浅い凹部２の深さが０．０４μｍ
〜０．０５μｍ、ソース・ドレイン間の浅い凹部２のチ
ャネル方向の幅が０．３μｍ、ポリシリコンゲート４の
長さが０．１μｍ、ポリシリコンゲート４の高さが０．
２μｍ、エクステンション領域５の浅い凹部２の底面か
らの接合深さが０．０４μｍ、半導体基板表面からのソ
ース・ドレイン領域７の接合深さが０．１５μｍであ
る。
【００５０】図１に示すイオン注入の場合には、浅い凹
部の深さに相当するＲp2−Ｒp1の値が約０．０２５μｍ
であるから、浅い凹部の深さを０．０４μｍ〜０．０５
μｍとするためにはソース・ドレイン領域７へのＡｓの
深いイオン注入は、図１に示す値より大きい加速電圧と
ドーズ量を用いて行わなければならない。このように凹
部２の深さに合わせてソース・ドレイン領域７のピーク
濃度とソース・ドレイン接合の深さを短チャネル効果の
増大なしに大きくできることが本発明の特徴の１つであ
る。
部の深さに相当するＲp2−Ｒp1の値が約０．０２５μｍ
であるから、浅い凹部の深さを０．０４μｍ〜０．０５
μｍとするためにはソース・ドレイン領域７へのＡｓの
深いイオン注入は、図１に示す値より大きい加速電圧と
ドーズ量を用いて行わなければならない。このように凹
部２の深さに合わせてソース・ドレイン領域７のピーク
濃度とソース・ドレイン接合の深さを短チャネル効果の
増大なしに大きくできることが本発明の特徴の１つであ
る。
【００５１】同様にしてｐ型不純物のイオン注入により
本発明の浅い凹部２を備えたｐチャネル型ＭＩＳＦＥＴ
が得られる。このときｐ型エクステンション領域への浅
いイオン注入は、例えばＧｅを加速電圧１０ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2の条件で注入し、あらかじめシ
リコン基板表面をアモルファス（無定形）化した後、さ
らにＢＦ2 を加速電圧７ｋｅＶ、ドーズ量５×１０14ｃ
ｍ-2注入する条件で行う。
本発明の浅い凹部２を備えたｐチャネル型ＭＩＳＦＥＴ
が得られる。このときｐ型エクステンション領域への浅
いイオン注入は、例えばＧｅを加速電圧１０ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2の条件で注入し、あらかじめシ
リコン基板表面をアモルファス（無定形）化した後、さ
らにＢＦ2 を加速電圧７ｋｅＶ、ドーズ量５×１０14ｃ
ｍ-2注入する条件で行う。
【００５２】またｐ型ソース・ドレイン領域への深いイ
オン注入は、例えばＢを加速電圧７ｋｅＶ、ドーズ量３
×１０15ｃｍ-2、又はＢＦ2 を加速電圧３５ｋｅＶ、ド
ーズ量３×１０15ｃｍ-2の条件で注入する。
オン注入は、例えばＢを加速電圧７ｋｅＶ、ドーズ量３
×１０15ｃｍ-2、又はＢＦ2 を加速電圧３５ｋｅＶ、ド
ーズ量３×１０15ｃｍ-2の条件で注入する。
【００５３】さらに図２に示すように、本発明の浅い凹
部２を備えたＭＩＳＦＥＴでは、最も好ましくは、ゲー
ト側壁部６が丁度前記浅い凹部２の内部を埋めるように
されるが、その理由は次の通りである。
部２を備えたＭＩＳＦＥＴでは、最も好ましくは、ゲー
ト側壁部６が丁度前記浅い凹部２の内部を埋めるように
されるが、その理由は次の通りである。
【００５４】ゲート側壁部６が過大となり、凹部２の内
部を越えて周辺のシリコン基板表面を覆うようになれ
ば、ポリシリコンゲート４をマスクとするエクステンシ
ョン領域５ａの形状は図３（ａ）に示すような形状にな
る。このようにエクステンション領域の実効的な長さが
設計値よりも長くなれば、エクステンション領域に寄生
抵抗５ａを生じＭＩＳＦＥＴの高速性が阻害される。
部を越えて周辺のシリコン基板表面を覆うようになれ
ば、ポリシリコンゲート４をマスクとするエクステンシ
ョン領域５ａの形状は図３（ａ）に示すような形状にな
る。このようにエクステンション領域の実効的な長さが
設計値よりも長くなれば、エクステンション領域に寄生
抵抗５ａを生じＭＩＳＦＥＴの高速性が阻害される。
【００５５】このため、理想的には先にのべたようにポ
リシリコンゲート４に窒化膜等からなるゲート側壁部６
を設け、このゲート側壁部６が丁度前記浅い凹部２の内
部を埋めるようにしなければならない。
リシリコンゲート４に窒化膜等からなるゲート側壁部６
を設け、このゲート側壁部６が丁度前記浅い凹部２の内
部を埋めるようにしなければならない。
【００５６】しかし、実際には前記ゲート側壁部６をマ
スクとしてソース・ドレイン領域７に注入された不純物
は、活性化熱処理の過程で０．０５μｍ程度の横方向拡
散を生じる。このため前記ゲート側壁部６が厚過ぎて、
前記横方向の拡散長程度浅い凹部周辺のシリコン基板表
面を覆うようになつても、図３（ａ）の破線の囲み９に
示す異常形状部分がソース・ドレイン領域の横方向拡散
により埋められ、前記寄生抵抗５ａの問題を回避するこ
とができる。したがってゲート側壁部６がシリコン基板
の上面にかかる長さの許容範囲は約０．０５μｍであ
る。
スクとしてソース・ドレイン領域７に注入された不純物
は、活性化熱処理の過程で０．０５μｍ程度の横方向拡
散を生じる。このため前記ゲート側壁部６が厚過ぎて、
前記横方向の拡散長程度浅い凹部周辺のシリコン基板表
面を覆うようになつても、図３（ａ）の破線の囲み９に
示す異常形状部分がソース・ドレイン領域の横方向拡散
により埋められ、前記寄生抵抗５ａの問題を回避するこ
とができる。したがってゲート側壁部６がシリコン基板
の上面にかかる長さの許容範囲は約０．０５μｍであ
る。
【００５７】また図３（ｂ）に示すように、ゲート側壁
部６が小さくて浅い凹部２の底面の一部が露出する場合
には、エクステンション領域５とソース・ドレイン領域
７とが同一平面上で接続されるので、図１０でのべた従
来のＬＤＤ構造と同様の問題が接続部に発生する。
部６が小さくて浅い凹部２の底面の一部が露出する場合
には、エクステンション領域５とソース・ドレイン領域
７とが同一平面上で接続されるので、図１０でのべた従
来のＬＤＤ構造と同様の問題が接続部に発生する。
【００５８】すなわち、接続部にピーク濃度の段差を生
じ接続部の抵抗が増加すること、深いソース・ドレイン
領域の間隔が設計値よりも小さくなり基板電流１０が流
れて短チャネル効果が増大すること、またＳＡＬＩＣＩ
ＤＥ構造にしたとき、シリサイド層８がソース・ドレイ
ン接合に接近し、ドレイン接合リークの原因になる等の
問題点を生じる。しかしこの場合も、ゲート側壁部６が
少なくとも前記浅い凹部の側面の一部にかかるようにす
ればこれらの問題点は大幅に緩和される。
じ接続部の抵抗が増加すること、深いソース・ドレイン
領域の間隔が設計値よりも小さくなり基板電流１０が流
れて短チャネル効果が増大すること、またＳＡＬＩＣＩ
ＤＥ構造にしたとき、シリサイド層８がソース・ドレイ
ン接合に接近し、ドレイン接合リークの原因になる等の
問題点を生じる。しかしこの場合も、ゲート側壁部６が
少なくとも前記浅い凹部の側面の一部にかかるようにす
ればこれらの問題点は大幅に緩和される。
【００５９】従ってゲー卜側壁部６で丁度浅い凹部２が
覆われるようにすることが、半導体装置の信頼性を向上
させるばかりでなく、その性能を最適化する面からも重
要である。またドレイン接合のリーク電流が極めて小さ
いＳＡＬＩＣＩＤＥ構造が高い歩留まりで得られること
から、低消費電力で高速性に優れた高集積度のＣＭＯＳ
回路からなる半導体装置を提供することができる。
覆われるようにすることが、半導体装置の信頼性を向上
させるばかりでなく、その性能を最適化する面からも重
要である。またドレイン接合のリーク電流が極めて小さ
いＳＡＬＩＣＩＤＥ構造が高い歩留まりで得られること
から、低消費電力で高速性に優れた高集積度のＣＭＯＳ
回路からなる半導体装置を提供することができる。
【００６０】なお、本発明の浅い凹部２を備えたＭＩＳ
ＦＥＴは、エピタキシャル成長を用いたエレベーテッド
・ソース・ドレイン構造に比べて高速性に関連するゲー
ト・ドレイン間の寄生容量が小さいという特徴がある。
ＦＥＴは、エピタキシャル成長を用いたエレベーテッド
・ソース・ドレイン構造に比べて高速性に関連するゲー
ト・ドレイン間の寄生容量が小さいという特徴がある。
【００６１】図１１で説明したように、前記エレベーテ
ッド・ソース・ドレイン構造ではゲート側壁の底部とソ
ース・ドレイン上のエピタキシャル層とが接するところ
で、（３１１）ファセットが形成されポリシリコンゲー
ト４と平面的に対向し、シリサイド層８が形成されれば
ドレイン領域７の全表面が等電位となるため、前記ポリ
シリコンゲート４と（３１１）ファセットとの間に直接
大きな信号電圧が加わり、ここに大きな寄生容量を生じ
る。
ッド・ソース・ドレイン構造ではゲート側壁の底部とソ
ース・ドレイン上のエピタキシャル層とが接するところ
で、（３１１）ファセットが形成されポリシリコンゲー
ト４と平面的に対向し、シリサイド層８が形成されれば
ドレイン領域７の全表面が等電位となるため、前記ポリ
シリコンゲート４と（３１１）ファセットとの間に直接
大きな信号電圧が加わり、ここに大きな寄生容量を生じ
る。
【００６２】しかし、本発明の浅い凹部２を備えたＭＩ
ＳＦＥＴではシリサイド層８とポリシリコンゲート４と
は互いに直角な面として対向し、かつ凹部２の側面が凹
の曲率をもつように形成されることで、凹部２の側面が
ポリシリコンゲート４から遠ざけられるので、ゲート・
ドレイン間の寄生容量を最小にすることができる。
ＳＦＥＴではシリサイド層８とポリシリコンゲート４と
は互いに直角な面として対向し、かつ凹部２の側面が凹
の曲率をもつように形成されることで、凹部２の側面が
ポリシリコンゲート４から遠ざけられるので、ゲート・
ドレイン間の寄生容量を最小にすることができる。
【００６３】次に図４乃至図６を用いて、本発明の第２
の実施の形態に係る半導体装置の製造方法について説明
する。まず図４（ａ）に示すように、シリコン基板１の
上にバッファ層として薄いＳｉＯ2 からなる熱酸化膜２
１を形成し、引き続きＴＥＯＳ(tetraethylorthosilica
te) を原料とする低圧気相成長法（以下ＬＰＣＶＤ;Low
pressure Chemical Vapor Depositionと呼ぶ) を用い
てＳｉＯ2 からなる酸化膜２２を堆積する。
の実施の形態に係る半導体装置の製造方法について説明
する。まず図４（ａ）に示すように、シリコン基板１の
上にバッファ層として薄いＳｉＯ2 からなる熱酸化膜２
１を形成し、引き続きＴＥＯＳ(tetraethylorthosilica
te) を原料とする低圧気相成長法（以下ＬＰＣＶＤ;Low
pressure Chemical Vapor Depositionと呼ぶ) を用い
てＳｉＯ2 からなる酸化膜２２を堆積する。
【００６４】次にレジスト膜２３を用いて、浅い凹部２
の形成領域が開口されたマスクパターンを形成する。こ
のマスクパターンを用いてＲＩＥ(Reactive Ion Etchin
g)により、図４（ｂ）に示すように酸化膜２１、２２を
開口し、シリコン基板１の表面を露出する。
の形成領域が開口されたマスクパターンを形成する。こ
のマスクパターンを用いてＲＩＥ(Reactive Ion Etchin
g)により、図４（ｂ）に示すように酸化膜２１、２２を
開口し、シリコン基板１の表面を露出する。
【００６５】次に図４（ｃ）に示すように、前記酸化膜
２１、２２をエッチングマスクとして、露出したシリコ
ン基板１の表面をエッチングする。このときのエッチン
グはシリコン基板を等方的にエッチングする化学的ドラ
イエッチング法( 以下ＣＤＥ; Chemical Dry Etchig と
呼ぶ) を用いて行われる。ここにＣＤＥとはプラズマに
よる活性イオン種を用いて電圧加速することなく化学的
にドライエッチングすることをいう。
２１、２２をエッチングマスクとして、露出したシリコ
ン基板１の表面をエッチングする。このときのエッチン
グはシリコン基板を等方的にエッチングする化学的ドラ
イエッチング法( 以下ＣＤＥ; Chemical Dry Etchig と
呼ぶ) を用いて行われる。ここにＣＤＥとはプラズマに
よる活性イオン種を用いて電圧加速することなく化学的
にドライエッチングすることをいう。
【００６６】ＣＤＥはＲＩＥと異なりシリコン基板への
イオン照射によるダメージが少ないこと、エッチングが
等方的に行われることを利用して、図４（ｃ）に示すよ
うに、ＣＤＥにより形成された浅い凹部２の側面が底面
との間に凹の曲率をもつようにすることが可能となる。
イオン照射により浅い凹部２の内部に露出したシリコン
基板表面へのダメージが加われば、ここに形成されるチ
ャネル領域やゲート酸化膜の特性に大きな悪影響を及ぼ
しＭＩＳＦＥＴの特性を劣化させる。
イオン照射によるダメージが少ないこと、エッチングが
等方的に行われることを利用して、図４（ｃ）に示すよ
うに、ＣＤＥにより形成された浅い凹部２の側面が底面
との間に凹の曲率をもつようにすることが可能となる。
イオン照射により浅い凹部２の内部に露出したシリコン
基板表面へのダメージが加われば、ここに形成されるチ
ャネル領域やゲート酸化膜の特性に大きな悪影響を及ぼ
しＭＩＳＦＥＴの特性を劣化させる。
【００６７】また図４（ｃ）の破線の囲みに示すよう
に、シリコン基板１の浅い凹部２の側面が、例えばＲＩ
Ｅのような異方性エッチングを用いて底面に対して垂直
に形成されれば、ゲート酸化膜３を形成後ＲＩＥを用い
て前記凹部のチャネル方向の中央にポリシリコンゲート
を形成する際、前記凹部の角の部分に２４に示すような
ポリシリコンのＲＩＥの殘渣が発生しやすく、後の工程
の障害となるおそれがある。
に、シリコン基板１の浅い凹部２の側面が、例えばＲＩ
Ｅのような異方性エッチングを用いて底面に対して垂直
に形成されれば、ゲート酸化膜３を形成後ＲＩＥを用い
て前記凹部のチャネル方向の中央にポリシリコンゲート
を形成する際、前記凹部の角の部分に２４に示すような
ポリシリコンのＲＩＥの殘渣が発生しやすく、後の工程
の障害となるおそれがある。
【００６８】シリコン基板に形成する浅い凹部２の深さ
は、先にのべたようにソース・ドレイン領域７の深い拡
散層形成時におけるイオン注入条件に依存するが、ポリ
シリコンゲート４の高さの半分以下でなければゲート・
ドレイン間の寄生容量が大きくなり不利となる。
は、先にのべたようにソース・ドレイン領域７の深い拡
散層形成時におけるイオン注入条件に依存するが、ポリ
シリコンゲート４の高さの半分以下でなければゲート・
ドレイン間の寄生容量が大きくなり不利となる。
【００６９】なお、図４（ｃ）の段階でエッチングマス
クとして用いた酸化膜２２の上に同様な開口部を設けた
レジスト膜を積層し（図示せず）、これをイオン注入マ
スクとして用いることによりＭＩＳＦＥＴのしきい値制
御のイオン注入を前記凹部２の内部のみに限定的に行う
ことができる。このようにすれば、ソース・ドレイン領
域の不純物拡散層直下のウエル濃度等を低くすることが
できるので寄生容量の低減に役立つ。
クとして用いた酸化膜２２の上に同様な開口部を設けた
レジスト膜を積層し（図示せず）、これをイオン注入マ
スクとして用いることによりＭＩＳＦＥＴのしきい値制
御のイオン注入を前記凹部２の内部のみに限定的に行う
ことができる。このようにすれば、ソース・ドレイン領
域の不純物拡散層直下のウエル濃度等を低くすることが
できるので寄生容量の低減に役立つ。
【００７０】従来、上記チャネル領域への限定的なイオ
ン注入を行うために、マスク合わせを用いて位置ずれを
高精度に制御し、チャネル領域への限定的なイオン注入
を行う方法がとられてきたが、このためには高価でかつ
多大な工数を要するステッパーを使用しなければならな
いのでコストアップの原因となっていた。
ン注入を行うために、マスク合わせを用いて位置ずれを
高精度に制御し、チャネル領域への限定的なイオン注入
を行う方法がとられてきたが、このためには高価でかつ
多大な工数を要するステッパーを使用しなければならな
いのでコストアップの原因となっていた。
【００７１】本発明のＭＩＳＦＥＴの製造方法において
は、浅い凹部２の形成の際使用したマスク材を用い、そ
の上に低い位置合わせ精度でレジストマスクを積層し、
ゲート形成領域のみにイオン注入することが可能となる
ため、位置合わせの工数と高価なステッパーの使用頻度
が少なくなる利点がある。
は、浅い凹部２の形成の際使用したマスク材を用い、そ
の上に低い位置合わせ精度でレジストマスクを積層し、
ゲート形成領域のみにイオン注入することが可能となる
ため、位置合わせの工数と高価なステッパーの使用頻度
が少なくなる利点がある。
【００７２】次に図５（ｄ）に示すように、マスクとし
て用いた酸化膜２１、２２をフッ化アンモニウム等で除
去した後、熱酸化によりＳｉＯ2 からなるゲート酸化膜
３を形成し、その上にゲート電極となるポリシリコン膜
４を堆積し、さらにレジスト膜２３を用いてポリシリコ
ンゲートのパタ−ニングを行う。
て用いた酸化膜２１、２２をフッ化アンモニウム等で除
去した後、熱酸化によりＳｉＯ2 からなるゲート酸化膜
３を形成し、その上にゲート電極となるポリシリコン膜
４を堆積し、さらにレジスト膜２３を用いてポリシリコ
ンゲートのパタ−ニングを行う。
【００７３】次に図５（ｅ）に示すように、ＲＩＥを行
いてポリシリコンゲート４を形成し、これをマスクとし
てエクステンション領域５のイオン注入を行い、さらに
ゲート側壁部６を形成するためＳｉ3 Ｎ4 からなるシリ
コン窒化膜を約０．１μｍ堆積する。引き続きＲＩＥを
用いてシリコン窒化膜を異方性エッチングすることによ
り、前記浅い凹部２を丁度埋めるようにゲート側壁部６
とポリシリコンゲート４からなるゲート電極が形成され
る。
いてポリシリコンゲート４を形成し、これをマスクとし
てエクステンション領域５のイオン注入を行い、さらに
ゲート側壁部６を形成するためＳｉ3 Ｎ4 からなるシリ
コン窒化膜を約０．１μｍ堆積する。引き続きＲＩＥを
用いてシリコン窒化膜を異方性エッチングすることによ
り、前記浅い凹部２を丁度埋めるようにゲート側壁部６
とポリシリコンゲート４からなるゲート電極が形成され
る。
【００７４】次に図５（ｆ）に示すように、ゲート側壁
部６を備えたポリシリコンゲート４をマスクとして、ソ
ース・ドレイン領域７をイオン注入により形成する。こ
のとき、前記エクステンション領域５の電子濃度のピー
クとソース・ドレイン領域７の電子濃度のピークとの間
に段差を生じないようにイオン注入条件を最適化する。
部６を備えたポリシリコンゲート４をマスクとして、ソ
ース・ドレイン領域７をイオン注入により形成する。こ
のとき、前記エクステンション領域５の電子濃度のピー
クとソース・ドレイン領域７の電子濃度のピークとの間
に段差を生じないようにイオン注入条件を最適化する。
【００７５】なお、これらのイオン注入された不純物を
活性化する熱処理は、熱拡散による電子濃度プロファイ
ルのずれを防止するため、高温短時間の熱処理( 以下Ｒ
ＴＡ; Rapid Thermal Aneal と呼ぶ) により行う。ＲＴ
Ａの条件は１０００℃、２０秒以下の範囲で最適化す
る。
活性化する熱処理は、熱拡散による電子濃度プロファイ
ルのずれを防止するため、高温短時間の熱処理( 以下Ｒ
ＴＡ; Rapid Thermal Aneal と呼ぶ) により行う。ＲＴ
Ａの条件は１０００℃、２０秒以下の範囲で最適化す
る。
【００７６】先にのべたように浅い凹部２を備えた本発
明のＭＩＳＦＥＴは、図５（ｆ）までの段階で、前記凹
部２を有しない従来のプレーナ型ＭＩＳＦＥＴに比べて
優れた高速性を示すが、さらにソース・ドレイン間の直
列抵抗とポリシリコンゲートの抵抗を低減して高速性を
向上するため、図６に示すＳＡＬＩＣＩＤＥ工程を導入
する。
明のＭＩＳＦＥＴは、図５（ｆ）までの段階で、前記凹
部２を有しない従来のプレーナ型ＭＩＳＦＥＴに比べて
優れた高速性を示すが、さらにソース・ドレイン間の直
列抵抗とポリシリコンゲートの抵抗を低減して高速性を
向上するため、図６に示すＳＡＬＩＣＩＤＥ工程を導入
する。
【００７７】図６（ｇ）に示すように、例えば高融点の
金属Ｔｉ膜２５を前記工程を経たシリコン基板全面にス
パッタ法を用いて堆積し、熱工程を加えることによりポ
リシリコンゲート４、及びソース・ドレイン領域７の上
面でシリサイド反応が生じるようにし、図６（ｈ）に示
すようにＴｉＳｉ2 からなるシリサイド膜８を形成す
る。
金属Ｔｉ膜２５を前記工程を経たシリコン基板全面にス
パッタ法を用いて堆積し、熱工程を加えることによりポ
リシリコンゲート４、及びソース・ドレイン領域７の上
面でシリサイド反応が生じるようにし、図６（ｈ）に示
すようにＴｉＳｉ2 からなるシリサイド膜８を形成す
る。
【００７８】このシリサイド膜８の厚さはＴｉ膜２５の
厚さと熱処理条件で定められ、浅い凹部２を備えた本発
明のＭＩＳＦＥＴでは、ドレイン接合のリーク電流がゲ
ート・ドレイン間の逆方向電圧３Ｖ印加の条件で０．５
ｆＡ／μｍ2 以下となるように前記熱処理条件が定めら
れる。なお、ゲート側壁部６上に残留した未反応のＴｉ
膜２５はＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液によりエッチ
ング除去され、図２に示した浅い凹部２を有する本発明
のＭＩＳＦＥＴが完成される。
厚さと熱処理条件で定められ、浅い凹部２を備えた本発
明のＭＩＳＦＥＴでは、ドレイン接合のリーク電流がゲ
ート・ドレイン間の逆方向電圧３Ｖ印加の条件で０．５
ｆＡ／μｍ2 以下となるように前記熱処理条件が定めら
れる。なお、ゲート側壁部６上に残留した未反応のＴｉ
膜２５はＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液によりエッチ
ング除去され、図２に示した浅い凹部２を有する本発明
のＭＩＳＦＥＴが完成される。
【００７９】前記ＳＡＬＩＣＩＤＥ工程には高融点金属
膜としてＴｉを用いたが、同様にＣｏを用いてＣｏＳｉ
2 からなるシリサイド膜を形成することができる。また
シリサイド反応を精密に制御する熱処理工程としては通
常の２ステップＲＴＡ工程を用いれば良い。
膜としてＴｉを用いたが、同様にＣｏを用いてＣｏＳｉ
2 からなるシリサイド膜を形成することができる。また
シリサイド反応を精密に制御する熱処理工程としては通
常の２ステップＲＴＡ工程を用いれば良い。
【００８０】次に図７、図８に基づき本発明の第３の実
施の形態に係る半導体装置の製造方法について説明す
る。前記第２の実施の形態のＭＩＳＦＥＴの製造方法で
は、浅い凹部２と前記凹部２のチャネル方向の中央部の
ポリシリコンゲート４との位置合わせがマスク合わせに
より行われたが、この方法ではゲートパターンの合わせ
ずれにより０．１μｍ程度のずれを生じることがある。
このようなずれがあればソース側またはドレイン側で、
図３（ａ）、図３（ｂ）で説明したような問題を生じる
おそれがある。
施の形態に係る半導体装置の製造方法について説明す
る。前記第２の実施の形態のＭＩＳＦＥＴの製造方法で
は、浅い凹部２と前記凹部２のチャネル方向の中央部の
ポリシリコンゲート４との位置合わせがマスク合わせに
より行われたが、この方法ではゲートパターンの合わせ
ずれにより０．１μｍ程度のずれを生じることがある。
このようなずれがあればソース側またはドレイン側で、
図３（ａ）、図３（ｂ）で説明したような問題を生じる
おそれがある。
【００８１】この問題を防止するために、第３の実施の
形態としてポリシリコンゲート４の位置を正確に浅い凹
部２のチャネル方向の中央に位置合わせすることができ
るセルフアライン工程について説明する。
形態としてポリシリコンゲート４の位置を正確に浅い凹
部２のチャネル方向の中央に位置合わせすることができ
るセルフアライン工程について説明する。
【００８２】図７（ａ）に示すように、シリコン基板上
にバッファ酸化膜２１とＴＥＯＳを用いた酸化膜２２を
堆積し、開口した後ＣＤＥにより等方性エッチグを行っ
て浅い凹部２を形成し、酸化膜２２をマスクとして限定
的にしきい値制御のイオン注入を行う。この工程までは
前記図４（ｃ）と同様である。
にバッファ酸化膜２１とＴＥＯＳを用いた酸化膜２２を
堆積し、開口した後ＣＤＥにより等方性エッチグを行っ
て浅い凹部２を形成し、酸化膜２２をマスクとして限定
的にしきい値制御のイオン注入を行う。この工程までは
前記図４（ｃ）と同様である。
【００８３】次に酸化膜２２を除去することなくゲート
酸化膜３を形成したのちポリシリコン膜４を堆積する。
このとき、浅い凹部２のチャネル方向の幅と堆積するポ
リシリコン４の膜厚との間に、前記凹部２のチャネル方
向の幅を決めるマスク開口部の幅をＬw 、ポリシリコン
ゲートの長さをＬ、ポリシリコン４の膜厚をｄとすると
き、Ｌ≦ＬW −２ｄの関係が成り立つようにする。例え
ばＬ＝０．１μｍ、Ｌw ＝０．３μｍならばポリシリコ
ン４の堆積膜厚ｄは０．１μｍ程度にする。
酸化膜３を形成したのちポリシリコン膜４を堆積する。
このとき、浅い凹部２のチャネル方向の幅と堆積するポ
リシリコン４の膜厚との間に、前記凹部２のチャネル方
向の幅を決めるマスク開口部の幅をＬw 、ポリシリコン
ゲートの長さをＬ、ポリシリコン４の膜厚をｄとすると
き、Ｌ≦ＬW −２ｄの関係が成り立つようにする。例え
ばＬ＝０．１μｍ、Ｌw ＝０．３μｍならばポリシリコ
ン４の堆積膜厚ｄは０．１μｍ程度にする。
【００８４】次に図７（ｂ）に示すように、ポリシリコ
ン膜４の上にシリコン窒化膜３１を堆積し、化学機械的
研磨 (以下ＣＭＰ; Chemical Mechanical Polishと呼
ぶ) を用いて破線３２の上部を除去したのち、ＲＩＥを
用いてポリシリコン４に埋め込まれた窒化膜３１をマス
クとして、ポリシリコン４を酸化膜２２の表面が露出す
るまでエッチングし、さらに表面が露出した酸化膜２２
を除去すれば、図７（ｃ）に示すような断面構造が得ら
れる。
ン膜４の上にシリコン窒化膜３１を堆積し、化学機械的
研磨 (以下ＣＭＰ; Chemical Mechanical Polishと呼
ぶ) を用いて破線３２の上部を除去したのち、ＲＩＥを
用いてポリシリコン４に埋め込まれた窒化膜３１をマス
クとして、ポリシリコン４を酸化膜２２の表面が露出す
るまでエッチングし、さらに表面が露出した酸化膜２２
を除去すれば、図７（ｃ）に示すような断面構造が得ら
れる。
【００８５】このように浅い凹部２の上部中央にポリシ
リコン４を介して形成された窒化膜３１をマスクとし
て、ＲＩＥにより前記ポリシリコン４を異方性エッチン
グすれば、図８に示すように、浅い凹部２のチャネル方
向の中央部にポリシリコンゲート４がセルフアライン的
に形成される。
リコン４を介して形成された窒化膜３１をマスクとし
て、ＲＩＥにより前記ポリシリコン４を異方性エッチン
グすれば、図８に示すように、浅い凹部２のチャネル方
向の中央部にポリシリコンゲート４がセルフアライン的
に形成される。
【００８６】上記の工程を経たシリコン基板に図５
（ｅ）、図５（ｆ）で説明した工程を追加すれば、ＳＡ
ＬＩＣＩＤＥ工程前までの浅い凹部２を備えた本発明の
ＭＩＳＦＥＴが得られる。このとき図５（ｆ）との相違
は、ポリシリコンゲート４の上にエッチングマスクとし
て用いた窒化膜３１が残留することであるが、さらにＳ
ＡＬＩＣＩＤＥ工程を進める場合には、図８の段階で窒
化膜３１を除去した後図５（ｅ）から図６（ｈ）までに
説明した工程を行えばよい。
（ｅ）、図５（ｆ）で説明した工程を追加すれば、ＳＡ
ＬＩＣＩＤＥ工程前までの浅い凹部２を備えた本発明の
ＭＩＳＦＥＴが得られる。このとき図５（ｆ）との相違
は、ポリシリコンゲート４の上にエッチングマスクとし
て用いた窒化膜３１が残留することであるが、さらにＳ
ＡＬＩＣＩＤＥ工程を進める場合には、図８の段階で窒
化膜３１を除去した後図５（ｅ）から図６（ｈ）までに
説明した工程を行えばよい。
【００８７】本第３の実施の形態でのべた製造方法は、
シリコン基板上の浅い凹部２に対してセルフアライン的
にゲート長のもっとも短いポリシリコンゲート４を形成
する方法を示したが、集積回路の設計上、部分的にゲー
ト長のより大きいＭＩＳＦＥＴを要する場合には、図７
（ｃ）の段階でマスク合わせで窒化膜３１の上にこれを
覆うようにレジストマスク（図示せず）を形成し、これ
を新たなマスクとしてＲＩＥによるポリシリコンゲート
４の異方性エッチングを行えばよい。
シリコン基板上の浅い凹部２に対してセルフアライン的
にゲート長のもっとも短いポリシリコンゲート４を形成
する方法を示したが、集積回路の設計上、部分的にゲー
ト長のより大きいＭＩＳＦＥＴを要する場合には、図７
（ｃ）の段階でマスク合わせで窒化膜３１の上にこれを
覆うようにレジストマスク（図示せず）を形成し、これ
を新たなマスクとしてＲＩＥによるポリシリコンゲート
４の異方性エッチングを行えばよい。
【００８８】このとき、新たにマスク合わせの位置ずれ
の問題を生じることになるが、ゲート長の大きいＭＩＳ
ＦＥＴに対しては現在のマスク合わせ精度の範囲で充分
に本発明の目的を達することができる。
の問題を生じることになるが、ゲート長の大きいＭＩＳ
ＦＥＴに対しては現在のマスク合わせ精度の範囲で充分
に本発明の目的を達することができる。
【００８９】次に図９に基づき本発明の第４の実施の形
態の半導体装置の製造方法について説明する。図９
（ａ）に示すように、シリコン基板上にバッファ酸化膜
２１とＴＥＯＳを用いた酸化膜２２を堆積し、開口した
後ＣＤＥにより等方性エッチグを行って浅い凹部２を形
成し、酸化膜２２をマスクとして限定的にしきい値制御
のイオン注入を行う。この工程までは前記図４（ｃ）と
同様である。
態の半導体装置の製造方法について説明する。図９
（ａ）に示すように、シリコン基板上にバッファ酸化膜
２１とＴＥＯＳを用いた酸化膜２２を堆積し、開口した
後ＣＤＥにより等方性エッチグを行って浅い凹部２を形
成し、酸化膜２２をマスクとして限定的にしきい値制御
のイオン注入を行う。この工程までは前記図４（ｃ）と
同様である。
【００９０】次に、酸化膜２２を除去することなくゲー
ト酸化膜３を形成した後にシリコン窒化膜４１を堆積す
る。このとき、浅い凹部２のチャネル方向のマスク開口
部の幅をＬw とすると、堆積する窒化膜４１の膜厚ｄは
２ｄ≧ＬW となるようにして、前記開口部が前記窒化膜
４１で完全に埋め込まれるようにする。
ト酸化膜３を形成した後にシリコン窒化膜４１を堆積す
る。このとき、浅い凹部２のチャネル方向のマスク開口
部の幅をＬw とすると、堆積する窒化膜４１の膜厚ｄは
２ｄ≧ＬW となるようにして、前記開口部が前記窒化膜
４１で完全に埋め込まれるようにする。
【００９１】次いで、前記窒化膜４１をＲＩＥを用いて
選択的に異方性エッチングすることにより、酸化膜２２
の開口部の側壁に側壁部４１を形成する。次に全面にポ
リシリコン膜４を堆積し、側壁部４１の側面が浅い凹部
２の底面に対してほぼ垂直となる下部領域を残すように
４２の破線から上部をＣＭＰ研磨により除去する。その
後窒化膜４１と酸化膜２１、２２を除去すれば、図８に
おいて上部の窒化膜３１が除去されたポリシリコンゲー
ト４が浅い凹部２のチャネル方向の中央部にセルフアラ
イン的に形成される。
選択的に異方性エッチングすることにより、酸化膜２２
の開口部の側壁に側壁部４１を形成する。次に全面にポ
リシリコン膜４を堆積し、側壁部４１の側面が浅い凹部
２の底面に対してほぼ垂直となる下部領域を残すように
４２の破線から上部をＣＭＰ研磨により除去する。その
後窒化膜４１と酸化膜２１、２２を除去すれば、図８に
おいて上部の窒化膜３１が除去されたポリシリコンゲー
ト４が浅い凹部２のチャネル方向の中央部にセルフアラ
イン的に形成される。
【００９２】上記の工程を経たシリコン基板に対して図
５（ｅ）、図５（ｆ）で説明した工程を追加すれば、Ｓ
ＡＬＩＣＩＤＥ工程前までの浅い凹部２を備えた本発明
のＭＩＳＦＥＴが得られる。さらにＳＡＬＩＣＩＤＥ工
程を進める場合には、図５（ｅ）から図６（ｈ）までに
説明した工程を追加すればよい。
５（ｅ）、図５（ｆ）で説明した工程を追加すれば、Ｓ
ＡＬＩＣＩＤＥ工程前までの浅い凹部２を備えた本発明
のＭＩＳＦＥＴが得られる。さらにＳＡＬＩＣＩＤＥ工
程を進める場合には、図５（ｅ）から図６（ｈ）までに
説明した工程を追加すればよい。
【００９３】なお本発明は上記の実施の形態に限定され
ることはない。例えば本発明において、ＭＩＳＦＥＴの
ゲート材料はポリシリコン膜とし、側壁部に窒化膜を用
いたが、同様の目的にポリシリコン以外のゲート材料
や、側壁部として酸化膜や他の絶縁膜を用いることがで
きる、またｎ型イオン注入不純物としてＡｓを用いた
が、本発明の構造ではイオン注入深さが大きいＰをドナ
ー不純物として用いることができる。
ることはない。例えば本発明において、ＭＩＳＦＥＴの
ゲート材料はポリシリコン膜とし、側壁部に窒化膜を用
いたが、同様の目的にポリシリコン以外のゲート材料
や、側壁部として酸化膜や他の絶縁膜を用いることがで
きる、またｎ型イオン注入不純物としてＡｓを用いた
が、本発明の構造ではイオン注入深さが大きいＰをドナ
ー不純物として用いることができる。
【００９４】Ｐを用いればポリシリコンゲートにも深く
Ｐが注入されるので、ディープサブミクロンＭＩＳＦＥ
Ｔで問題となるゲート電極空乏化の問題を回避すること
ができる。ここにゲート電極空乏化とはゲート電極のキ
ャリア濃度が小さいため空乏層がゲート電極側にも形成
される現象をいう。
Ｐが注入されるので、ディープサブミクロンＭＩＳＦＥ
Ｔで問題となるゲート電極空乏化の問題を回避すること
ができる。ここにゲート電極空乏化とはゲート電極のキ
ャリア濃度が小さいため空乏層がゲート電極側にも形成
される現象をいう。
【００９５】また浅いエクステンション領域の形成には
Ａｓのイオン注入を行い、深いソース・ドレイン領域へ
の注入にはＰを用いることも本発明の重要な手段の１つ
である。
Ａｓのイオン注入を行い、深いソース・ドレイン領域へ
の注入にはＰを用いることも本発明の重要な手段の１つ
である。
【００９６】また基板としてシリコンを用いる場合につ
いて説明したが、必ずしもシリコン基板に限定されるも
のではなく、一般に半導体基板上に高速ＭＩＳＦＥＴを
形成する場合について、本発明のＭＩＳＦＥＴ構造を同
様に用いることができる。
いて説明したが、必ずしもシリコン基板に限定されるも
のではなく、一般に半導体基板上に高速ＭＩＳＦＥＴを
形成する場合について、本発明のＭＩＳＦＥＴ構造を同
様に用いることができる。
【００９７】また本発明の凹部は、半導体基板をエッチ
ングすることにより、半導体基板表面の下方に形成する
場合について説明したが、必ずしもこれに限定されるも
のではない。例えば半導体基板上のソース・ドレイン形
成領域に高不純物濃度のエピタキシャル層を形成する方
法により、エピタキシャル層表面に対してゲート及びエ
クステンション形成領域が凹部となるようにしても良
い。またこのとき、凹部をなす前記半導体基板表面がエ
ッチングされても良い。また前記凹部の側面には上方に
向けて広がるテーパー角が設けられても良い。その他本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
ングすることにより、半導体基板表面の下方に形成する
場合について説明したが、必ずしもこれに限定されるも
のではない。例えば半導体基板上のソース・ドレイン形
成領域に高不純物濃度のエピタキシャル層を形成する方
法により、エピタキシャル層表面に対してゲート及びエ
クステンション形成領域が凹部となるようにしても良
い。またこのとき、凹部をなす前記半導体基板表面がエ
ッチングされても良い。また前記凹部の側面には上方に
向けて広がるテーパー角が設けられても良い。その他本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
【００９８】
【発明の効果】上述したように本発明の半導体装置とそ
の製造方法によれば、従来のプレーナ型、エレベーテッ
ド・ソース・ドレイン型、及びＵＭＯＳ型の各種ＭＩＳ
ＦＥＴ構造に比べて次のような利点を生じる。 （イ）シリコン基板のゲート電極形成領域に浅い凹部を
設け、この凹部の外側に近接または隣接して形成する深
いソース・ドレイン領域のキャリア濃度のピーク位置
と、前記凹部の底面でチャネルに接続される浅いエクス
テンション領域のキャリア濃度のピーク位置とをシリコ
ン基板中でほぼ一致させることにより、ソース・ドレイ
ン間の直列抵抗を低減し、また短チャネル効果が大幅に
抑制され、かつ、ゲート・ドレイン間の寄生容量が小さ
いため高速動作に優れた高性能の半導体装置を得ること
ができる。 （ロ）従来のプレーナ型のＬＤＤ構造ＭＩＳＦＥＴで
は、ＳＡＬＩＣＩＤＥ工程を用いる際、特にドレイン接
合にリーク電流が発生しやすいという問題があったが、
浅い凹部を設けた本発明のＭＩＳＦＥＴでは、ソース・
ドレイン領域上に厚いシリサイド膜を形成してもドレイ
ン接合にリーク電流を生じることなく、高い歩留まりと
信頼性を有する半導体装置を提供することができる。 （ハ）本発明はｎチャネル及びｐチャネルのＭＩＳＦＥ
Ｔに対して同様に適用することができ、かつＳＡＬＩＣ
ＩＤＥ工程で高速化することが容易であるため、高集積
度でかつ高速なＣＭＯＳからなる半導体装置を高い歩留
まりで提供することができる。 （ニ）セルフアライン型の製造工程を用いれば、ディー
プサブミクロン領域で浅い凹部を備えたＭＩＳＦＥＴか
らなる本発明の半導体装置を高い歩留まりで提供するこ
とができる。 （ホ）本発明の半導体装置の製造方法は、エレベーテッ
ド・ソース・ドレイン型に用いる選択エピタキシャル工
程が含まれないため、高温の熱工程に伴うＭＩＳＦＥＴ
のしきい値変化やキャリア濃度プロファイルの変化に伴
う寄生抵抗の増加がなく、また選択エピタキシャル成長
工程に伴う酸化膜除去等の複雑な前処理も必要としな
い。 （ヘ）従来のチャネル領域に深い凹部を設けたＵＭＯＳ
では、凹部の内面を形成するシリコン結晶の面方位を特
定することができないので、ゲート酸化膜と基板表面と
の間の界面準位密度が大きくなり、またゲート酸化膜の
品質も低いものとなるが、本発明の構造では浅い凹部の
底面をシリコンの（１００）面とすることにより従来使
用実績の高いプレーナ型ＬＤＤ構造のＭＩＳＦＥＴと同
様に低い界面準位密度と良好なゲート酸化膜が得られ
る。またＵＭＯＳに比べてゲート・ドレイン間の寄生容
量の値がいちじるしく小さい特徴がある。
の製造方法によれば、従来のプレーナ型、エレベーテッ
ド・ソース・ドレイン型、及びＵＭＯＳ型の各種ＭＩＳ
ＦＥＴ構造に比べて次のような利点を生じる。 （イ）シリコン基板のゲート電極形成領域に浅い凹部を
設け、この凹部の外側に近接または隣接して形成する深
いソース・ドレイン領域のキャリア濃度のピーク位置
と、前記凹部の底面でチャネルに接続される浅いエクス
テンション領域のキャリア濃度のピーク位置とをシリコ
ン基板中でほぼ一致させることにより、ソース・ドレイ
ン間の直列抵抗を低減し、また短チャネル効果が大幅に
抑制され、かつ、ゲート・ドレイン間の寄生容量が小さ
いため高速動作に優れた高性能の半導体装置を得ること
ができる。 （ロ）従来のプレーナ型のＬＤＤ構造ＭＩＳＦＥＴで
は、ＳＡＬＩＣＩＤＥ工程を用いる際、特にドレイン接
合にリーク電流が発生しやすいという問題があったが、
浅い凹部を設けた本発明のＭＩＳＦＥＴでは、ソース・
ドレイン領域上に厚いシリサイド膜を形成してもドレイ
ン接合にリーク電流を生じることなく、高い歩留まりと
信頼性を有する半導体装置を提供することができる。 （ハ）本発明はｎチャネル及びｐチャネルのＭＩＳＦＥ
Ｔに対して同様に適用することができ、かつＳＡＬＩＣ
ＩＤＥ工程で高速化することが容易であるため、高集積
度でかつ高速なＣＭＯＳからなる半導体装置を高い歩留
まりで提供することができる。 （ニ）セルフアライン型の製造工程を用いれば、ディー
プサブミクロン領域で浅い凹部を備えたＭＩＳＦＥＴか
らなる本発明の半導体装置を高い歩留まりで提供するこ
とができる。 （ホ）本発明の半導体装置の製造方法は、エレベーテッ
ド・ソース・ドレイン型に用いる選択エピタキシャル工
程が含まれないため、高温の熱工程に伴うＭＩＳＦＥＴ
のしきい値変化やキャリア濃度プロファイルの変化に伴
う寄生抵抗の増加がなく、また選択エピタキシャル成長
工程に伴う酸化膜除去等の複雑な前処理も必要としな
い。 （ヘ）従来のチャネル領域に深い凹部を設けたＵＭＯＳ
では、凹部の内面を形成するシリコン結晶の面方位を特
定することができないので、ゲート酸化膜と基板表面と
の間の界面準位密度が大きくなり、またゲート酸化膜の
品質も低いものとなるが、本発明の構造では浅い凹部の
底面をシリコンの（１００）面とすることにより従来使
用実績の高いプレーナ型ＬＤＤ構造のＭＩＳＦＥＴと同
様に低い界面準位密度と良好なゲート酸化膜が得られ
る。またＵＭＯＳに比べてゲート・ドレイン間の寄生容
量の値がいちじるしく小さい特徴がある。
【図１】シリコン基板中における本発明の半導体装置の
イオン注入プロファイルの形成状況を従来のプレーナ型
ＬＤＤ構造と比較して説明する図。
イオン注入プロファイルの形成状況を従来のプレーナ型
ＬＤＤ構造と比較して説明する図。
【図２】本発明の第１の実施の形態のＭＩＳＦＥＴの断
面構造を示す図。
面構造を示す図。
【図３】本発明の第１の実施の形態のＭＩＳＦＥＴを説
明するための断面構造を示す図であって、（ａ）はゲー
ト側壁部が浅い凹部を越える場合を示す断面図。（ｂ）
はゲート側壁部が浅い凹部の内面の一部を覆う場合を示
す断面図。
明するための断面構造を示す図であって、（ａ）はゲー
ト側壁部が浅い凹部を越える場合を示す断面図。（ｂ）
はゲート側壁部が浅い凹部の内面の一部を覆う場合を示
す断面図。
【図４】本発明の第２の実施の形態の製造方法を示す工
程断面図。
程断面図。
【図５】本発明の第２の実施の形態の製造方法の続きを
示す工程断面図。
示す工程断面図。
【図６】本発明の第２の実施の形態の製造方法の続きを
示す工程断面図。
示す工程断面図。
【図７】本発明の第３の実施の形態の製造方法を示す工
程断面図。
程断面図。
【図８】本発明の第３の実施の形態の製造方法の続きを
示す工程断面図。
示す工程断面図。
【図９】本発明の第４の実施の形態の製造方法を示す工
程断面図。
程断面図。
【図１０】従来のプレーナ型ＬＤＤ構造ＭＩＳＦＥＴの
断面図。
断面図。
【図１１】従来のエレベーテッド・ソース・ドレイン型
ＭＩＳＦＥＴの断面図。
ＭＩＳＦＥＴの断面図。
【図１２】従来のＵＭＯＳＦＥＴの構造を示す断面図。
【符号の説明】 １…シリコン基板 ２…浅い凹部 ３…ゲート酸化膜 ４…ポリシリコンゲート ５…エクステンション領域 ５ａ…エクステンション領域の寄生抵抗 ６…ゲート側壁部 ７…ソース・ドレイン領域 ８…チタンシリサイド ９…ドレイン接合のリーク電流発生部 １０…基板電流 ２１…バッファ酸化膜 ２２…ＴＥＯＳによるＬＰＣＶＤ酸化膜 ２３…レジスト膜 ２４…ポリシリコン残渣 ２５…チタン膜 ３１…ゲート電極形成用窒化膜 ３２…ＣＭＰ研磨面 ４１…側壁部形成用窒化膜 ４２…ＣＭＰ研磨面 ５１…シリコンエピタキシャル層 ６１…ｎ- 拡散層 ６２…ｎ+ 拡散層 ６３…ゲート電極
Claims (18)
- 【請求項１】 ＭＩＳ型電界効果トランジスタを備えた
半導体装置において、 少なくとも半導体基板に形成された凹部と、 この凹部の底面に形成されたチャネル領域と、 このチャネル領域の両端に接続され、前記凹部の底面に
形成されたソース・ドレイン・エクステンション領域
と、 前記凹部の側面に近接又は隣接し、前記半導体基板表面
に沿って深さ方向に形成され、前記ソース・ドレイン・
エクステンション領域に接続されたソース・ドレイン領
域とを具備し、 前記凹部は、そのソース・ドレイン側の側面が凹の曲面
状をなすことを特徴とする半導体装置。 - 【請求項２】 前記凹部は、前記半導体基板表面からそ
の深さ方向に形成された溝からなることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 半導体基板に設けられた溝からなる凹部
と、 この凹部の底面に形成されたチャネル領域と、 このチャネル領域の両端に接続され、前記凹部の底面に
形成されたソース・ドレイン・エクステンション領域
と、 前記凹部の側面に近接または隣接する前記半導体基板面
に形成され、前記ソース・ドレイン・エクステンション
領域に接続されたソース・ドレイン領域とを具備するＭ
ＩＳ型電界効果トランジスタを備えたことを特徴とする
半導体装置。 - 【請求項４】 前記ソース・ドレイン領域の深さ方向の
不純物濃度が最大となる位置と、前記ソース・ドレイン
・エクステンション領域の深さ方向の不純物濃度が最大
となる位置とが、その接続部で略一致することを特徴と
する請求項１乃至請求項３のいずれか１つに記載の半導
体装置。 - 【請求項５】 前記凹部は、上部に向けて開口が広がる
ようなテーパ角が付与されたことを特徴とする請求項１
または請求項３に記載の半導体装置。 - 【請求項６】 前記凹部内は、その底面にゲート絶縁膜
を介して形成されたゲートと、このゲートの側面に形成
された絶縁物からなるゲート側壁部とを備え、前記ゲー
ト側壁部は少なくとも前記ゲートのソース・ドレイン側
に広がる前記凹部の側面の１部を覆うように形成された
ことを特徴とする請求項１または請求項３に記載の半導
体装置。 - 【請求項７】 前記ゲート側壁部は、少なくとも前記ゲ
ートのソース・ドレイン側に広がる前記凹部の側面の全
てを覆うように形成されたことを特徴とする請求項６記
載の半導体装置。 - 【請求項８】 前記ＭＩＳ型電界効果トランジスタは、
そのしきい値電圧を制御するためのイオン注入が前記凹
部の底面にのみ行われていることを特徴とする請求項１
または請求項３に記載の半導体装置。 - 【請求項９】 ゲートとソース・ドレイン・エクステン
ション領域との形成部を含む開口部を設けた第１の絶縁
膜からなるエッチングマスクを半導体基板上に形成し、 前記エッチングマスクの開口部に対応して、前記半導体
基板に溝を形成し、 前記溝の内面に第２の絶縁膜からなるゲート絶縁膜を形
成し、 前記第２の絶縁膜上にゲート材料膜を形成し、 前記ゲート材料膜をパターン形成することにより、前記
溝のソース・ドレイン側の両辺の中央部に前記第２の絶
縁膜を介してゲートを形成し、 前記ゲートをマスクとして、少なくとも前記溝の底面に
不純物イオンを注入することによりソース・ドレイン・
エクステンション領域を形成し、 前記工程を経た半導体基板の表面を覆うように第３の絶
縁膜を形成し、 異方性エッチングを用いて前記第３の絶縁膜からなるゲ
ート側壁部を前記ゲートのソース・ドレイン側に広がる
前記溝の内面を覆うように形成し、 前記ゲート側壁部を備えたゲートをマスクとしてソース
・ドレイン領域に不純物イオンを注入することにより前
記半導体基板の溝の側面に近接または隣接し、かつ、前
記溝の底面のソース・ドレイン・エクステンション領域
に接続されたソース・ドレイン領域を備えたＭＩＳ型電
界効果トランジスタを形成することを特徴とする半導体
装置の製造方法。 - 【請求項１０】 ゲートとソース・ドレイン・エクステ
ンション領域との形成部を含む開口部を設けた第１の絶
縁膜からなるエッチングマスクを半導体基板上に形成
し、 前記エッチングマスクの開口部に対応して前記半導体基
板に溝を形成し、 前記溝の内面に第２の絶縁膜からなるゲート絶縁膜を形
成し、 前記工程を経た半導体基板の表面を覆うようにゲート材
料膜を形成し、 このゲート材料膜の上にさらに第３の絶縁膜を形成し、 この第３の絶縁膜と前記ゲート材料膜の上面を後退させ
ることにより、前記マスク開口部のソース・ドレイン側
の両辺の中央部に前記ゲート材料膜に埋め込まれた前記
第３の絶縁膜からなるゲート形成用エッチングマスクを
形成し、 さらに前記ゲート材料膜に埋め込まれた前記第３の絶縁
膜をマスクとして、前記ゲート材料膜を異方性エッチン
グしてゲートを加工することにより、前記溝のソース・
ドレイン側の両辺の中央部に自己整合的なゲートを備え
たＭＩＳ型電界効果トランジスタを形成することを特徴
とする半導体装置の製造方法。 - 【請求項１１】 前記ＭＩＳ型電界効果トランジスタの
ゲート長をＬ、前記第１の絶縁膜からなるエッチングマ
スクの開口部の前記ゲート長方向の長さをＬW 、前記ゲ
ート材料膜の厚さをｄとするとき、Ｌ≦ＬW −２ｄの関
係が成り立つことを特徴とする請求項１０記載の半導体
装置の製造方法。 - 【請求項１２】 ゲートとソース・ドレイン・エクステ
ンション領域との形成部を含む開口部を設けた第１の絶
縁膜からなるエッチングマスクを半導体基板上に形成
し、 前記エッチングマスクの開口部に対応して前記半導体基
板に溝を形成し、 前記溝の内面に第２の絶縁膜からなるゲート絶縁膜を形
成し、 前記工程を経た半導体基板の表面を覆うように第３の絶
縁膜を形成し、 異方性エッチングを用いて前記第３の絶縁膜からなる側
壁部を前記マスク開口部のソース・ドレイン側の側面に
それぞれ形成し、 前記工程を経た半導体基板の表面を覆うようにゲート材
料膜を形成し、 前記第１、第３の絶縁膜と前記ゲート材料膜の上面を後
退させることにより、前記マスク開口部のソース・ドレ
イン側の両辺の中央部で前記側壁部の間に埋め込まれた
前記ゲート材料膜からなるゲートを形成し、 前記第１、第３の絶縁膜を選択的に除去することにより
前記溝のソース・ドレイン側の両辺の中央部に自己整合
的なゲートを備えたＭＩＳ型電界効果トランジスタを形
成することを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記溝は、そのソース・ドレイン側の
側面が凹の曲面状をなすように等方性エッチングにより
形成されることを特徴とする請求項９、１０、及び１２
のいずれか１つに記載の半導体装置の製造方法。 - 【請求項１４】 前記ＭＩＳ型電界効果トランジスタ
は、そのしきい値電圧を制御するためのイオン注入が前
記溝の底面にのみ行われることを特徴とする請求項９、
１０、及び１２のいずれか１つに記載の半導体装置の製
造方法。 - 【請求項１５】 前記第１、第２及び第３の絶縁膜は、
それぞれＴＥＯＳを用いたＬＰＣＶＤ法によるＳｉＯ2
膜、シリコンの熱酸化によるＳｉＯ2 膜及びＣＶＤ法に
よるＳｉＮ膜であることを特徴とする請求項９、１０及
び１２のいずれか１つに記載の半導体装置の製造方法。 - 【請求項１６】 前記第１の絶縁膜は、半導体基板上に
バッファ層として設けられた熱酸化膜に積層して形成さ
れることを特徴とする請求項１５記載の半導体装置の製
造方法。 - 【請求項１７】 前記ゲートをマスクとして、少なくと
も前記溝の底面に不純物イオンを注入することによりソ
ース・ドレイン・エクステンション領域を形成し、 前記工程を経た半導体基板の表面を覆うように第４の絶
縁膜を形成し、 異方性エッチングを用いて前記第４の絶縁膜からなるゲ
ート側壁部を前記ゲートのソース・ドレイン側に広がる
前記溝の内面を覆うように形成し、 前記ゲート側壁部を備えたゲートをマスクとしてソース
・ドレイン領域に不純物イオンを注入することにより前
記半導体基板の溝の側面に近接または隣接し、かつ、前
記溝の底面のソース・ドレイン・エクステンション領域
に接続されたソース・ドレイン領域を形成する各工程を
さらに備えたことを特徴とする請求項１０又は請求項１
２に記載の半導体装置の製造方法。 - 【請求項１８】 半導体基板の表面を覆うように高融点
金属膜を形成し熱処理することにより、前記ソース・ド
レイン領域とポリシリコンからなるゲートの上面で露出
したシリコン表面に高融点金属シリサイド膜を形成した
後、前記ゲート側壁部に残留した前記高融点金属膜を除
去する工程をさらに備えたことを特徴とする請求項９又
は請求項１７に記載の半導体装置の製造方法。
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