KR100379802B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

MOS 트랜지스터의 동작 속도의 고속화 및 전류 구동 능력의 향상을 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻는다.
반도체 장치는 실리콘 기판(1)과, 소자 분리 절연막(2)과, 실리콘 기판(1)의 주요면 상에 선택적으로 형성된 게이트 구조와, 게이트 구조의 측면 상에 형성된 측벽(6)을 구비하고 있다. 게이트 구조는 실리콘 산화막으로 이루어지는 게이트 절연막(3)과, 폴리 실리콘으로 이루어지는 게이트 전극(4)과, 실리콘 산화막화로 이루어지는 Co 실리사이드층(5)이 이 순서로 적층된 적층 구조를 가지고 있다. 또한, 반도체 장치는 실리콘 기판(1)의 주요면 내에 선택적으로 형성된 소스 드레인 영역(7)과, 실리콘 기판(1)의 주요면 내에서 측벽(6) 및 게이트 구조로부터 노출되는 소스 드레인 영역(7)의 상면에서부터, 게이트 구조의 단부의 하측에까지 연장하여 형성된 Co 실리사이드층(8)을 구비하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에서의 반도체 장치의 저전압화 및 미세화에 따라 MOS 트랜지스터의 동작 속도의 고속화 및 전류 구동 능력의 향상을 실현하기 위해서는 소스 드레인 저항의 저감을 꾀하는 것이 중요하다.
도 37 ∼ 도 40은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 실리콘 기판(101)의 소자 분리 영역에 실리콘 산화막으로 이루어지는 소자 분리 절연막(102)을 형성한 후, 소자 형성 영역에서의 실리콘 기판(101)의 주요면 상에 실리콘 산화막(103)을 형성한다. 그 후, 폴리 실리콘막(104)을 전면에 형성한다(도 37). 다음에, 사진 제판법에 의해 폴리 실리콘막(104)을 패터닝하여 게이트 전극(105)을 형성한다(도 38).
다음에, 게이트 전극(105)의 하측 이외의 실리콘 산화막(103)을 제거하여 게이트 절연막(106)을 형성한 후, 게이트 절연막(106) 및 게이트 전극(105)의 측면 상에 실리콘 산화막으로 이루어지는 측벽(107)을 형성한다. 그 후, 이온 주입법에 의해 노출되어 있는 실리콘 기판(101)의 주요면 내에 불순물을 도입하고 더욱 열 처리를 행함으로써 소스 드레인 영역(108)을 형성한다(도 39).
다음에, 스퍼터법에 의해 전면에 Co막을 형성한 후, 열 처리를 행함으로써, 소스 드레인 영역(108)의 상면 내 및 게이트 전극(105)의 상면 내에, Co 실리사이드층(109, 110)을 각각 형성한다. 그 후, 미반응의 Co막을 제거한다(도 40). 이에 따라, 소스 드레인 저항 및 게이트 저항이 각각 저감되며, MOS 트랜지스터의 동작 속도의 고속화 및 전류 구동 능력의 향상을 도모할 수 있다.
그러나, 이러한 종래의 반도체 장치의 제조 방법에 의하면, Co 실리사이드층(109)은 소스 드레인 영역(108)의 상면 내 중 측벽(107) 및 게이트 전극(105)으로부터 노출되어 있는 부분밖에 형성되지 않기 때문에, 소스 드레인 저항의 저감 효과가 충분하지 않다고 하는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 소스 드레인 저항을 더 저감함으로써, 한층 더 MOS 트랜지스터의 동작 속도의 고속화 및 한층 더 전류 구동 능력의 향상을 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명 중 제1 양태에 기재된 반도체 장치는, 기판과, 기판의 주요면 상에 선택적으로 형성되며, 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 갖는 게이트 구조와, 게이트 구조의 측면 상에 형성된 측벽과, 기판의 주요면 내에 선택적으로 형성되며, 측벽의 하측에서의 불순물 농도가 1×1019/㎤ 이상의 소스 드레인 영역과, 기판의 주요면 내에서 게이트 구조로부터 노출되는 소스 드레인 영역의 상면에서부터, 적어도 측벽의 하측에까지 연장하여 형성된 금속-반도체 화합물 영역을 구비하는 것이다.
또한, 본 발명 중 제2 양태에 기재된 반도체 장치는, 제1 양태에 기재된 반도체 장치에 있어서, 금속-반도체 화합물 영역의 게이트 구조측의 단부는 게이트 구조의 단부의 하측에 존재하는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제3 양태에 기재된 반도체 장치는, 제1 양태에 기재된 반도체 장치에 있어서, 금속-반도체 화합물 영역의 게이트 구조측의 단부는 측벽의 하측에 존재하는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제4 양태에 기재된 반도체 장치는, 제1 ∼ 제3 양태 중 어느 하나에 기재된 반도체 장치에 있어서, 금속-반도체 화합물 영역의 게이트 구조측의 단부는 소스 드레인 영역 내에 존재하는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제5 양태에 기재된 반도체 장치의 제조 방법은, (a) 기판의 주요면 상에 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 갖는 게이트 구조를 선택적으로 형성하는 공정과, (b) 기판의 주요면 내에서 뒤에 형성되는 금속-반도체 화합물 영역의 형성 예정 영역에 비정질 영역을 형성하는 공정과, (c) 비정질 영역을 실리사이드화함으로써 금속-반도체 화합물 영역을 형성하는 공정을 구비하는 것이다.
또한, 본 발명 중 제6 양태에 기재된 반도체 장치의 제조 방법은, 제5 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에서 비정질 영역은 게이트 구조를 마스크로 하여 기판 내에 중이온을 도입함으로써 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제7 양태에 기재된 반도체 장치의 제조 방법은, 제5 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에서 비정질 영역은, (b-1) 게이트 구조의 측면 상에 측벽을 형성하는 공정과, (b-2) 게이트 구조 및 측벽을 마스크로 하여 기판 내에 중이온을 도입하는 공정에 의해 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제8 양태에 기재된 반도체 장치의 제조 방법은, 제6 또는 제7 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에서 중이온은 기판의 주요면의 법선 방향에 대하여 경사진 방향으로부터 기판 내에 도입되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제9 양태에 기재된 반도체 장치의 제조 방법은, 제5 양태에 기재된 반도체 장치의 제조 방법에 있어서, (d) 게이트 구조의 측면 상에 측벽을 형성하는 공정과, (e) 게이트 구조 및 측벽을 마스크로 하여 기판 내에 불순물을 도입하는 공정과, (f) 기판 내에 도입한 불순물을 열 확산함으로써, 기판의 주요면 내에 소스 드레인 영역을 형성하는 공정을 더 구비하고, 공정 (b)에서 비정질 영역은 공정 (e)에서의 불순물의 도입에 의해서 더불어 형성되며, 공정 (c)는 공정 (e)와 공정 (f) 간에 실행되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제10 양태에 기재된 반도체 장치의 제조 방법은, 제5 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에서 비정질 영역은 기판 간의 응력이 기판을 비정질화할수록 강한 재질에 의해서 구성된 측벽을 게이트 구조의 측면 상에 형성함으로써 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제11 양태에 기재된 반도체 장치의 제조 방법은, (a) 기판의 주요면 상에 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 갖는 게이트 구조를 선택적으로 형성하는 공정과, (b) 게이트 구조의 측면 상에 측벽을 형성하는 공정과, (c) 게이트 구조 및 측벽이 형성되어 있지 않은 부분의 기판의 주요면을 파내서 오목부를 형성하는 공정과, (d) 오목부의 표면에서부터 기판을 실리사이드화함으로써 금속-반도체 화합물 영역을 형성하는 공정을 구비하는 것이다.
또한, 본 발명 중 제12 양태에 기재된 반도체 장치의 제조 방법은, 제11 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (c)에서 오목부는 기판을 등방성 에칭함으로써 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제13 양태에 기재된 반도체 장치의 제조 방법은, 제11 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (b)에서 측벽은 (b-1) 공정 (a)에 의해 얻어지는 구조 상에 절연막을 형성하는 공정과, (b-2) 기판의 깊이 방향으로 에칭율이 높은 이방성 에칭에 의해 절연막을 에칭하는 공정에 의해 형성되며, 공정 (c)에서 오목부는 이방성 에칭에 의해 더불어 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제14 양태에 기재된 반도체 장치의 제조 방법은, 제11 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (d)는 (d-1) 금속 재료를 스퍼터함으로써, 오목부의 표면 상에 금속막을 형성하는 공정과, (d-2) 열 처리에 의해 금속막과 기판을 반응시켜서 금속-반도체 화합물 영역을 형성하는 공정을 구비하고, 공정 (d-1)에서 금속 재료는 기판의 주요면의 법선 방향에 대하여 경사진 방향으로부터 오목부의 표면 상에 스퍼터되는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제15 양태에 기재된 반도체 장치의 제조 방법은, 제11 양태에 기재된 반도체 장치의 제조 방법에 있어서, (e) 게이트 전극의 상면을 소정의 깊이만큼 파내는 공정과, (f) 공정 (e)보다도 뒤에 실행되며, 게이트 전극의 상면을 실리사이드화함으로써 금속-반도체 화합물층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제16 양태에 기재된 반도체 장치의 제조 방법은, 제11 양태에 기재된 반도체 장치의 제조 방법에 있어서, 공정 (a)에서는 게이트 절연막 및 게이트 전극 외에 마스크 절연막이 이 순서로 적층된 적층 구조를 갖는 게이트 구조가 형성되며, (e) 공정 (b)보다도 후에 실행되며 마스크 절연막을 제거하는 공정과, (f) 마스크 절연막의 제거에 의해 노출된 게이트 전극의 상면을 실리사이드화함으로써 금속-반도체 화합물층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명 중 제17 양태에 기재된 반도체 장치의 제조 방법은, 제5 ∼ 제16 양태 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서, (g) 공정 (a)에 계속해서 실행되며, 게이트 구조를 마스크로 하여 불순물을 도입함으로써, 기판의 주요면 내에 소스 드레인 영역을 형성하는 공정을 더 구비하고, 금속-반도체 화합물 영역의 게이트 구조측의 단부는 소스 드레인 영역 내에 존재하는 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 단면도.
도 3은 본 발명의 실시예 3에 따른 반도체 장치의 구조를 나타내는 단면도.
도 4는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 15는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 19는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 20은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예 8에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 실시예 8에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 24는 본 발명의 실시예 9에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 25는 본 발명의 실시예 9에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 26은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 27은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 28은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 29는 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 본 발명의 실시예 11에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 33은 본 발명의 실시예 11에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 34는 본 발명의 실시예 11에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 35는 본 발명의 실시예 11에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 36은 본 발명의 실시예 12에 따른 반도체 장치의 제조 방법의 일공정을 나타내는 단면도.
도 37은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 38은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 39는 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 40은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
3 : 게이트 절연막
4 : 게이트 전극
5, 8, 9, 26 : Co 실리사이드층
6, 23 : 측벽
7, 10 : 소스 드레인 영역
14, 19 : As 이온
15 : 제1 확산 영역
16 : Si 이온
17, 18, 20 ∼ 22 : 비정질 영역
24 : 결정 결함 영역
25 : 오목부
27, 28 : 마스크 산화막
29 : 실리콘 산화막
50 : 금속 재료.
실시예 1.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 1에 도시한 바와 같이 본 실시예 1에 따른 반도체 장치는 실리콘 기판(1)과, 실리콘 기판(1)의 소자 분리 영역에 형성된 소자 분리 절연막(2)과, 소자 형성 영역에서의 실리콘 기판(1)의 주요면 상에 선택적으로 형성된 게이트 구조와, 게이트 구조의 측면 상에 형성된 측벽(6)을 구비하고 있다. 게이트 구조는 실리콘 산화막으로 이루어지며, 20 ∼ 100Å의 막 두께를 갖는 게이트 절연막(3)과, 폴리실리콘으로 이루어지며, P나 As 등의 불순물이 1×1020/㎤ 이상의 농도로 도핑된 500 ∼ 3000Å의 막 두께를 갖는 게이트 전극(4)과, 200 ∼ 600Å의 막 두께를 갖는 Co 실리사이드층(5)이 이 순서로 적층된 적층 구조를 가지고 있다.
또한, 본 실시예 1에 따른 반도체 장치는 소자 형성 영역에서의 실리콘 기판(1)의 주요면 내에 선택적으로 형성된 소스 드레인 영역(7)과, 실리콘 기판(1)의 주요면 내에서 측벽(6) 및 게이트 구조로부터 노출되는 소스 드레인 영역(7) 상면에서부터 게이트 구조의 단부의 하측에까지 연장하여 형성된 Co 실리사이드층(8)을 구비하고 있다.
이와 같이 본 실시예 1에 따른 반도체 장치에 따르면, 소스 드레인 저항의 저감 효과를 갖는 Co 실리사이드층(8)이, 소스 드레인 영역(7)의 상면 내뿐만 아니라 소스 드레인 영역(7)의 상면에서부터 측벽(6)의 하측을 넘어서, 게이트 구조의 단부의 하측에까지 연장하여 형성되고 있다. 따라서, 종래의 반도체 장치와 비교하면 소스 드레인 영역(7)의 시트 저항이 감소하여 전파 지연 속도가 개선되며 MOS 트랜지스터의 동작 속도의 고속화를 실현할 수 있음과 동시에, 소스 드레인 저항이 저감되어 전류 구동 능력의 향상을 도모할 수 있다.
또, 이상의 효과는 반도체 장치가 미세화될수록 현저해진다. 미세화에 의해 소스 드레인 영역(8)의 길이가 짧아짐에 따라서, Co 실리사이드층(8)의 전체의 길이에 대하여 측벽(6)의 하측 및 게이트 구조의 하측에 존재하는 Co 실리사이드(8)의 길이가 차지하는 비율이 커지기 때문이다. 또한, 반도체 장치가 미세화될수록 채널 저항은 작아지는 경향에 있기 때문에, 측벽(6)의 하측 및 게이트 구조의 하측에 존재하는 Co 실리사이드(8)에 의해서 기생 저항이 저감되기 때문이다.
실시예 2.
도 2는 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 2에 도시한 바와 같이 본 실시예 2에 따른 반도체 장치는 도 1에 도시한 상기 실시예 1에 따른 반도체 장치를 기초로 하여, Co 실리사이드층(8) 대신에 측벽(6) 및 게이트 구조로부터 노출되는 소스 드레인 영역(7)의 상면에서부터, 측벽(6)의 하측에까지 연장하여 형성된 Co 실리사이드층(9)을 구비하고 있다. 즉, Co 실리사이드층(9)의 게이트 구조측의 단부가 측벽(6)의 하측에 존재하도록, Co 실리사이드층(9)의 길이를 한정한 것이다. 본 실시예 2에 따른 반도체 장치의 그 외의 구조는 상기 실시예 1에 따른 반도체 장치의 구조와 동일하다.
이와 같이 본 실시예 2에 따른 반도체 장치에 따르면, 소스 드레인 저항의 저감 효과를 갖는 Co 실리사이드층(9)이, 소스 드레인 영역(7)의 상면 내뿐만 아니라, 소스 드레인 영역(7)의 상면에서부터 측벽(6)의 하측에까지 연장하여 형성되고 있다. 따라서, 상기 실시예 1에 따른 반도체 장치와 마찬가지로, 종래의 반도체 장치와 비교하면, MOS 트랜지스터의 동작 속도의 고속화를 실현할 수 있음과 동시에 전류 구동 능력의 향상을 도모할 수 있다.
또한, 게이트 구조의 하측에는 Co 실리사이드층(9)이 존재하지 않기 때문에,게이트 절연막(3)을 통한 게이트 전극(4)과 Co 실리사이드층(9)과의 단락을 방지할 수 있다.
실시예 3.
도 3은 본 발명의 실시예 3에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 3에 도시한 바와 같이 본 실시예 3에 따른 반도체 장치는, 도 2에 도시한 상기 실시예 2에 따른 반도체 장치를 기초로 하여, 소스 드레인 영역(7) 대신에 Co 실리사이드층(9)의 게이트 구조측의 단부보다도 더 게이트 구조측으로 넓어지는 소스 드레인 영역(10)을 구비하고 있다. 그 결과, Co 실리사이트층(9)은 소스 드레인 영역(10) 내에 형성되고 있다. 이러한 소스 드레인 영역(10)은 예를 들면, 고온 혹은 장시간의 열 처리를 행함으로써 형성할 수 있다. 본 실시예 3에 따른 반도체 장치의 그 외의 구조는 상기 실시예 2에 따른 반도체 장치의 구조와 동일하다.
이와 같이 본 실시예 3에 따른 반도체 장치에 따르면, 상기 실시예 2에 따른 반도체 장치에 의해 얻어지는 효과 외에, Co 실리사이드층(9)이 소스 드레인 영역(10) 내에 형성되어 있기 때문에, Co 실리사이드층(9)으로부터 실리콘 기판(1)에 흐르는 누설 전류를 억제할 수 있다.
또, 이상의 설명에서는 상기 실시예 2에 따른 반도체 장치를 기초로 하여 본 실시예 3에 따른 반도체 장치의 구조를 적용하는 경우에 대하여 진술하였지만, 상기 실시예 1에 따른 반도체 장치를 기초로 해도 상기한 바와 마찬가지의 효과가 얻어지는 것은 물론이다.
실시예 4.
도 4 ∼ 도 13은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 실리콘 기판(1)의 소자 분리 영역에 실리콘 산화막으로 이루어지는 소자 분리 절연막(2)을 형성한 후, 소자 형성 영역에서의 실리콘 기판(1)의 주요면 상에, 10 ∼ 200Å의 막 두께를 갖는 실리콘 산화막(11)을 형성한다. 단지, 실리콘 산화막(11) 대신에, 질화막, 금속 산화막 혹은 이들의 조합으로 이루어지는 절연막을 형성해도 된다. 그 후, CVD법에 의해 500 ∼ 3000Å의 막 두께를 갖는 폴리 실리콘막(12)을 전면에 형성한다(도 4). 폴리 실리콘막(12)에는 CVD 공정 중에 P 등의 불순물을 도핑하거나 또는 CVD 공정 후에 이온 주입법에 의해 P 등의 불순물을 도핑해도 상관없다. 혹은 P 등의 불순물이 도핑되어 있지 않아도 상관없다. 또한, F나 N 등의 불순물이 폴리 실리콘막(12) 내에 함유하고 있어도 상관없다.
다음에, 사진 제판법에 의해 소정의 개구 패턴을 갖는 레지스트를 폴리 실리콘막(12) 상에 형성한 후, 이방성 드라이 에칭법에 의해서 폴리 실리콘막(12)을 에칭함으로써 게이트 전극(4)을 형성한다. 그 후, 레지스트를 제거한다(도 5).
다음에, B 이온(13)을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 0 ∼ 60도의 경사진 방향으로부터, 1 ∼ 50keV, 1×1013∼ 1×1014/㎠의 조건으로 실리콘 기판(1) 내에 이온 주입함으로써 펀치스루를 방지하기 위한 포켓층(도시하지 않음)을 형성한다(도 6).
다음에, As 이온(14) 혹은 P 이온을 1 ∼ 50keV, 1×1014∼ 4×1015/㎠의 조건으로 실리콘 기판(1) 내에 이온 주입한다(도 7). 또, As 이온(14)의 이온 주입을 행하기 전에, 실리콘 기판(1)의 표면을 비정질화하여 채널링을 방지하기 위한 이온 주입을 행해도 된다. 다음에, 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 고농도(불순물 농도가 1×1019/㎤ 이상)의 제1 확산 영역(15)을 형성한다(도 8). 즉, 본 실시예 4에 따른 반도체 장치는 핫 캐리어 억제를 위해서 LDD(Lightly Doped Drain) 구조를 채용한 전원 전압이 2.5V 이상의 MOS 트랜지스터를 대상으로 하지는 않고, 전원 전압이 1.8V 정도로 저전압화된 MOS 트랜지스터를 대상으로 하고 있다. 다른 실시예에 대해서도 마찬가지이다.
다음에, 게이트 전극(4)의 하측 이외의 실리콘 산화막(11)을 제거하여 게이트 절연막(3)을 형성한 후, Si 이온(16) 혹은 Ge, Sb, In 등의 중이온을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 0 ∼ 9도의 경사진 방향으로부터, 5 ∼ 20keV, 1×1014∼ 1×1016/㎠의 조건으로 실리콘 기판(1)의 주요면 내 및 게이트 전극(4)의 상면 내에 이온 주입한다. 이에 따라, 실리콘 기판(1)의 주요면 내 및 게이트 전극(4)의 상면 내에 비정질 영역(17, 18)이 각각 형성된다. 이 때, 실리콘 기판(1) 내에 주입된 중이온은 실리콘 기판(1)의 깊이 방향뿐만아니라, 가로 방향(지면에서의 좌우 방향)에도 산란한다. 이 때문에, 게이트 절연막(3)의 하측에서의 실리콘 기판(1)의 일부도 비정질화되며, 그 결과, 비정질 영역(17)의 게이트 구조측의 단부는 게이트 절연막(3)의 단부의 하측에 존재하는 모습이 된다(도 9).
다음에, CVD법에 의해, 100 ∼ 2000Å의 막 두께를 갖는 실리콘 산화막을 전면에 형성한 후, 실리콘 기판(1)의 깊이 방향에 에칭율이 높은 이방성 에칭에 의해서 그 실리콘 산화막을 에치백함으로써, 게이트 구조의 측면 상에 측벽(6)을 형성한다(도 10). 단지, 실리콘 산화막으로 이루어지는 측벽(6) 대신에, 기초로 실리콘 산화막을 갖는 실리콘 질화막으로 이루어지는 측벽을 형성해도 된다.
다음에, As 이온(19)을 10 ∼ 100keV, 1×1015∼ 8×1015/㎠의 조건으로 실리콘 기판(1) 내에 이온 주입한다(도 11). 다음에, 400 ∼ 1100℃에서 1초 ∼ 360분의 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다(도 12).
다음에, 스퍼터법에 의해 10 ∼ 160Å의 막 두께를 갖는 Co막을 전면에 형성한 후 열 처리를 행한다. 이에 따라, 비정질 영역(17, 18)이 실리사이드화되며, Co 실리사이드층(8, 5)이 형성된다. 그 후, 미반응의 Co막을 제거한다(도 13).
또, 이상의 설명에서는 금속 실리사이드의 예로서 Co 실리사이드층을 형성하는 경우에 대하여 진술하였지만, W, Ni, Pt, Ta, Ti, Mo 등의 다른 실리사이드를 형성해도 된다. 또한, MOS 트랜지스터는 좌우 대칭 구조일 필요는 없다. 다른 실시예에 대해서도 마찬가지다.
이와 같이 본 실시예 4에 따른 반도체 장치의 제조 방법에 따르면, 측벽(6)을 형성하기 전에 Co 실리사이드층(8)의 형성 예정 영역에서의 실리콘 기판(1)을미리 비정질화하여 비정질 영역(17)을 형성해두고, 측벽(6)을 형성한 후에 비정질 영역(17)을 실리사이드화하여 Co 실리사이드층(8)을 형성한다. 따라서, 게이트 구조로부터 노출되는 소스 드레인 영역(10)의 상면에서부터 게이트 구조의 단부의 하측에까지 연장하는 Co 실리사이드층(8)을 적절하게 형성할 수 있다.
실시예 5.
도 14 ∼ 도 17은 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 4와 마찬가지 방법에 의해, 도 8에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 게이트 전극(4)의 하측 이외의 실리콘 산화막(11)을 제거하여 게이트 절연막(3)을 형성한 후, 게이트 구조의 측면 상에 측벽(6)을 형성한다(도 14).
다음에, Si 이온(16) 혹은 Ge, Sb, In 등의 중이온을, 실리콘 기판(1)의 주요면의 법선 방향에 대하여 0 ∼ 9도의 경사진 방향으로부터, 5∼20keV, 1×1014∼ 1×1016/㎠의 조건으로 실리콘 기판(1)의 주요면 내 및 게이트 전극(4)의 상면 내에 이온 주입한다. 이에 따라, 실리콘 기판(1)의 주요면 내 및 게이트 전극(4)의 상면 내에 비정질 영역(20, 18)이 각각 형성된다(도 15).
다음에, 스퍼터법에 의해 10 ∼ 160Å의 막 두께를 갖는 Co막을 전면에 형성한 후 열 처리를 행한다. 이에 따라, 비정질 영역(20, 18)이 실리사이드화되며 Co 실리사이드층(9, 5)이 형성된다. 그 후, 미반응의 Co막을 제거한다(도 16).
다음에, As 이온을 실리콘 기판(1) 내에 이온 주입한 후, 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다(도 17).
이와 같이 본 실시예 5에 따른 반도체 장치의 제조 방법에 따르면, 측벽(6)을 형성한 후에 Co 실리사이드층(9)의 형성 예정 영역에서의 실리콘 기판(1)을 비정질화하여 비정질 영역(20)을 형성하고, 그 후, 비정질 영역(20)을 실리사이드화하여 Co 실리사이드층(9)을 형성한다. 따라서, 측벽(6) 및 게이트 구조로부터 노출되는 소스 드레인 영역(10)의 상면에서부터, 측벽(6)의 하측에까지 연장하는 Co 실리사이드층(9)을 적절하게 형성할 수 있다.
실시예 6.
도 18, 도 19는 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 5와 마찬가지 방법에 의해, 도 14에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 소스 드레인 영역(10)을 형성하기 위해서, As 이온(19)을 10 ∼ 100keV, 1×1015∼ 8×1015/㎠의 조건으로 실리콘 기판(1) 내에 이온 주입한다. As 이온(19)의 주입에 의해 실리콘 기판(1)의 주요면 내에는 비정질 영역(21)이 형성된다. As 이온(19)은 실리콘 기판(1)의 깊이 방향뿐만아니라 가로 방향에도 산란한다. 이 때문에, 측벽(6)의 하측에서의 실리콘 기판(1)의 일부도 As 이온(19)의 주입에 의해서 비정질화되며, 그 결과 비정질 영역(21)의 게이트 구조측의 단부는 측벽(6)의 하측에 존재하는 모습이 된다. 또한, As 이온(19)은 게이트 전극(4)의 상면 내에도 이온 주입되며, 그 결과 게이트 전극(4)의 상면 내에 비정질 영역(22)이 형성된다(도 18).
다음에, 스퍼터법에 의해 10 ∼ 160Å의 막 두께를 갖는 Co막을 전면에 형성한 후, 열 처리를 행한다. 이에 따라, 비정질 영역(21, 22)이 실리사이드화되며, Co 실리사이드층(9, 5)이 형성된다. 그 후, 미반응의 Co막을 제거한다(도 19).
다음에, 400 ∼ 1100℃에서 1초 ∼ 360분의 열 처리를 행함으로써, 실리콘 기판(1) 내에 주입된 As 이온(19)을 열 확산하고, 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다.
이와 같이 본 실시예 6에 따른 반도체 장치의 제조 방법에 따르면, 소스 드레인 영역(10)을 형성하기 위한 As 이온(19)의 주입에 의해 비정질 영역(21)이 형성되는 것을 이용하여 As 이온(19)을 열 확산하기 전에, Co 실리사이드층(9)을 형성한다. 이에 따라, 측벽(6) 및 게이트 구조로부터 노출되는 소스 드레인 영역(10)의 상면에서부터 측벽(6)의 하측에까지 연장하는 Co 실리사이드층(9)을 간이하게 형성할 수 있다.
실시예 7.
도 20, 도 21은 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 5와 마찬가지 방법에 의해, 도 14에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, As 이온을 실리콘 기판(1) 내에 이온 주입한 후, 열 처리를 행함으로써 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다(도 20).
다음에, 웨이퍼를 회전시키면서 Si 이온(16) 등의 중이온을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 7 ∼ 45도의 경사진 방향으로부터, 5 ∼ 20keV, 1×1014∼ 1×1016/㎠의 조건으로 실리콘 기판(1)의 주요면 내에 이온 주입한다. 이에 따라, 실리콘 기판(1)의 주요면 내에 비정질 영역(20)이 형성된다. 또한, 게이트 전극(4)의 상면 내에 비정질 영역(18)이 형성된다(도 21). 다음에, 스퍼터법에 의해 Co막을 전면에 형성한 후, 열 처리를 행함으로써 Co 실리사이드층(9, 5)을 형성한다. 그 후, 미반응의 Co막을 제거한다.
이와 같이 본 실시예 7에 따른 반도체 장치의 제조 방법에 따르면, 비정질 영역(20)을 형성하기 위한 Si 이온(16)을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 경사진 방향으로부터 실리콘 기판(1) 내에 이온 주입한다. 따라서, Si 이온(16)을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 거의 평행하게 이온 주입하는 상기 실시예 5에 따른 반도체 장치의 제조 방법(도 15 참조)과 비교하면, 측벽(6)의 하측으로의 비정질 영역(20)의 연장량을 크게 할 수 있다.
또, 상기 실시예 4에 따른 반도체 장치의 제조 방법에 관하여 도 9에 도시한 공정에서, Si 이온(16)을 실리콘 기판(1)의 주요면의 법선 방향에 대하여 7 ∼ 45도의 경사진 방향으로부터 실리콘 기판(1) 내에 이온 주입할 수 있게 된다. 이에 따라, 게이트 구조의 하측으로의 비정질 영역(17)의 연장량을 크게 할 수 있다.
실시예 8.
도 22, 도 23은 본 발명의 실시예 8에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 4와 마찬가지 방법에 의해, 도 8에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 게이트 전극(4)의 하측 이외의 실리콘 산화막(11)을 제거하여 게이트 절연막(3)을 형성한 후, CVD법에 의해, 100 ∼ 3000Å의 막 두께를 갖는 실리콘 질화막을 전면에 형성한다. 그 후, 실리콘 기판(1)의 깊이 방향으로 에칭율이 높은 이방성 드라이 에칭법에 의해서 그 실리콘 질화막을 에치백함으로써, 게이트 구조의 측면 상에 실리콘 질화막으로 이루어지는 측벽(23)을 형성한다. 실리콘 질화막은 실리콘 기판(1) 간의 응력이 강하기 때문에, 측벽(23)과 제1 확산 영역(15)과의 계면에는 큰 변형이 생겨서 결정 결함 영역(24)이 발생하고 있다(도 22).
다음에, 스퍼터법에 의해 Co막을 전면에 형성한 후, 열 처리를 행함으로써 Co 실리사이드층(8, 5)을 형성한다. 그 후, 미반응의 Co막을 제거한다(도 23).
이와 같이 본 실시예 8에 따른 반도체 장치의 제조 방법에 따르면, 게이트 구조의 측면 상에 실리콘 기판(1) 간의 응력이 강한 재질로 이루어지는 측벽(23)을 형성한다. 따라서, 이 강한 응력에 의해서 결정 결함 영역(24)을 형성할 수 있으며, 게이트 구조 및 측벽(23)으로부터 노출되는 소스 드레인 영역(10)의 상면에서부터, 측벽(6)의 하측 혹은 게이트 구조의 단부의 하측에까지 연장하는 Co 실리사이드층(9, 8)을 적절하게 형성할 수 있다.
실시예 9.
도 24, 도 25는 본 발명의 실시예 9에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 7과 마찬가지 방법에 의해, 도20에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 등방성 에칭법에 의해서 노출되고 있는 실리콘 기판(1)의 주요면을 선택 에칭함으로써 오목부(25)를 형성한다. 이 때, 게이트 전극(4)의 상면도 선택 에칭된다(도 24).
다음에, 스퍼터법에 의해 Co막을 전면에 형성한 후, 열 처리를 행함으로써 Go 실리사이드층(26, 5)을 형성한다. 그 후, 미반응의 Co막을 제거한다(도 25).
이와 같이 본 실시예 9에 따른 반도체 장치의 제조 방법에 따르면, 스퍼터법에 의해서 Co막을 형성하기 전에, 실리콘 기판(1)의 주요면을 미리 파내서 오목부(25)를 형성한다. 따라서, 스퍼터 공정에서 오목부(25)의 측면에 금속 재료가 부착하기 쉽기 때문에, 가로 방향으로의 Co 실리사이드의 성장이 촉진된다. 그 결과, 게이트 구조 및 측벽(6)으로부터 노출되는 소스 드레인 영역(10)의 상면에서부터, 측벽(6)의 하측에까지 연장하는 Co 실리사이드층(26)을 적절하게 형성할 수 있다.
또한, 게이트 전극(4)의 상면을 소정의 깊이만큼 파낸 후에 Co 실리사이드층(5)을 형성하기 때문에, Co 실리사이드층(5)의 상면은 측벽(6)의 상단부보다도 낮아진다. 따라서, Co 실리사이드층(5)과 Co 실리사이드층(26) 혹은 소스 드레인 영역(10)과의 단락을 방지할 수 있다.
실시예 10.
도 26 ∼ 도 31은 본 발명의 실시예 10에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 4와 마찬가지 방법에 의해, 도 4에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, CVD법에 의해, 300 ∼ 3000Å의 막 두께를 갖는 마스크 산화막(27)을 폴리 실리콘막(12) 상에 형성한다(도 26).
다음에, 사진 제판법에 의해 소정의 개구 패턴을 갖는 레지스트를 마스크 산화막(27) 상에 형성한 후, 이방성 드라이 에칭법에 의해서 마스크 산화막(27) 및 폴리 실리콘막(12)을 에칭한다. 이에 따라, 마스크 산화막(28)에 의해서 상면이 덮힌 게이트 전극(4)을 형성한다. 그 후, 레지스트를 제거한다(도 27) .
다음에, B 이온을 실리콘 기판(1) 내에 이온 주입함으로써 포켓층을 형성한 후, As 이온을 실리콘 기판(1) 내에 이온 주입하여 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 제1 확산 영역을 형성한다. 그 후, 게이트 전극(4)의 하측 이외의 실리콘 산화막(11)을 제거하여 게이트 절연막(3)을 형성한 후, 게이트 절연막(3), 게이트 전극(4) 및 마스크 산화막(28)이 이 순서로 적층된 적층 구조를 갖는 게이트 구조의 측면 상에 실리콘 산화막으로 이루어지는 측벽(6)을 형성한다. 그 후, As 이온을 실리콘 기판(1) 내에 이온 주입하여 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다(도 28).
다음에, 등방성 에칭법에 의해서 노출되어 있는 실리콘 기판(1)의 주요면을 선택 에칭함으로써 오목부(25)를 형성한다(도 29). 다음에, 스퍼터법에 의해 Co막을 전면에 형성한 후, 열 처리를 행함으로써 Co 실리사이드층(26)을 형성한다. 그 후, 미반응의 Co막을 제거한다(도 30).
또, 게이트 전극(4)의 상면을 실리사이드화할 필요가 있는 경우에는 도 29에 도시하는 공정이 종료한 후, 습식 엣칭법에 의해서 마스크 산화막(28)을 제거하면된다. 이에 따라, Co막은 게이트 전극(4)의 상면 상에도 형성되며, 열 처리를 행함으로써 Co 실리사이드층(5)을 형성할 수 있다(도 31).
이와 같이 본 실시예 10에 따른 반도체 장치의 제조 방법에 따르면, 스퍼터법에 의해서 Co막을 형성하기 전에 실리콘 기판(1)의 주요면을 미리 파내서 오목부(25)를 형성한다. 따라서, 상기 실시예 9와 마찬가지의 이유에 의해 측벽(6)의 하측에까지 연장하는 Co 실리사이드층(26)을 적절하게 형성할 수 있다.
또한, 마스크 산화막(28)을 제거한 후에 Co 실리사이드층(5)을 형성하기 위해서 Co 실리사이드층(5)의 상면은 측벽(6)의 상단부보다도 낮아진다. 따라서, Co 실리사이드층(5)과 Co 실리사이드층(26) 혹은 소스 드레인 영역(10)과의 단락을 방지할 수 있다.
실시예 11.
도 32 ∼ 35는 본 발명의 실시예 11에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예 4와 마찬가지 방법에 의해, 도 8에 도시한 구조와 마찬가지의 구조를 얻는다. 다음에, 게이트 전극(4)의 하측 이외의 실리콘 산화막(11)을 제거하여 게이트 절연막(3)을 형성한 후, CVD법에 의해 100 ∼ 2000Å의 막 두께를 갖는 실리콘 산화막(29)을 형성한다(도 32).
다음에, 실리콘 기판(1)의 깊이 방향으로 에칭율이 높은 이방성 드라이 에칭법에 의해서 실리콘 산화막(29)을 에치백함으로써, 게이트 구조의 측면 상에 측벽(6)을 형성한다. 또한, 이 때의 이방성 드라이 에칭에 의해서 실리콘 기판(1)의 주요면을 더불어 에칭함으로써, 오목부(25)를 형성한다(도 33).
다음에, As 이온을 실리콘 기판(1) 내에 이온 주입하여 열 처리를 행함으로써, 실리콘 기판(1)의 주요면 내에 소스 드레인 영역(10)을 형성한다(도 34). 다음에, 스퍼터법에 의해 Co막을 전면에 형성한 후, 열 처리를 행함으로써 Co 실리사이드층(26, 5)을 형성한다. 그 후, 미반응의 Co막을 제거한다(도 35).
이와 같이 본 실시예 11에 따른 반도체 장치의 제조 방법에 따르면, 스퍼터법에 의해서 Co막을 형성하기 전에, 실리콘 기판(1)의 주요면을 미리 파내서 오목부(25)를 형성한다. 따라서, 상기 실시예 9와 마찬가지의 이유에 의해 측벽(6)의 하측에까지 연장하는 Co 실리사이드층(26)을 적절하게 형성할 수 있다.
또한, 측벽(6)을 형성하기 위한 이방성 드라이 에칭에 의해서 더불어 오목부(25)를 형성하기 때문에 오목부(25)를 간이하게 형성할 수 있다.
실시예 12.
도 36은 본 발명의 실시예 12에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다. 상기 실시예 9 ∼ 11에 따른 반도체 장치의 제조 방법을 기초로 하여, Co막을 전면에 형성하는 공정에서 웨이퍼를 회전시키면서, Co막의 재질인 금속 재료(50)를 실리콘 기판(1)의 주요면의 법선 방향에 대하여 경사진 방향으로부터 오목부(25)의 표면 상에 스퍼터한다.
이와 같이 본 실시예 12에 따른 반도체 장치의 제조 방법에 따르면, 오목부(25)의 측면 상에도 금속 재료(50)를 적절하게 부착시킬 수 있다. 또한, 웨이퍼를 회전시키면서 스퍼터를 행함으로써 방향 의존성을 억제할 수 있다.
본 발명 중 제1 양태에 따르면, 소스 드레인 저항의 저감 효과를 갖는 금속-반도체 화합물 영역이 게이트 구조로부터 노출되는 소스 드레인 영역의 상면 내뿐만아니라, 게이트 구조로부터 노출되는 소스 드레인 영역의 상면에서부터 적어도 측벽의 하측에까지 연장하여 형성되고 있다. 따라서, 소스 드레인 영역의 시트 저항이 감소하여 전파 지연 속도가 개선되어 동작 속도의 고속화를 실현할 수 있음과 동시에, 소스 드레인 저항이 저감되어 전류 구동 능력의 향상을 도모할 수 있다.
또한, 본 발명 중 제2 양태에 따르면, 소스 드레인 저항의 저감 효과를 갖는 금속-반도체 화합물 영역이, 게이트 구조로부터 노출되는 소스 드레인 영역의 상면에서부터 게이트 구조의 단부의 하측에까지 연장하고 형성되어 있다. 따라서, 소스 드레인 저항의 저감 효과가 크기 때문에, 동작 속도의 고속화 및 전류 구동 능력의 향상을 적절하게 도모할 수 있다.
또한, 본 발명 중 제3 양태에 따르면, 게이트 구조의 하측에는 금속-반도체 화합물 영역이 존재하지 않기 때문에, 게이트 절연막을 통한 게이트 전극과 금속-반도체 화합물 영역과의 단락을 방지할 수 있다.
또한, 본 발명 중 제4 양태에 따르면, 금속-반도체 화합물 영역은 소스 드레인 영역 내에 형성되고 있기 때문에, 금속-반도체 화합물 영역에서부터 기판에 흐르는 누설 전류를 억제할 수 있다.
또한, 본 발명 중 제5 양태에 따르면, 비정질 영역은 단결정 기판에 비하여 실리사이드화가 진행하기 쉽기 때문에, 금속-반도체 화합물 영역의 형성 예정 영역에 비정질 영역을 미리 형성한 후, 그 비정질 영역을 실리사이드화함으로써 금속-반도체 화합물 영역을 적절하게 형성할 수 있다.
또한, 본 발명 중 제6 양태에 따르면, 기판 내에 주입된 중이온의 가로 방향으로의 산란에 의해, 게이트 구조의 단부의 하측에도 비정질 영역이 형성되며, 그 결과, 게이트 구조의 단부의 하측에까지 연장하는 금속-반도체 화합물 영역을 형성할 수 있다.
또한, 본 발명 중 제7 양태에 따르면, 기판 내에 주입된 중이온의 가로 방향으로의 산란에 의해 측벽의 하측에도 비정질 영역이 형성되며, 그 결과, 측벽의 하측에까지 연장하는 금속-반도체 화합물 영역을 형성할 수 있다.
또한, 본 발명 중 제8 양태에 따르면, 비정질 영역을 형성하기 위한 중이온을 기판의 주요면의 법선 방향에 대하여 경사진 방향으로부터 기판 내에 도입한다. 따라서, 중이온을 기판의 주요면의 법선 방향에 대하여 거의 평행하게 도입하는 경우와 비교하면, 게이트 구조의 하측 혹은 측벽의 하측으로의 비정질 영역의 연장량을 크게 할 수 있다.
또한, 본 발명 중 제9 양태에 따르면, 소스 드레인 영역을 형성하기 위한 불순물의 도입에 의해서 비정질 영역이 형성되는 것을 이용하여, 도입한 불순물을 열 확산하기 전에 금속-반도체 화합물 영역을 형성한다. 이에 따라, 게이트 구조 및 측벽으로부터 노출되는 소스 드레인 영역의 상면에서부터 측벽의 하측에까지 연장하는 금속-반도체 화합물 영역을 간이하게 형성할 수 있다.
또한, 본 발명 중 제10 양태에 따르면, 기판과 측벽 간의 강한 응력에 의해서 기판 내에 결정 결함 영역을 형성할 수 있고, 그 결과, 측벽의 하측 혹은 게이트 구조의 단부의 하측에까지 연장하는 금속-반도체 화합물 영역을 형성할 수 있다.
또한, 본 발명 중 제11 양태에 따르면, 금속-반도체 화합물 영역을 형성하기 위한 금속 재료가 오목부의 측면에 부착하기 쉽기 때문에, 가로 방향으로의 실리사이드화가 촉진되며, 그 결과 측벽의 하측에까지 연장하는 금속-반도체 화합물 영역을 형성할 수 있다.
또한, 본 발명 중 제12 양태에 따르면, 오목부를 형성함에 있어서, 게이트 구조와는 반대측의 측벽 단부의 하측의 기판도 에칭되기 때문에, 측벽의 하측으로의 금속-반도체 화합물 영역의 연장량을 크게 할 수 있다.
또한, 본 발명 중 제13 양태에 따르면, 측벽을 형성하기 위한 이방성 드라이 에칭에 의해서 더불어 오목부를 형성하기 때문에, 오목부를 간이하게 형성할 수 있다.
또한, 본 발명 중 제14 양태에 따르면, 오목부의 측면 상에도 금속 재료를 적절하게 부착시킬 수 있다.
또한, 본 발명 중 제15 양태에 따르면, 게이트 전극의 상면을 소정의 깊이만큼 파낸 후 금속-반도체 화합물층을 형성하기 때문에, 금속-반도체 화합물층의 상면은 측벽의 상단부보다도 낮아진다. 따라서, 금속-반도체 화합물층과 금속-반도체 화합물 영역과의 단락을 방지할 수 있다.
또한, 본 발명 중 제16 양태에 따르면, 마스크 절연막을 제거한 후에 금속-반도체 화합물층을 형성하기 때문에, 금속-반도체 화합물층의 상면은 측벽의 상단부보다도 낮아진다. 따라서, 금속-반도체 화합물층과 금속-반도체 화합물 영역과의 단락을 방지할 수 있다.
또한, 본 발명 중 제17 양태에 따르면, 금속-반도체 화합물 영역은 소스 드레인 영역 내에 형성되어 있기 때문에, 금속-반도체 화합물 영역에서부터 기판에 흐르는 누설 전류를 억제할 수 있다.

Claims (3)

  1. 삭제
  2. (a) 기판의 주요면 상에, 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 갖는 게이트 구조를 선택적으로 형성하는 공정과,
    (b) 상기 기판의 상기 주요면 내에서, 후에 형성되는 금속-반도체 화합물 영역의 형성 예정 영역에 비정질 영역을 형성하는 공정과,
    (c) 상기 비정질 영역을 실리사이드화함으로써 상기 금속-반도체 화합물 영역을 형성하는 공정을 구비하며,
    상기 공정 (b)에 있어서, 상기 비정질 영역은
    (b-1) 상기 게이트 구조의 측면 상에 측벽을 형성하는 공정과,
    (b-2) 상기 게이트 구조 및 상기 측벽을 마스크로 하여 상기 기판 내에 중이온을 도입하는 공정에 의해 형성되며,
    상기 공정 (c)에 있어서, 상기 금속-반도체 화합물 영역은 상기 측벽의 하부에 연장하여 형성되는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  3. (a) 기판의 주요면 상에, 게이트 절연막 및 게이트 전극이 이 순서로 적층된 적층 구조를 갖는 게이트 구조를 선택적으로 형성하는 공정과,
    (b) 상기 게이트 구조의 측면 상에 측벽을 형성하는 공정과,
    (c) 상기 게이트 구조 및 상기 측벽이 형성되어 있지 않은 부분의 상기 기판의 상기 주요면을 파내서 오목부를 형성하는 공정과,
    (d) 상기 오목부의 표면에서부터 상기 기판을 실리사이드화함으로써 금속-반도체 화합물 영역을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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