JP2001036080A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000004519 manufacturing process Methods 0.000 title claims description 89
- 239000000758 substrate Substances 0.000 claims abstract description 128
- 150000001875 compounds Chemical group 0.000 claims description 48
- 150000002500 ions Chemical class 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 37
- 238000010438 heat treatment Methods 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 18
- 238000004544 sputter deposition Methods 0.000 claims description 18
- 239000007769 metal material Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 69
- 229910052710 silicon Inorganic materials 0.000 abstract description 69
- 239000010703 silicon Substances 0.000 abstract description 69
- 229910021332 silicide Inorganic materials 0.000 abstract description 56
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 55
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 238000002955 isolation Methods 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 101150000715 DA18 gene Proteins 0.000 description 1
- -1 Ion ions Chemical class 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタの動作速度の高速化及び
電流駆動能力の向上を実現し得る半導体装置及びその製
造方法を得る。 【解決手段】 半導体装置は、シリコン基板１と、素子
分離絶縁膜２と、シリコン基板１の主面上に選択的に形
成されたゲート構造と、ゲート構造の側面上に形成され
たサイドウォール６とを備えている。ゲート構造は、シ
リコン酸化膜から成るゲート絶縁膜３と、ポリシリコン
から成るゲート電極４と、シリコン酸化膜化から成るＣ
ｏシリサイド層５とがこの順に積層された積層構造を有
している。また、半導体装置は、シリコン基板１の主面
内に選択的に形成されたソース・ドレイン領域７と、シ
リコン基板１の主面内において、サイドウォール６及び
ゲート構造から露出するソース・ドレイン領域７の上面
から、ゲート構造の端部の下方にまで延在して形成され
たＣｏシリサイド層８とを備えている。
電流駆動能力の向上を実現し得る半導体装置及びその製
造方法を得る。 【解決手段】 半導体装置は、シリコン基板１と、素子
分離絶縁膜２と、シリコン基板１の主面上に選択的に形
成されたゲート構造と、ゲート構造の側面上に形成され
たサイドウォール６とを備えている。ゲート構造は、シ
リコン酸化膜から成るゲート絶縁膜３と、ポリシリコン
から成るゲート電極４と、シリコン酸化膜化から成るＣ
ｏシリサイド層５とがこの順に積層された積層構造を有
している。また、半導体装置は、シリコン基板１の主面
内に選択的に形成されたソース・ドレイン領域７と、シ
リコン基板１の主面内において、サイドウォール６及び
ゲート構造から露出するソース・ドレイン領域７の上面
から、ゲート構造の端部の下方にまで延在して形成され
たＣｏシリサイド層８とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】近年における半導体装置の低電圧化及び
微細化に伴い、ＭＯＳトランジスタの動作速度の高速化
及び電流駆動能力の向上を実現するためには、ソース・
ドレイン抵抗の低減を図ることが重要である。
微細化に伴い、ＭＯＳトランジスタの動作速度の高速化
及び電流駆動能力の向上を実現するためには、ソース・
ドレイン抵抗の低減を図ることが重要である。
【０００３】図３７〜４０は、従来の半導体装置の製造
方法を工程順に示す断面図である。まず、シリコン基板
１０１の素子分離領域にシリコン酸化膜から成る素子分
離絶縁膜１０２を形成した後、素子形成領域におけるシ
リコン基板１０１の主面上にシリコン酸化膜１０３を形
成する。その後、ポリシリコン膜１０４を全面に形成す
る（図３７）。次に、写真製版法により、ポリシリコン
膜１０４をパターニングしてゲート電極１０５を形成す
る（図３８）。
方法を工程順に示す断面図である。まず、シリコン基板
１０１の素子分離領域にシリコン酸化膜から成る素子分
離絶縁膜１０２を形成した後、素子形成領域におけるシ
リコン基板１０１の主面上にシリコン酸化膜１０３を形
成する。その後、ポリシリコン膜１０４を全面に形成す
る（図３７）。次に、写真製版法により、ポリシリコン
膜１０４をパターニングしてゲート電極１０５を形成す
る（図３８）。
【０００４】次に、ゲート電極１０５の下方以外のシリ
コン酸化膜１０３を除去してゲート絶縁膜１０６を形成
した後、ゲート絶縁膜１０６及びゲート電極１０５の側
面上に、シリコン酸化膜から成るサイドウォール１０７
を形成する。その後、イオン注入法により、露出してい
るシリコン基板１０１の主面内に不純物を導入し、さら
に熱処理を行うことにより、ソース・ドレイン領域１０
８を形成する（図３９）。
コン酸化膜１０３を除去してゲート絶縁膜１０６を形成
した後、ゲート絶縁膜１０６及びゲート電極１０５の側
面上に、シリコン酸化膜から成るサイドウォール１０７
を形成する。その後、イオン注入法により、露出してい
るシリコン基板１０１の主面内に不純物を導入し、さら
に熱処理を行うことにより、ソース・ドレイン領域１０
８を形成する（図３９）。
【０００５】次に、スパッタ法により全面にＣｏ膜を形
成した後、熱処理を行うことにより、ソース・ドレイン
領域１０８の上面内及びゲート電極１０５の上面内に、
Ｃｏシリサイド層１０９，１１０をそれぞれ形成する。
その後、未反応のＣｏ膜を除去する（図４０）。これに
より、ソース・ドレイン抵抗及びゲート抵抗がそれぞれ
低減され、ＭＯＳトランジスタの動作速度の高速化及び
電流駆動能力の向上を図ることができる。
成した後、熱処理を行うことにより、ソース・ドレイン
領域１０８の上面内及びゲート電極１０５の上面内に、
Ｃｏシリサイド層１０９，１１０をそれぞれ形成する。
その後、未反応のＣｏ膜を除去する（図４０）。これに
より、ソース・ドレイン抵抗及びゲート抵抗がそれぞれ
低減され、ＭＯＳトランジスタの動作速度の高速化及び
電流駆動能力の向上を図ることができる。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置の製造方法によると、Ｃｏシリサイド層
１０９は、ソース・ドレイン領域１０８の上面内のう
ち、サイドウォール１０７及びゲート電極１０５から露
出している部分のみにしか形成されないため、ソース・
ドレイン抵抗の低減効果が十分ではないという問題があ
った。
来の半導体装置の製造方法によると、Ｃｏシリサイド層
１０９は、ソース・ドレイン領域１０８の上面内のう
ち、サイドウォール１０７及びゲート電極１０５から露
出している部分のみにしか形成されないため、ソース・
ドレイン抵抗の低減効果が十分ではないという問題があ
った。
【０００７】本発明はかかる問題を解決するために成さ
れたものであり、ソース・ドレイン抵抗をさらに低減す
ることにより、ＭＯＳトランジスタの動作速度のさらな
る高速化及び電流駆動能力のさらなる向上を実現し得る
半導体装置及びその製造方法を得ることを目的とするも
のである。
れたものであり、ソース・ドレイン抵抗をさらに低減す
ることにより、ＭＯＳトランジスタの動作速度のさらな
る高速化及び電流駆動能力のさらなる向上を実現し得る
半導体装置及びその製造方法を得ることを目的とするも
のである。
【０００８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、基板と、基板の主面上に選択的
に形成され、ゲート絶縁膜及びゲート電極がこの順に積
層された積層構造を有するゲート構造と、ゲート構造の
側面上に形成されたサイドウォールと、基板の主面内に
選択的に形成され、サイドウォールの下方における不純
物濃度が１×１０19／ｃｍ3以上のソース・ドレイン領
域と、基板の主面内において、ゲート構造から露出する
ソース・ドレイン領域の上面から、少なくともサイドウ
ォールの下方にまで延在して形成された金属−半導体化
合物領域とを備えるものである。
に記載の半導体装置は、基板と、基板の主面上に選択的
に形成され、ゲート絶縁膜及びゲート電極がこの順に積
層された積層構造を有するゲート構造と、ゲート構造の
側面上に形成されたサイドウォールと、基板の主面内に
選択的に形成され、サイドウォールの下方における不純
物濃度が１×１０19／ｃｍ3以上のソース・ドレイン領
域と、基板の主面内において、ゲート構造から露出する
ソース・ドレイン領域の上面から、少なくともサイドウ
ォールの下方にまで延在して形成された金属−半導体化
合物領域とを備えるものである。
【０００９】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、金
属−半導体化合物領域のゲート構造側の端部は、ゲート
構造の端部の下方に存在することを特徴とするものであ
る。
導体装置は、請求項１に記載の半導体装置であって、金
属−半導体化合物領域のゲート構造側の端部は、ゲート
構造の端部の下方に存在することを特徴とするものであ
る。
【００１０】また、この発明のうち請求項３に記載の半
導体装置は、請求項１に記載の半導体装置であって、金
属−半導体化合物領域のゲート構造側の端部は、サイド
ウォールの下方に存在することを特徴とするものであ
る。
導体装置は、請求項１に記載の半導体装置であって、金
属−半導体化合物領域のゲート構造側の端部は、サイド
ウォールの下方に存在することを特徴とするものであ
る。
【００１１】また、この発明のうち請求項４に記載の半
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、金属−半導体化合物領域のゲート構造
側の端部は、ソース・ドレイン領域内に存在することを
特徴とするものである。
導体装置は、請求項１〜３のいずれか一つに記載の半導
体装置であって、金属−半導体化合物領域のゲート構造
側の端部は、ソース・ドレイン領域内に存在することを
特徴とするものである。
【００１２】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、（ａ）基板の主面上に、ゲート
絶縁膜及びゲート電極がこの順に積層された積層構造を
有するゲート構造を選択的に形成する工程と、（ｂ）基
板の主面内において、後に形成される金属−半導体化合
物領域の形成予定領域に非晶質領域を形成する工程と、
（ｃ）非晶質領域をシリサイド化することにより金属−
半導体化合物領域を形成する工程とを備えるものであ
る。
導体装置の製造方法は、（ａ）基板の主面上に、ゲート
絶縁膜及びゲート電極がこの順に積層された積層構造を
有するゲート構造を選択的に形成する工程と、（ｂ）基
板の主面内において、後に形成される金属−半導体化合
物領域の形成予定領域に非晶質領域を形成する工程と、
（ｃ）非晶質領域をシリサイド化することにより金属−
半導体化合物領域を形成する工程とを備えるものであ
る。
【００１３】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｂ）において、非晶質領域
は、ゲート構造をマスクとして基板内に重イオンを導入
することにより形成されることを特徴とするものであ
る。
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｂ）において、非晶質領域
は、ゲート構造をマスクとして基板内に重イオンを導入
することにより形成されることを特徴とするものであ
る。
【００１４】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｂ）において、非晶質領域
は、（ｂ−１）ゲート構造の側面上にサイドウォールを
形成する工程と、（ｂ−２）ゲート構造及びサイドウォ
ールをマスクとして基板内に重イオンを導入する工程と
により形成されることを特徴とするものである。
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、工程（ｂ）において、非晶質領域
は、（ｂ−１）ゲート構造の側面上にサイドウォールを
形成する工程と、（ｂ−２）ゲート構造及びサイドウォ
ールをマスクとして基板内に重イオンを導入する工程と
により形成されることを特徴とするものである。
【００１５】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項６又は７に記載の半導体
装置の製造方法であって、工程（ｂ）において、重イオ
ンは、基板の主面の法線方向に対して斜方から基板内に
導入されることを特徴とするものである。
導体装置の製造方法は、請求項６又は７に記載の半導体
装置の製造方法であって、工程（ｂ）において、重イオ
ンは、基板の主面の法線方向に対して斜方から基板内に
導入されることを特徴とするものである。
【００１６】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、（ｄ）ゲート構造の側面上にサイド
ウォールを形成する工程と、（ｅ）ゲート構造及びサイ
ドウォールをマスクとして基板内に不純物を導入する工
程と、（ｆ）基板内に導入した不純物を熱拡散すること
により、基板の主面内にソース・ドレイン領域を形成す
る工程とをさらに備え、工程（ｂ）において、非晶質領
域は、工程（ｅ）における不純物の導入によって併せて
形成され、工程（ｃ）は、工程（ｅ）と工程（ｆ）との
間に実行されることを特徴とするものである。
導体装置の製造方法は、請求項５に記載の半導体装置の
製造方法であって、（ｄ）ゲート構造の側面上にサイド
ウォールを形成する工程と、（ｅ）ゲート構造及びサイ
ドウォールをマスクとして基板内に不純物を導入する工
程と、（ｆ）基板内に導入した不純物を熱拡散すること
により、基板の主面内にソース・ドレイン領域を形成す
る工程とをさらに備え、工程（ｂ）において、非晶質領
域は、工程（ｅ）における不純物の導入によって併せて
形成され、工程（ｃ）は、工程（ｅ）と工程（ｆ）との
間に実行されることを特徴とするものである。
【００１７】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、請求項５に記載の半導体装置
の製造方法であって、工程（ｂ）において、非晶質領域
は、基板との間の応力が基板を非晶質化するほどに強い
材質によって構成されたサイドウォールをゲート構造の
側面上に形成することにより形成されることを特徴とす
るものである。
半導体装置の製造方法は、請求項５に記載の半導体装置
の製造方法であって、工程（ｂ）において、非晶質領域
は、基板との間の応力が基板を非晶質化するほどに強い
材質によって構成されたサイドウォールをゲート構造の
側面上に形成することにより形成されることを特徴とす
るものである。
【００１８】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、（ａ）基板の主面上に、ゲー
ト絶縁膜及びゲート電極がこの順に積層された積層構造
を有するゲート構造を選択的に形成する工程と、（ｂ）
ゲート構造の側面上にサイドウォールを形成する工程
と、（ｃ）ゲート構造及びサイドウォールが形成されて
いない部分の基板の主面を掘り下げて凹部を形成する工
程と、（ｄ）凹部の表面から基板をシリサイド化するこ
とにより金属−半導体化合物領域を形成する工程とを備
えるものである。
半導体装置の製造方法は、（ａ）基板の主面上に、ゲー
ト絶縁膜及びゲート電極がこの順に積層された積層構造
を有するゲート構造を選択的に形成する工程と、（ｂ）
ゲート構造の側面上にサイドウォールを形成する工程
と、（ｃ）ゲート構造及びサイドウォールが形成されて
いない部分の基板の主面を掘り下げて凹部を形成する工
程と、（ｄ）凹部の表面から基板をシリサイド化するこ
とにより金属−半導体化合物領域を形成する工程とを備
えるものである。
【００１９】また、この発明のうち請求項１２に記載の
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｃ）において、凹部は、
基板を等方性エッチングすることにより形成されること
を特徴とするものである。
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｃ）において、凹部は、
基板を等方性エッチングすることにより形成されること
を特徴とするものである。
【００２０】また、この発明のうち請求項１３に記載の
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｂ）において、サイドウ
ォールは、（ｂ−１）工程（ａ）により得られる構造上
に絶縁膜を形成する工程と、（ｂ−２）基板の深さ方向
にエッチングレートの高い異方性エッチングにより絶縁
膜をエッチングする工程とにより形成され、工程（ｃ）
において、凹部は、異方性エッチングにより併せて形成
されることを特徴とするものである。
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｂ）において、サイドウ
ォールは、（ｂ−１）工程（ａ）により得られる構造上
に絶縁膜を形成する工程と、（ｂ−２）基板の深さ方向
にエッチングレートの高い異方性エッチングにより絶縁
膜をエッチングする工程とにより形成され、工程（ｃ）
において、凹部は、異方性エッチングにより併せて形成
されることを特徴とするものである。
【００２１】また、この発明のうち請求項１４に記載の
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｄ）は、（ｄ−１）金属
材料をスパッタすることにより、凹部の表面上に金属膜
を形成する工程と、（ｄ−２）熱処理により金属膜と基
板とを反応させて金属−半導体化合物領域を形成する工
程とを有し、工程（ｄ−１）において、金属材料は、基
板の主面の法線方向に対して斜方から凹部の表面上にス
パッタされることを特徴とするものである。
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ｄ）は、（ｄ−１）金属
材料をスパッタすることにより、凹部の表面上に金属膜
を形成する工程と、（ｄ−２）熱処理により金属膜と基
板とを反応させて金属−半導体化合物領域を形成する工
程とを有し、工程（ｄ−１）において、金属材料は、基
板の主面の法線方向に対して斜方から凹部の表面上にス
パッタされることを特徴とするものである。
【００２２】また、この発明のうち請求項１５に記載の
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、（ｅ）ゲート電極の上面を所定
の深さだけ掘り下げる工程と、（ｆ）工程（ｅ）よりも
後に実行され、ゲート電極の上面をシリサイド化するこ
とにより金属−半導体化合物層を形成する工程とをさら
に備えることを特徴とするものである。
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、（ｅ）ゲート電極の上面を所定
の深さだけ掘り下げる工程と、（ｆ）工程（ｅ）よりも
後に実行され、ゲート電極の上面をシリサイド化するこ
とにより金属−半導体化合物層を形成する工程とをさら
に備えることを特徴とするものである。
【００２３】また、この発明のうち請求項１６に記載の
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ａ）においては、ゲート
絶縁膜及びゲート電極に加えてマスク絶縁膜がこの順に
積層された積層構造を有するゲート構造が形成され、
（ｅ）工程（ｂ）よりも後に実行され、マスク絶縁膜を
除去する工程と、（ｆ）マスク絶縁膜の除去により露出
したゲート電極の上面をシリサイド化することにより金
属−半導体化合物層を形成する工程とをさらに備えるこ
とを特徴とするものである。
半導体装置の製造方法は、請求項１１に記載の半導体装
置の製造方法であって、工程（ａ）においては、ゲート
絶縁膜及びゲート電極に加えてマスク絶縁膜がこの順に
積層された積層構造を有するゲート構造が形成され、
（ｅ）工程（ｂ）よりも後に実行され、マスク絶縁膜を
除去する工程と、（ｆ）マスク絶縁膜の除去により露出
したゲート電極の上面をシリサイド化することにより金
属−半導体化合物層を形成する工程とをさらに備えるこ
とを特徴とするものである。
【００２４】また、この発明のうち請求項１７に記載の
半導体装置の製造方法は、請求項５〜１６のいずれか一
つに記載の半導体装置の製造方法であって、（ｇ）工程
（ａ）に続いて実行され、ゲート構造をマスクとして不
純物を導入することにより、基板の主面内にソース・ド
レイン領域を形成する工程をさらに備え、金属−半導体
化合物領域のゲート構造側の端部は、ソース・ドレイン
領域内に存在することを特徴とするものである。
半導体装置の製造方法は、請求項５〜１６のいずれか一
つに記載の半導体装置の製造方法であって、（ｇ）工程
（ａ）に続いて実行され、ゲート構造をマスクとして不
純物を導入することにより、基板の主面内にソース・ド
レイン領域を形成する工程をさらに備え、金属−半導体
化合物領域のゲート構造側の端部は、ソース・ドレイン
領域内に存在することを特徴とするものである。
【００２５】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る半導体装置の構造を示す断面図であ
る。図１に示すように本実施の形態１に係る半導体装置
は、シリコン基板１と、シリコン基板１の素子分離領域
に形成された素子分離絶縁膜２と、素子形成領域におけ
るシリコン基板１の主面上に選択的に形成されたゲート
構造と、ゲート構造の側面上に形成されたサイドウォー
ル６とを備えている。ゲート構造は、シリコン酸化膜か
ら成り、２０〜１００オングストロームの膜厚を有する
ゲート絶縁膜３と、ポリシリコンから成り、ＰやＡｓ等
の不純物が１×１０20／ｃｍ3以上の濃度でドーピング
された、５００〜３０００オングストロームの膜厚を有
するゲート電極４と、２００〜６００オングストローム
の膜厚を有するＣｏシリサイド層５とがこの順に積層さ
れた積層構造を有している。
実施の形態１に係る半導体装置の構造を示す断面図であ
る。図１に示すように本実施の形態１に係る半導体装置
は、シリコン基板１と、シリコン基板１の素子分離領域
に形成された素子分離絶縁膜２と、素子形成領域におけ
るシリコン基板１の主面上に選択的に形成されたゲート
構造と、ゲート構造の側面上に形成されたサイドウォー
ル６とを備えている。ゲート構造は、シリコン酸化膜か
ら成り、２０〜１００オングストロームの膜厚を有する
ゲート絶縁膜３と、ポリシリコンから成り、ＰやＡｓ等
の不純物が１×１０20／ｃｍ3以上の濃度でドーピング
された、５００〜３０００オングストロームの膜厚を有
するゲート電極４と、２００〜６００オングストローム
の膜厚を有するＣｏシリサイド層５とがこの順に積層さ
れた積層構造を有している。
【００２６】また、本実施の形態１に係る半導体装置
は、素子形成領域におけるシリコン基板１の主面内に選
択的に形成されたソース・ドレイン領域７と、シリコン
基板１の主面内において、サイドウォール６及びゲート
構造から露出するソース・ドレイン領域７の上面から、
ゲート構造の端部の下方にまで延在して形成されたＣｏ
シリサイド層８とを備えている。
は、素子形成領域におけるシリコン基板１の主面内に選
択的に形成されたソース・ドレイン領域７と、シリコン
基板１の主面内において、サイドウォール６及びゲート
構造から露出するソース・ドレイン領域７の上面から、
ゲート構造の端部の下方にまで延在して形成されたＣｏ
シリサイド層８とを備えている。
【００２７】このように本実施の形態１に係る半導体装
置によれば、ソース・ドレイン抵抗の低減効果を有する
Ｃｏシリサイド層８が、ソース・ドレイン領域７の上面
内のみならず、ソース・ドレイン領域７の上面から、サ
イドウォール６の下方を越えて、ゲート構造の端部の下
方にまで延在して形成されている。従って、従来の半導
体装置と比較すると、ソース・ドレイン領域７のシート
抵抗が減り伝搬遅延速度が改善されてＭＯＳトランジス
タの動作速度の高速化を実現できるとともに、ソース・
ドレイン抵抗が低減されて電流駆動能力の向上を図るこ
とができる。
置によれば、ソース・ドレイン抵抗の低減効果を有する
Ｃｏシリサイド層８が、ソース・ドレイン領域７の上面
内のみならず、ソース・ドレイン領域７の上面から、サ
イドウォール６の下方を越えて、ゲート構造の端部の下
方にまで延在して形成されている。従って、従来の半導
体装置と比較すると、ソース・ドレイン領域７のシート
抵抗が減り伝搬遅延速度が改善されてＭＯＳトランジス
タの動作速度の高速化を実現できるとともに、ソース・
ドレイン抵抗が低減されて電流駆動能力の向上を図るこ
とができる。
【００２８】なお、以上の効果は、半導体装置が微細化
されるほど顕著になる。微細化によりソース・ドレイン
領域８の長さが短くなるにつれて、Ｃｏシリサイド層８
の全体の長さに対して、サイドウォール６の下方及びゲ
ート構造の下方に存在するＣｏシリサイド８の長さが占
める割合が大きくなるからである。また、半導体装置が
微細化されるほどチャネル抵抗は小さくなる傾向にある
ため、サイドウォール６の下方及びゲート構造の下方に
存在するＣｏシリサイド８によって、寄生抵抗が低減さ
れるからである。
されるほど顕著になる。微細化によりソース・ドレイン
領域８の長さが短くなるにつれて、Ｃｏシリサイド層８
の全体の長さに対して、サイドウォール６の下方及びゲ
ート構造の下方に存在するＣｏシリサイド８の長さが占
める割合が大きくなるからである。また、半導体装置が
微細化されるほどチャネル抵抗は小さくなる傾向にある
ため、サイドウォール６の下方及びゲート構造の下方に
存在するＣｏシリサイド８によって、寄生抵抗が低減さ
れるからである。
【００２９】実施の形態２．図２は、本発明の実施の形
態２に係る半導体装置の構造を示す断面図である。図２
に示すように本実施の形態２に係る半導体装置は、図１
に示した上記実施の形態１に係る半導体装置を基礎とし
て、Ｃｏシリサイド層８の代わりに、サイドウォール６
及びゲート構造から露出するソース・ドレイン領域７の
上面から、サイドウォール６の下方にまで延在して形成
されたＣｏシリサイド層９を備えている。即ち、Ｃｏシ
リサイド層９のゲート構造側の端部がサイドウォール６
の下方に存在するように、Ｃｏシリサイド層９の長さを
限定したものである。本実施の形態２に係る半導体装置
のその他の構造は、上記実施の形態１に係る半導体装置
の構造と同一である。
態２に係る半導体装置の構造を示す断面図である。図２
に示すように本実施の形態２に係る半導体装置は、図１
に示した上記実施の形態１に係る半導体装置を基礎とし
て、Ｃｏシリサイド層８の代わりに、サイドウォール６
及びゲート構造から露出するソース・ドレイン領域７の
上面から、サイドウォール６の下方にまで延在して形成
されたＣｏシリサイド層９を備えている。即ち、Ｃｏシ
リサイド層９のゲート構造側の端部がサイドウォール６
の下方に存在するように、Ｃｏシリサイド層９の長さを
限定したものである。本実施の形態２に係る半導体装置
のその他の構造は、上記実施の形態１に係る半導体装置
の構造と同一である。
【００３０】このように本実施の形態２に係る半導体装
置によれば、ソース・ドレイン抵抗の低減効果を有する
Ｃｏシリサイド層９が、ソース・ドレイン領域７の上面
内のみならず、ソース・ドレイン領域７の上面から、サ
イドウォール６の下方にまで延在して形成されている。
従って、上記実施の形態１に係る半導体装置と同様に、
従来の半導体装置と比較すると、ＭＯＳトランジスタの
動作速度の高速化を実現できるとともに、電流駆動能力
の向上を図ることができる。
置によれば、ソース・ドレイン抵抗の低減効果を有する
Ｃｏシリサイド層９が、ソース・ドレイン領域７の上面
内のみならず、ソース・ドレイン領域７の上面から、サ
イドウォール６の下方にまで延在して形成されている。
従って、上記実施の形態１に係る半導体装置と同様に、
従来の半導体装置と比較すると、ＭＯＳトランジスタの
動作速度の高速化を実現できるとともに、電流駆動能力
の向上を図ることができる。
【００３１】また、ゲート構造の下方にはＣｏシリサイ
ド層９が存在しないため、ゲート絶縁膜３を介したゲー
ト電極４とＣｏシリサイド層９との短絡を防止すること
ができる。
ド層９が存在しないため、ゲート絶縁膜３を介したゲー
ト電極４とＣｏシリサイド層９との短絡を防止すること
ができる。
【００３２】実施の形態３．図３は、本発明の実施の形
態３に係る半導体装置の構造を示す断面図である。図３
に示すように本実施の形態３に係る半導体装置は、図２
に示した上記実施の形態２に係る半導体装置を基礎とし
て、ソース・ドレイン領域７の代わりに、Ｃｏシリサイ
ド層９のゲート構造側の端部よりもさらにゲート構造側
に拡がるソース・ドレイン領域１０を備えている。その
結果、Ｃｏシリサイド層９は、ソース・ドレイン領域１
０内に形成されている。このようなソース・ドレイン領
域１０は、例えば、高温あるいは長時間の熱処理を行う
ことにより形成することができる。本実施の形態３に係
る半導体装置のその他の構造は、上記実施の形態２に係
る半導体装置の構造と同一である。
態３に係る半導体装置の構造を示す断面図である。図３
に示すように本実施の形態３に係る半導体装置は、図２
に示した上記実施の形態２に係る半導体装置を基礎とし
て、ソース・ドレイン領域７の代わりに、Ｃｏシリサイ
ド層９のゲート構造側の端部よりもさらにゲート構造側
に拡がるソース・ドレイン領域１０を備えている。その
結果、Ｃｏシリサイド層９は、ソース・ドレイン領域１
０内に形成されている。このようなソース・ドレイン領
域１０は、例えば、高温あるいは長時間の熱処理を行う
ことにより形成することができる。本実施の形態３に係
る半導体装置のその他の構造は、上記実施の形態２に係
る半導体装置の構造と同一である。
【００３３】このように本実施の形態３に係る半導体装
置によれば、上記実施の形態２に係る半導体装置により
得られる効果に加えて、Ｃｏシリサイド層９がソース・
ドレイン領域１０内に形成されているため、Ｃｏシリサ
イド層９からシリコン基板１に流れるリーク電流を抑制
することができる。
置によれば、上記実施の形態２に係る半導体装置により
得られる効果に加えて、Ｃｏシリサイド層９がソース・
ドレイン領域１０内に形成されているため、Ｃｏシリサ
イド層９からシリコン基板１に流れるリーク電流を抑制
することができる。
【００３４】なお、以上の説明では上記実施の形態２に
係る半導体装置を基礎として本実施の形態３に係る半導
体装置の構造を適用する場合について述べたが、上記実
施の形態１に係る半導体装置を基礎としても、上記と同
様の効果が得られることはいうまでもない。
係る半導体装置を基礎として本実施の形態３に係る半導
体装置の構造を適用する場合について述べたが、上記実
施の形態１に係る半導体装置を基礎としても、上記と同
様の効果が得られることはいうまでもない。
【００３５】実施の形態４．図４〜１３は、本発明の実
施の形態４に係る半導体装置の製造方法を工程順に示す
断面図である。まず、シリコン基板１の素子分離領域に
シリコン酸化膜から成る素子分離絶縁膜２を形成した
後、素子形成領域におけるシリコン基板１の主面上に、
１０〜２００オングストロームの膜厚を有するシリコン
酸化膜１１を形成する。但し、シリコン酸化膜１１の代
わりに、窒化膜、金属酸化膜、あるいはこれらの組み合
わせから成る絶縁膜を形成してもよい。その後、ＣＶＤ
法により、５００〜３０００オングストロームの膜厚を
有するポリシリコン膜１２を全面に形成する（図４）。
ポリシリコン膜１２には、ＣＶＤ工程中にＰ等の不純物
をドーピングしても、又は、ＣＶＤ工程後にイオン注入
法によりＰ等の不純物をドーピングしても構わない。あ
るいは、Ｐ等の不純物がドーピングされていなくても構
わない。さらに、ＦやＮ等の不純物がポリシリコン膜１
２内に含有していても構わない。
施の形態４に係る半導体装置の製造方法を工程順に示す
断面図である。まず、シリコン基板１の素子分離領域に
シリコン酸化膜から成る素子分離絶縁膜２を形成した
後、素子形成領域におけるシリコン基板１の主面上に、
１０〜２００オングストロームの膜厚を有するシリコン
酸化膜１１を形成する。但し、シリコン酸化膜１１の代
わりに、窒化膜、金属酸化膜、あるいはこれらの組み合
わせから成る絶縁膜を形成してもよい。その後、ＣＶＤ
法により、５００〜３０００オングストロームの膜厚を
有するポリシリコン膜１２を全面に形成する（図４）。
ポリシリコン膜１２には、ＣＶＤ工程中にＰ等の不純物
をドーピングしても、又は、ＣＶＤ工程後にイオン注入
法によりＰ等の不純物をドーピングしても構わない。あ
るいは、Ｐ等の不純物がドーピングされていなくても構
わない。さらに、ＦやＮ等の不純物がポリシリコン膜１
２内に含有していても構わない。
【００３６】次に、写真製版法により、所定の開口パタ
ーンを有するレジストをポリシリコン膜１２上に形成し
た後、異方性ドライエッチング法によってポリシリコン
膜１２をエッチングすることにより、ゲート電極４を形
成する。その後、レジストを除去する（図５）。
ーンを有するレジストをポリシリコン膜１２上に形成し
た後、異方性ドライエッチング法によってポリシリコン
膜１２をエッチングすることにより、ゲート電極４を形
成する。その後、レジストを除去する（図５）。
【００３７】次に、Ｂイオン１３を、シリコン基板１の
主面の法線方向に対して０〜６０度の斜方から、１〜５
０ｋｅＶ、１×１０13〜１×１０14／ｃｍ2の条件でシ
リコン基板１内にイオン注入することにより、パンチス
ルーを防止するためのポケット層（図示しない）を形成
する（図６）。
主面の法線方向に対して０〜６０度の斜方から、１〜５
０ｋｅＶ、１×１０13〜１×１０14／ｃｍ2の条件でシ
リコン基板１内にイオン注入することにより、パンチス
ルーを防止するためのポケット層（図示しない）を形成
する（図６）。
【００３８】次に、Ａｓイオン１４あるいはＰイオン
を、１〜５０ｋｅＶ、１×１０14〜４×１０15／ｃｍ2
の条件でシリコン基板１内にイオン注入する（図７）。
なお、Ａｓイオン１４のイオン注入を行う前に、シリコ
ン基板１の表面を非晶質化してチャネリングを防止する
ためのイオン注入を行ってもよい。次に、熱処理を行う
ことにより、シリコン基板１の主面内に、高濃度（不純
物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５
を形成する（図８）。即ち、本実施の形態４に係る半導
体装置は、ホットキャリア抑制のためにＬＤＤ（Lightl
y Doped Drain）構造を採用した、電源電圧が２．５Ｖ
以上のＭＯＳトランジスタを対象としているのではな
く、電源電圧が１．８Ｖ程度に低電圧化されたＭＯＳト
ランジスタを対象としている。他の実施の形態について
も同様である。
を、１〜５０ｋｅＶ、１×１０14〜４×１０15／ｃｍ2
の条件でシリコン基板１内にイオン注入する（図７）。
なお、Ａｓイオン１４のイオン注入を行う前に、シリコ
ン基板１の表面を非晶質化してチャネリングを防止する
ためのイオン注入を行ってもよい。次に、熱処理を行う
ことにより、シリコン基板１の主面内に、高濃度（不純
物濃度が１×１０19／ｃｍ3以上）の第１拡散領域１５
を形成する（図８）。即ち、本実施の形態４に係る半導
体装置は、ホットキャリア抑制のためにＬＤＤ（Lightl
y Doped Drain）構造を採用した、電源電圧が２．５Ｖ
以上のＭＯＳトランジスタを対象としているのではな
く、電源電圧が１．８Ｖ程度に低電圧化されたＭＯＳト
ランジスタを対象としている。他の実施の形態について
も同様である。
【００３９】次に、ゲート電極４の下方以外のシリコン
酸化膜１１を除去してゲート絶縁膜３を形成した後、Ｓ
ｉイオン１６あるいはＧｅ、Ｓｂ、Ｉｎ等の重イオン
を、シリコン基板１の主面の法線方向に対して０〜９度
の斜方から、５〜２０ｋｅＶ、１×１０14〜１×１０16
／ｃｍ2の条件でシリコン基板１の主面内及びゲート電
極４の上面内にイオン注入する。これにより、シリコン
基板１の主面内及びゲート電極４の上面内に、非晶質領
域１７，１８がそれぞれ形成される。このとき、シリコ
ン基板１内に注入された重イオンは、シリコン基板１の
深さ方向のみならず、横方向（紙面における左右方向）
にも散乱する。このため、ゲート絶縁膜３の下方におけ
るシリコン基板１の一部も非晶質化され、その結果、非
晶質領域１７のゲート構造側の端部は、ゲート絶縁膜３
の端部の下方に存在する格好となる（図９）。
酸化膜１１を除去してゲート絶縁膜３を形成した後、Ｓ
ｉイオン１６あるいはＧｅ、Ｓｂ、Ｉｎ等の重イオン
を、シリコン基板１の主面の法線方向に対して０〜９度
の斜方から、５〜２０ｋｅＶ、１×１０14〜１×１０16
／ｃｍ2の条件でシリコン基板１の主面内及びゲート電
極４の上面内にイオン注入する。これにより、シリコン
基板１の主面内及びゲート電極４の上面内に、非晶質領
域１７，１８がそれぞれ形成される。このとき、シリコ
ン基板１内に注入された重イオンは、シリコン基板１の
深さ方向のみならず、横方向（紙面における左右方向）
にも散乱する。このため、ゲート絶縁膜３の下方におけ
るシリコン基板１の一部も非晶質化され、その結果、非
晶質領域１７のゲート構造側の端部は、ゲート絶縁膜３
の端部の下方に存在する格好となる（図９）。
【００４０】次に、ＣＶＤ法により、１００〜２０００
オングストロームの膜厚を有するシリコン酸化膜を全面
に形成した後、シリコン基板１の深さ方向にエッチング
レートの高い異方性エッチングによってそのシリコン酸
化膜をエッチバックすることにより、ゲート構造の側面
上にサイドウォール６を形成する（図１０）。但し、シ
リコン酸化膜から成るサイドウォール６の代わりに、下
地にシリコン酸化膜を有する、シリコン窒化膜から成る
サイドウォールを形成してもよい。
オングストロームの膜厚を有するシリコン酸化膜を全面
に形成した後、シリコン基板１の深さ方向にエッチング
レートの高い異方性エッチングによってそのシリコン酸
化膜をエッチバックすることにより、ゲート構造の側面
上にサイドウォール６を形成する（図１０）。但し、シ
リコン酸化膜から成るサイドウォール６の代わりに、下
地にシリコン酸化膜を有する、シリコン窒化膜から成る
サイドウォールを形成してもよい。
【００４１】次に、Ａｓイオン１９を、１０〜１００ｋ
ｅＶ、１×１０15〜８×１０15／ｃｍ2の条件でシリコ
ン基板１内にイオン注入する（図１１）。次に、４００
〜１１００℃で１秒〜３６０分の熱処理を行うことによ
り、シリコン基板１の主面内にソース・ドレイン領域１
０を形成する（図１２）。
ｅＶ、１×１０15〜８×１０15／ｃｍ2の条件でシリコ
ン基板１内にイオン注入する（図１１）。次に、４００
〜１１００℃で１秒〜３６０分の熱処理を行うことによ
り、シリコン基板１の主面内にソース・ドレイン領域１
０を形成する（図１２）。
【００４２】次に、スパッタ法により、１０〜１６０オ
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域１７，１８
がシリサイド化され、Ｃｏシリサイド層８，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１３）。
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域１７，１８
がシリサイド化され、Ｃｏシリサイド層８，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１３）。
【００４３】なお、以上の説明では金属シリサイドの例
としてＣｏシリサイド層を形成する場合について述べた
が、Ｗ、Ｎｉ、Ｐｔ、Ｔａ、Ｔｉ、Ｍｏ等の他のシリサ
イドを形成してもよい。また、ＭＯＳトランジスタは左
右対称構造である必要はない。他の実施の形態について
も同様である。
としてＣｏシリサイド層を形成する場合について述べた
が、Ｗ、Ｎｉ、Ｐｔ、Ｔａ、Ｔｉ、Ｍｏ等の他のシリサ
イドを形成してもよい。また、ＭＯＳトランジスタは左
右対称構造である必要はない。他の実施の形態について
も同様である。
【００４４】このように本実施の形態４に係る半導体装
置の製造方法によれば、サイドウォール６を形成する前
にＣｏシリサイド層８の形成予定領域におけるシリコン
基板１を予め非晶質化して非晶質領域１７を形成してお
き、サイドウォール６を形成した後に非晶質領域１７を
シリサイド化してＣｏシリサイド層８を形成する。従っ
て、ゲート構造から露出するソース・ドレイン領域１０
の上面から、ゲート構造の端部の下方にまで延在するＣ
ｏシリサイド層８を適切に形成することができる。
置の製造方法によれば、サイドウォール６を形成する前
にＣｏシリサイド層８の形成予定領域におけるシリコン
基板１を予め非晶質化して非晶質領域１７を形成してお
き、サイドウォール６を形成した後に非晶質領域１７を
シリサイド化してＣｏシリサイド層８を形成する。従っ
て、ゲート構造から露出するソース・ドレイン領域１０
の上面から、ゲート構造の端部の下方にまで延在するＣ
ｏシリサイド層８を適切に形成することができる。
【００４５】実施の形態５．図１４〜１７は、本発明の
実施の形態５に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態４と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
ゲート電極４の下方以外のシリコン酸化膜１１を除去し
てゲート絶縁膜３を形成した後、ゲート構造の側面上に
サイドウォール６を形成する（図１４）。
実施の形態５に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態４と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
ゲート電極４の下方以外のシリコン酸化膜１１を除去し
てゲート絶縁膜３を形成した後、ゲート構造の側面上に
サイドウォール６を形成する（図１４）。
【００４６】次に、Ｓｉイオン１６あるいはＧｅ、Ｓ
ｂ、Ｉｎ等の重イオンを、シリコン基板１の主面の法線
方向に対して０〜９度の斜方から、５〜２０ｋｅＶ、１
×１０ 14〜１×１０16／ｃｍ2の条件でシリコン基板１
の主面内及びゲート電極４の上面内にイオン注入する。
これにより、シリコン基板１の主面内及びゲート電極４
の上面内に、非晶質領域２０，１８がそれぞれ形成され
る（図１５）。
ｂ、Ｉｎ等の重イオンを、シリコン基板１の主面の法線
方向に対して０〜９度の斜方から、５〜２０ｋｅＶ、１
×１０ 14〜１×１０16／ｃｍ2の条件でシリコン基板１
の主面内及びゲート電極４の上面内にイオン注入する。
これにより、シリコン基板１の主面内及びゲート電極４
の上面内に、非晶質領域２０，１８がそれぞれ形成され
る（図１５）。
【００４７】次に、スパッタ法により、１０〜１６０オ
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域２０，１８
がシリサイド化され、Ｃｏシリサイド層９，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１６）。
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域２０，１８
がシリサイド化され、Ｃｏシリサイド層９，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１６）。
【００４８】次に、Ａｓイオンをシリコン基板１内にイ
オン注入した後、熱処理を行うことにより、シリコン基
板１の主面内にソース・ドレイン領域１０を形成する
（図１７）。
オン注入した後、熱処理を行うことにより、シリコン基
板１の主面内にソース・ドレイン領域１０を形成する
（図１７）。
【００４９】このように本実施の形態５に係る半導体装
置の製造方法によれば、サイドウォール６を形成した後
にＣｏシリサイド層９の形成予定領域におけるシリコン
基板１を非晶質化して非晶質領域２０を形成し、その
後、非晶質領域２０をシリサイド化してＣｏシリサイド
層９を形成する。従って、サイドウォール６及びゲート
構造から露出するソース・ドレイン領域１０の上面か
ら、サイドウォール６の下方にまで延在するＣｏシリサ
イド層９を適切に形成することができる。
置の製造方法によれば、サイドウォール６を形成した後
にＣｏシリサイド層９の形成予定領域におけるシリコン
基板１を非晶質化して非晶質領域２０を形成し、その
後、非晶質領域２０をシリサイド化してＣｏシリサイド
層９を形成する。従って、サイドウォール６及びゲート
構造から露出するソース・ドレイン領域１０の上面か
ら、サイドウォール６の下方にまで延在するＣｏシリサ
イド層９を適切に形成することができる。
【００５０】実施の形態６．図１８，１９は、本発明の
実施の形態６に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態５と同様の方法
により、図１４に示した構造と同様の構造を得る。次
に、ソース・ドレイン領域１０を形成するために、Ａｓ
イオン１９を、１０〜１００ｋｅＶ、１×１０15〜８×
１０15／ｃｍ2の条件でシリコン基板１内にイオン注入
する。Ａｓイオン１９の注入により、シリコン基板１の
主面内には非晶質領域２１が形成される。Ａｓイオン１
９は、シリコン基板１の深さ方向のみならず、横方向に
も散乱する。このため、サイドウォール６の下方におけ
るシリコン基板１の一部もＡｓイオン１９の注入によっ
て非晶質化され、その結果、非晶質領域２１のゲート構
造側の端部は、サイドウォール６の下方に存在する格好
となる。また、Ａｓイオン１９はゲート電極４の上面内
にもイオン注入され、その結果、ゲート電極４の上面内
に非晶質領域２２が形成される（図１８）。
実施の形態６に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態５と同様の方法
により、図１４に示した構造と同様の構造を得る。次
に、ソース・ドレイン領域１０を形成するために、Ａｓ
イオン１９を、１０〜１００ｋｅＶ、１×１０15〜８×
１０15／ｃｍ2の条件でシリコン基板１内にイオン注入
する。Ａｓイオン１９の注入により、シリコン基板１の
主面内には非晶質領域２１が形成される。Ａｓイオン１
９は、シリコン基板１の深さ方向のみならず、横方向に
も散乱する。このため、サイドウォール６の下方におけ
るシリコン基板１の一部もＡｓイオン１９の注入によっ
て非晶質化され、その結果、非晶質領域２１のゲート構
造側の端部は、サイドウォール６の下方に存在する格好
となる。また、Ａｓイオン１９はゲート電極４の上面内
にもイオン注入され、その結果、ゲート電極４の上面内
に非晶質領域２２が形成される（図１８）。
【００５１】次に、スパッタ法により、１０〜１６０オ
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域２１，２２
がシリサイド化され、Ｃｏシリサイド層９，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１９）。
ングストロームの膜厚を有するＣｏ膜を全面に形成した
後、熱処理を行う。これにより、非晶質領域２１，２２
がシリサイド化され、Ｃｏシリサイド層９，５が形成さ
れる。その後、未反応のＣｏ膜を除去する（図１９）。
【００５２】次に、４００〜１１００℃で１秒〜３６０
分の熱処理を行うことにより、シリコン基板１内に注入
されたＡｓイオン１９を熱拡散し、シリコン基板１の主
面内にソース・ドレイン領域１０を形成する。
分の熱処理を行うことにより、シリコン基板１内に注入
されたＡｓイオン１９を熱拡散し、シリコン基板１の主
面内にソース・ドレイン領域１０を形成する。
【００５３】このように本実施の形態６に係る半導体装
置の製造方法によれば、ソース・ドレイン領域１０を形
成するためのＡｓイオン１９の注入により非晶質領域２
１が形成されることを利用して、Ａｓイオン１９を熱拡
散する前に、Ｃｏシリサイド層９を形成する。これによ
り、サイドウォール６及びゲート構造から露出するソー
ス・ドレイン領域１０の上面から、サイドウォール６の
下方にまで延在するＣｏシリサイド層９を簡易に形成す
ることができる。
置の製造方法によれば、ソース・ドレイン領域１０を形
成するためのＡｓイオン１９の注入により非晶質領域２
１が形成されることを利用して、Ａｓイオン１９を熱拡
散する前に、Ｃｏシリサイド層９を形成する。これによ
り、サイドウォール６及びゲート構造から露出するソー
ス・ドレイン領域１０の上面から、サイドウォール６の
下方にまで延在するＣｏシリサイド層９を簡易に形成す
ることができる。
【００５４】実施の形態７．図２０，２１は、本発明の
実施の形態７に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態５と同様の方法
により、図１４に示した構造と同様の構造を得る。次
に、Ａｓイオンをシリコン基板１内にイオン注入した
後、熱処理を行うことにより、シリコン基板１の主面内
にソース・ドレイン領域１０を形成する（図２０）。
実施の形態７に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態５と同様の方法
により、図１４に示した構造と同様の構造を得る。次
に、Ａｓイオンをシリコン基板１内にイオン注入した
後、熱処理を行うことにより、シリコン基板１の主面内
にソース・ドレイン領域１０を形成する（図２０）。
【００５５】次に、ウェハを回転させながら、Ｓｉイオ
ン１６等の重イオンを、シリコン基板１の主面の法線方
向に対して７〜４５度の斜方から、５〜２０ｋｅＶ、１
×１０14〜１×１０16／ｃｍ2の条件でシリコン基板１
の主面内にイオン注入する。これにより、シリコン基板
１の主面内に非晶質領域２０が形成される。また、ゲー
ト電極４の上面内に非晶質領域１８が形成される（図２
１）。次に、スパッタ法によりＣｏ膜を全面に形成した
後、熱処理を行うことによりＣｏシリサイド層９，５を
形成する。その後、未反応のＣｏ膜を除去する。
ン１６等の重イオンを、シリコン基板１の主面の法線方
向に対して７〜４５度の斜方から、５〜２０ｋｅＶ、１
×１０14〜１×１０16／ｃｍ2の条件でシリコン基板１
の主面内にイオン注入する。これにより、シリコン基板
１の主面内に非晶質領域２０が形成される。また、ゲー
ト電極４の上面内に非晶質領域１８が形成される（図２
１）。次に、スパッタ法によりＣｏ膜を全面に形成した
後、熱処理を行うことによりＣｏシリサイド層９，５を
形成する。その後、未反応のＣｏ膜を除去する。
【００５６】このように本実施の形態７に係る半導体装
置の製造方法によれば、非晶質領域２０を形成するため
のＳｉイオン１６を、シリコン基板１の主面の法線方向
に対して斜方からシリコン基板１内にイオン注入する。
従って、Ｓｉイオン１６をシリコン基板１の主面の法線
方向に対してほぼ平行にイオン注入する上記実施の形態
５に係る半導体装置の製造方法（図１５参照）と比較す
ると、サイドウォール６の下方への非晶質領域２０の延
在量を大きくすることができる。
置の製造方法によれば、非晶質領域２０を形成するため
のＳｉイオン１６を、シリコン基板１の主面の法線方向
に対して斜方からシリコン基板１内にイオン注入する。
従って、Ｓｉイオン１６をシリコン基板１の主面の法線
方向に対してほぼ平行にイオン注入する上記実施の形態
５に係る半導体装置の製造方法（図１５参照）と比較す
ると、サイドウォール６の下方への非晶質領域２０の延
在量を大きくすることができる。
【００５７】なお、上記実施の形態４に係る半導体装置
の製造方法に関して、図９に示した工程において、Ｓｉ
イオン１６をシリコン基板１の主面の法線方向に対して
７〜４５度の斜方からシリコン基板１内にイオン注入す
ることもできる。これにより、ゲート構造の下方への非
晶質領域１７の延在量を大きくすることができる。
の製造方法に関して、図９に示した工程において、Ｓｉ
イオン１６をシリコン基板１の主面の法線方向に対して
７〜４５度の斜方からシリコン基板１内にイオン注入す
ることもできる。これにより、ゲート構造の下方への非
晶質領域１７の延在量を大きくすることができる。
【００５８】実施の形態８．図２２，２３は、本発明の
実施の形態８に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態４と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
ゲート電極４の下方以外のシリコン酸化膜１１を除去し
てゲート絶縁膜３を形成した後、ＣＶＤ法により、１０
０〜３０００オングストロームの膜厚を有するシリコン
窒化膜を全面に形成する。その後、シリコン基板１の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によってそのシリコン窒化膜をエッチバックするこ
とにより、ゲート構造の側面上に、シリコン窒化膜から
成るサイドウォール２３を形成する。シリコン窒化膜は
シリコン基板１との間の応力が強いため、サイドウォー
ル２３と第１拡散領域１５との界面には大きなひずみが
生じ、結晶欠陥領域２４が発生している（図２２）。
実施の形態８に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態４と同様の方法
により、図８に示した構造と同様の構造を得る。次に、
ゲート電極４の下方以外のシリコン酸化膜１１を除去し
てゲート絶縁膜３を形成した後、ＣＶＤ法により、１０
０〜３０００オングストロームの膜厚を有するシリコン
窒化膜を全面に形成する。その後、シリコン基板１の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によってそのシリコン窒化膜をエッチバックするこ
とにより、ゲート構造の側面上に、シリコン窒化膜から
成るサイドウォール２３を形成する。シリコン窒化膜は
シリコン基板１との間の応力が強いため、サイドウォー
ル２３と第１拡散領域１５との界面には大きなひずみが
生じ、結晶欠陥領域２４が発生している（図２２）。
【００５９】次に、スパッタ法によりＣｏ膜を全面に形
成した後、熱処理を行うことによりＣｏシリサイド層
８，５を形成する。その後、未反応のＣｏ膜を除去する
（図２３）。
成した後、熱処理を行うことによりＣｏシリサイド層
８，５を形成する。その後、未反応のＣｏ膜を除去する
（図２３）。
【００６０】このように本実施の形態８に係る半導体装
置の製造方法によれば、ゲート構造の側面上に、シリコ
ン基板１との間の応力が強い材質から成るサイドウォー
ル２３を形成する。従って、この強い応力によって結晶
欠陥領域２４を形成することができ、ゲート構造及びサ
イドウォール２３から露出するソース・ドレイン領域１
０の上面から、サイドウォール６の下方あるいはゲート
構造の端部の下方にまで延在するＣｏシリサイド層９，
８を適切に形成することができる。
置の製造方法によれば、ゲート構造の側面上に、シリコ
ン基板１との間の応力が強い材質から成るサイドウォー
ル２３を形成する。従って、この強い応力によって結晶
欠陥領域２４を形成することができ、ゲート構造及びサ
イドウォール２３から露出するソース・ドレイン領域１
０の上面から、サイドウォール６の下方あるいはゲート
構造の端部の下方にまで延在するＣｏシリサイド層９，
８を適切に形成することができる。
【００６１】実施の形態９．図２４，２５は、本発明の
実施の形態９に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態７と同様の方法
により、図２０に示した構造と同様の構造を得る。次
に、等方性エッチング法によって、露出しているシリコ
ン基板１の主面を選択エッチングすることにより、凹部
２５を形成する。このとき、ゲート電極４の上面も選択
エッチングされる（図２４）。
実施の形態９に係る半導体装置の製造方法を工程順に示
す断面図である。まず、上記実施の形態７と同様の方法
により、図２０に示した構造と同様の構造を得る。次
に、等方性エッチング法によって、露出しているシリコ
ン基板１の主面を選択エッチングすることにより、凹部
２５を形成する。このとき、ゲート電極４の上面も選択
エッチングされる（図２４）。
【００６２】次に、スパッタ法によりＣｏ膜を全面に形
成した後、熱処理を行うことによりＣｏシリサイド層２
６，５を形成する。その後、未反応のＣｏ膜を除去する
（図２５）。
成した後、熱処理を行うことによりＣｏシリサイド層２
６，５を形成する。その後、未反応のＣｏ膜を除去する
（図２５）。
【００６３】このように本実施の形態９に係る半導体装
置の製造方法によれば、スパッタ法によってＣｏ膜を形
成する前に、シリコン基板１の主面を予め掘り下げて凹
部２５を形成する。従って、スパッタ工程において凹部
２５の側面に金属材料が付着しやすいため、横方向への
Ｃｏシリサイドの成長が促進される。その結果、ゲート
構造及びサイドウォール６から露出するソース・ドレイ
ン領域１０の上面から、サイドウォール６の下方にまで
延在するＣｏシリサイド層２６を適切に形成することが
できる。
置の製造方法によれば、スパッタ法によってＣｏ膜を形
成する前に、シリコン基板１の主面を予め掘り下げて凹
部２５を形成する。従って、スパッタ工程において凹部
２５の側面に金属材料が付着しやすいため、横方向への
Ｃｏシリサイドの成長が促進される。その結果、ゲート
構造及びサイドウォール６から露出するソース・ドレイ
ン領域１０の上面から、サイドウォール６の下方にまで
延在するＣｏシリサイド層２６を適切に形成することが
できる。
【００６４】また、ゲート電極４の上面を所定の深さだ
け掘り下げた後にＣｏシリサイド層５を形成するため、
Ｃｏシリサイド層５の上面はサイドウォール６の上端部
よりも低くなる。従って、Ｃｏシリサイド層５とＣｏシ
リサイド層２６あるいはソース・ドレイン領域１０との
短絡を防止することができる。
け掘り下げた後にＣｏシリサイド層５を形成するため、
Ｃｏシリサイド層５の上面はサイドウォール６の上端部
よりも低くなる。従って、Ｃｏシリサイド層５とＣｏシ
リサイド層２６あるいはソース・ドレイン領域１０との
短絡を防止することができる。
【００６５】実施の形態１０．図２６〜３１は、本発明
の実施の形態１０に係る半導体装置の製造方法を工程順
に示す断面図である。まず、上記実施の形態４と同様の
方法により、図４に示した構造と同様の構造を得る。次
に、ＣＶＤ法により、３００〜３０００オングストロー
ムの膜厚を有するマスク酸化膜２７をポリシリコン膜１
２上に形成する（図２６）。
の実施の形態１０に係る半導体装置の製造方法を工程順
に示す断面図である。まず、上記実施の形態４と同様の
方法により、図４に示した構造と同様の構造を得る。次
に、ＣＶＤ法により、３００〜３０００オングストロー
ムの膜厚を有するマスク酸化膜２７をポリシリコン膜１
２上に形成する（図２６）。
【００６６】次に、写真製版法により、所定の開口パタ
ーンを有するレジストをマスク酸化膜２７上に形成した
後、異方性ドライエッチング法によってマスク酸化膜２
７及びポリシリコン膜１２をエッチングする。これによ
り、マスク酸化膜２８によって上面が覆われたゲート電
極４を形成する。その後、レジストを除去する（図２
７）。
ーンを有するレジストをマスク酸化膜２７上に形成した
後、異方性ドライエッチング法によってマスク酸化膜２
７及びポリシリコン膜１２をエッチングする。これによ
り、マスク酸化膜２８によって上面が覆われたゲート電
極４を形成する。その後、レジストを除去する（図２
７）。
【００６７】次に、Ｂイオンをシリコン基板１内にイオ
ン注入することによりポケット層を形成した後、Ａｓイ
オンをシリコン基板１内にイオン注入して熱処理を行う
ことにより、シリコン基板１の主面内に第１拡散領域を
形成する。その後、ゲート電極４の下方以外のシリコン
酸化膜１１を除去してゲート絶縁膜３を形成した後、ゲ
ート絶縁膜３、ゲート電極４、及びマスク酸化膜２８が
この順に積層された積層構造を有するゲート構造の側面
上に、シリコン酸化膜から成るサイドウォール６を形成
する。その後、Ａｓイオンをシリコン基板１内にイオン
注入して熱処理を行うことにより、シリコン基板１の主
面内にソース・ドレイン領域１０を形成する（図２
８）。
ン注入することによりポケット層を形成した後、Ａｓイ
オンをシリコン基板１内にイオン注入して熱処理を行う
ことにより、シリコン基板１の主面内に第１拡散領域を
形成する。その後、ゲート電極４の下方以外のシリコン
酸化膜１１を除去してゲート絶縁膜３を形成した後、ゲ
ート絶縁膜３、ゲート電極４、及びマスク酸化膜２８が
この順に積層された積層構造を有するゲート構造の側面
上に、シリコン酸化膜から成るサイドウォール６を形成
する。その後、Ａｓイオンをシリコン基板１内にイオン
注入して熱処理を行うことにより、シリコン基板１の主
面内にソース・ドレイン領域１０を形成する（図２
８）。
【００６８】次に、等方性エッチング法によって、露出
しているシリコン基板１の主面を選択エッチングするこ
とにより、凹部２５を形成する（図２９）。次に、スパ
ッタ法によりＣｏ膜を全面に形成した後、熱処理を行う
ことによりＣｏシリサイド層２６を形成する。その後、
未反応のＣｏ膜を除去する（図３０）。
しているシリコン基板１の主面を選択エッチングするこ
とにより、凹部２５を形成する（図２９）。次に、スパ
ッタ法によりＣｏ膜を全面に形成した後、熱処理を行う
ことによりＣｏシリサイド層２６を形成する。その後、
未反応のＣｏ膜を除去する（図３０）。
【００６９】なお、ゲート電極４の上面をシリサイド化
する必要がある場合は、図２９に示す工程が終了した
後、ウェットエッチング法によってマスク酸化膜２８を
除去すればよい。これにより、Ｃｏ膜はゲート電極４の
上面上にも形成され、熱処理を行うことによりＣｏシリ
サイド層５を形成することができる（図３１）。
する必要がある場合は、図２９に示す工程が終了した
後、ウェットエッチング法によってマスク酸化膜２８を
除去すればよい。これにより、Ｃｏ膜はゲート電極４の
上面上にも形成され、熱処理を行うことによりＣｏシリ
サイド層５を形成することができる（図３１）。
【００７０】このように本実施の形態１０に係る半導体
装置の製造方法によれば、スパッタ法によってＣｏ膜を
形成する前に、シリコン基板１の主面を予め掘り下げて
凹部２５を形成する。従って、上記実施の形態９と同様
の理由により、サイドウォール６の下方にまで延在する
Ｃｏシリサイド層２６を適切に形成することができる。
装置の製造方法によれば、スパッタ法によってＣｏ膜を
形成する前に、シリコン基板１の主面を予め掘り下げて
凹部２５を形成する。従って、上記実施の形態９と同様
の理由により、サイドウォール６の下方にまで延在する
Ｃｏシリサイド層２６を適切に形成することができる。
【００７１】また、マスク酸化膜２８を除去した後にＣ
ｏシリサイド層５を形成するため、Ｃｏシリサイド層５
の上面はサイドウォール６の上端部よりも低くなる。従
って、Ｃｏシリサイド層５とＣｏシリサイド層２６ある
いはソース・ドレイン領域１０との短絡を防止すること
ができる。
ｏシリサイド層５を形成するため、Ｃｏシリサイド層５
の上面はサイドウォール６の上端部よりも低くなる。従
って、Ｃｏシリサイド層５とＣｏシリサイド層２６ある
いはソース・ドレイン領域１０との短絡を防止すること
ができる。
【００７２】実施の形態１１．図３２〜３５は、本発明
の実施の形態１１に係る半導体装置の製造方法を工程順
に示す断面図である。まず、上記実施の形態４と同様の
方法により、図８に示した構造と同様の構造を得る。次
に、ゲート電極４の下方以外のシリコン酸化膜１１を除
去してゲート絶縁膜３を形成した後、ＣＶＤ法により、
１００〜２０００オングストロームの膜厚を有するシリ
コン酸化膜２９を形成する（図３２）。
の実施の形態１１に係る半導体装置の製造方法を工程順
に示す断面図である。まず、上記実施の形態４と同様の
方法により、図８に示した構造と同様の構造を得る。次
に、ゲート電極４の下方以外のシリコン酸化膜１１を除
去してゲート絶縁膜３を形成した後、ＣＶＤ法により、
１００〜２０００オングストロームの膜厚を有するシリ
コン酸化膜２９を形成する（図３２）。
【００７３】次に、シリコン基板１の深さ方向にエッチ
ングレートの高い異方性ドライエッチング法によってシ
リコン酸化膜２９をエッチバックすることにより、ゲー
ト構造の側面上にサイドウォール６を形成する。また、
このときの異方性ドライエッチングによってシリコン基
板１の主面を併せてエッチングすることにより、凹部２
５を形成する（図３３）。
ングレートの高い異方性ドライエッチング法によってシ
リコン酸化膜２９をエッチバックすることにより、ゲー
ト構造の側面上にサイドウォール６を形成する。また、
このときの異方性ドライエッチングによってシリコン基
板１の主面を併せてエッチングすることにより、凹部２
５を形成する（図３３）。
【００７４】次に、Ａｓイオンをシリコン基板１内にイ
オン注入して熱処理を行うことにより、シリコン基板１
の主面内にソース・ドレイン領域１０を形成する（図３
４）。次に、スパッタ法によりＣｏ膜を全面に形成した
後、熱処理を行うことによりＣｏシリサイド層２６，５
を形成する。その後、未反応のＣｏ膜を除去する（図３
５）。
オン注入して熱処理を行うことにより、シリコン基板１
の主面内にソース・ドレイン領域１０を形成する（図３
４）。次に、スパッタ法によりＣｏ膜を全面に形成した
後、熱処理を行うことによりＣｏシリサイド層２６，５
を形成する。その後、未反応のＣｏ膜を除去する（図３
５）。
【００７５】このように本実施の形態１１に係る半導体
装置の製造方法によれば、スパッタ法によってＣｏ膜を
形成する前に、シリコン基板１の主面を予め掘り下げて
凹部２５を形成する。従って、上記実施の形態９と同様
の理由により、サイドウォール６の下方にまで延在する
Ｃｏシリサイド層２６を適切に形成することができる。
装置の製造方法によれば、スパッタ法によってＣｏ膜を
形成する前に、シリコン基板１の主面を予め掘り下げて
凹部２５を形成する。従って、上記実施の形態９と同様
の理由により、サイドウォール６の下方にまで延在する
Ｃｏシリサイド層２６を適切に形成することができる。
【００７６】また、サイドウォール６を形成するための
異方性ドライエッチングによって併せて凹部２５を形成
するため、凹部２５を簡易に形成することができる。
異方性ドライエッチングによって併せて凹部２５を形成
するため、凹部２５を簡易に形成することができる。
【００７７】実施の形態１２．図３６は、本発明の実施
の形態１２に係る半導体装置の製造方法の一工程を示す
断面図である。上記実施の形態９〜１１に係る半導体装
置の製造方法を基礎として、Ｃｏ膜を全面に形成する工
程において、ウェハを回転させながら、Ｃｏ膜の材質た
る金属材料５０をシリコン基板１の主面の法線方向に対
して斜方から凹部２５の表面上にスパッタする。
の形態１２に係る半導体装置の製造方法の一工程を示す
断面図である。上記実施の形態９〜１１に係る半導体装
置の製造方法を基礎として、Ｃｏ膜を全面に形成する工
程において、ウェハを回転させながら、Ｃｏ膜の材質た
る金属材料５０をシリコン基板１の主面の法線方向に対
して斜方から凹部２５の表面上にスパッタする。
【００７８】このように本実施の形態１２に係る半導体
装置の製造方法によれば、凹部２５の側面上にも金属材
料５０を適切に付着させることができる。また、ウェハ
を回転させながらスパッタを行うことにより、方向依存
性を抑制することができる。
装置の製造方法によれば、凹部２５の側面上にも金属材
料５０を適切に付着させることができる。また、ウェハ
を回転させながらスパッタを行うことにより、方向依存
性を抑制することができる。
【００７９】
【発明の効果】この発明のうち請求項１に係るものによ
れば、ソース・ドレイン抵抗の低減効果を有する金属−
半導体化合物領域が、ゲート構造から露出するソース・
ドレイン領域の上面内のみならず、ゲート構造から露出
するソース・ドレイン領域の上面から、少なくともサイ
ドウォールの下方にまで延在して形成されている。従っ
て、ソース・ドレイン領域のシート抵抗が減り伝搬遅延
速度が改善されて動作速度の高速化を実現できるととも
に、ソース・ドレイン抵抗が低減されて電流駆動能力の
向上を図ることができる。
れば、ソース・ドレイン抵抗の低減効果を有する金属−
半導体化合物領域が、ゲート構造から露出するソース・
ドレイン領域の上面内のみならず、ゲート構造から露出
するソース・ドレイン領域の上面から、少なくともサイ
ドウォールの下方にまで延在して形成されている。従っ
て、ソース・ドレイン領域のシート抵抗が減り伝搬遅延
速度が改善されて動作速度の高速化を実現できるととも
に、ソース・ドレイン抵抗が低減されて電流駆動能力の
向上を図ることができる。
【００８０】また、この発明のうち請求項２に係るもの
によれば、ソース・ドレイン抵抗の低減効果を有する金
属−半導体化合物領域が、ゲート構造から露出するソー
ス・ドレイン領域の上面から、ゲート構造の端部の下方
にまで延在して形成されている。従って、ソース・ドレ
イン抵抗の低減効果が大きいため、動作速度の高速化及
び電流駆動能力の向上を適切に図ることができる。
によれば、ソース・ドレイン抵抗の低減効果を有する金
属−半導体化合物領域が、ゲート構造から露出するソー
ス・ドレイン領域の上面から、ゲート構造の端部の下方
にまで延在して形成されている。従って、ソース・ドレ
イン抵抗の低減効果が大きいため、動作速度の高速化及
び電流駆動能力の向上を適切に図ることができる。
【００８１】また、この発明のうち請求項３に係るもの
によれば、ゲート構造の下方には金属−半導体化合物領
域が存在しないため、ゲート絶縁膜を介したゲート電極
と金属−半導体化合物領域との短絡を防止することがで
きる。
によれば、ゲート構造の下方には金属−半導体化合物領
域が存在しないため、ゲート絶縁膜を介したゲート電極
と金属−半導体化合物領域との短絡を防止することがで
きる。
【００８２】また、この発明のうち請求項４に係るもの
によれば、金属−半導体化合物領域はソース・ドレイン
領域内に形成されているため、金属−半導体化合物領域
から基板に流れるリーク電流を抑制することができる。
によれば、金属−半導体化合物領域はソース・ドレイン
領域内に形成されているため、金属−半導体化合物領域
から基板に流れるリーク電流を抑制することができる。
【００８３】また、この発明のうち請求項５に係るもの
によれば、非晶質領域は単結晶基板に比べてシリサイド
化が進行しやすいため、金属−半導体化合物領域の形成
予定領域に非晶質領域を予め形成した後、その非晶質領
域をシリサイド化することにより、金属−半導体化合物
領域を適切に形成することができる。
によれば、非晶質領域は単結晶基板に比べてシリサイド
化が進行しやすいため、金属−半導体化合物領域の形成
予定領域に非晶質領域を予め形成した後、その非晶質領
域をシリサイド化することにより、金属−半導体化合物
領域を適切に形成することができる。
【００８４】また、この発明のうち請求項６に係るもの
によれば、基板内に注入された重イオンの横方向への散
乱により、ゲート構造の端部の下方にも非晶質領域が形
成され、その結果、ゲート構造の端部の下方にまで延在
する金属−半導体化合物領域を形成することができる。
によれば、基板内に注入された重イオンの横方向への散
乱により、ゲート構造の端部の下方にも非晶質領域が形
成され、その結果、ゲート構造の端部の下方にまで延在
する金属−半導体化合物領域を形成することができる。
【００８５】また、この発明のうち請求項７に係るもの
によれば、基板内に注入された重イオンの横方向への散
乱により、サイドウォールの下方にも非晶質領域が形成
され、その結果、サイドウォールの下方にまで延在する
金属−半導体化合物領域を形成することができる。
によれば、基板内に注入された重イオンの横方向への散
乱により、サイドウォールの下方にも非晶質領域が形成
され、その結果、サイドウォールの下方にまで延在する
金属−半導体化合物領域を形成することができる。
【００８６】また、この発明のうち請求項８に係るもの
によれば、非晶質領域を形成するための重イオンを、基
板の主面の法線方向に対して斜方から基板内に導入す
る。従って、重イオンを基板の主面の法線方向に対して
ほぼ平行に導入する場合と比較すると、ゲート構造の下
方あるいはサイドウォールの下方への非晶質領域の延在
量を大きくすることができる。
によれば、非晶質領域を形成するための重イオンを、基
板の主面の法線方向に対して斜方から基板内に導入す
る。従って、重イオンを基板の主面の法線方向に対して
ほぼ平行に導入する場合と比較すると、ゲート構造の下
方あるいはサイドウォールの下方への非晶質領域の延在
量を大きくすることができる。
【００８７】また、この発明のうち請求項９に係るもの
によれば、ソース・ドレイン領域を形成するための不純
物の導入によって非晶質領域が形成されることを利用し
て、導入した不純物を熱拡散する前に、金属−半導体化
合物領域を形成する。これにより、ゲート構造及びサイ
ドウォールから露出するソース・ドレイン領域の上面か
ら、サイドウォールの下方にまで延在する金属−半導体
化合物領域を簡易に形成することができる。
によれば、ソース・ドレイン領域を形成するための不純
物の導入によって非晶質領域が形成されることを利用し
て、導入した不純物を熱拡散する前に、金属−半導体化
合物領域を形成する。これにより、ゲート構造及びサイ
ドウォールから露出するソース・ドレイン領域の上面か
ら、サイドウォールの下方にまで延在する金属−半導体
化合物領域を簡易に形成することができる。
【００８８】また、この発明のうち請求項１０に係るも
のによれば、基板とサイドウォールと間の強い応力によ
って基板内に結晶欠陥領域を形成することができ、その
結果、サイドウォールの下方あるいはゲート構造の端部
の下方にまで延在する金属−半導体化合物領域を形成す
ることができる。
のによれば、基板とサイドウォールと間の強い応力によ
って基板内に結晶欠陥領域を形成することができ、その
結果、サイドウォールの下方あるいはゲート構造の端部
の下方にまで延在する金属−半導体化合物領域を形成す
ることができる。
【００８９】また、この発明のうち請求項１１に係るも
のによれば、金属−半導体化合物領域を形成するための
金属材料が凹部の側面に付着しやすいため、横方向への
シリサイド化が促進され、その結果、サイドウォールの
下方にまで延在する金属−半導体化合物領域を形成する
ことができる。
のによれば、金属−半導体化合物領域を形成するための
金属材料が凹部の側面に付着しやすいため、横方向への
シリサイド化が促進され、その結果、サイドウォールの
下方にまで延在する金属−半導体化合物領域を形成する
ことができる。
【００９０】また、この発明のうち請求項１２に係るも
のによれば、凹部を形成するにあたり、ゲート構造とは
反対側のサイドウォール端部の下方の基板もエッチング
されるため、サイドウォールの下方への金属−半導体化
合物領域の延在量を大きくすることができる。
のによれば、凹部を形成するにあたり、ゲート構造とは
反対側のサイドウォール端部の下方の基板もエッチング
されるため、サイドウォールの下方への金属−半導体化
合物領域の延在量を大きくすることができる。
【００９１】また、この発明のうち請求項１３に係るも
のによれば、サイドウォールを形成するための異方性ド
ライエッチングによって併せて凹部を形成するため、凹
部を簡易に形成することができる。
のによれば、サイドウォールを形成するための異方性ド
ライエッチングによって併せて凹部を形成するため、凹
部を簡易に形成することができる。
【００９２】また、この発明のうち請求項１４に係るも
のによれば、凹部の側面上にも金属材料を適切に付着さ
せることができる。
のによれば、凹部の側面上にも金属材料を適切に付着さ
せることができる。
【００９３】また、この発明のうち請求項１５に係るも
のによれば、ゲート電極の上面を所定の深さだけ掘り下
げた後に金属−半導体化合物層を形成するため、金属−
半導体化合物層の上面はサイドウォールの上端部よりも
低くなる。従って、金属−半導体化合物層と金属−半導
体化合物領域との短絡を防止することができる。
のによれば、ゲート電極の上面を所定の深さだけ掘り下
げた後に金属−半導体化合物層を形成するため、金属−
半導体化合物層の上面はサイドウォールの上端部よりも
低くなる。従って、金属−半導体化合物層と金属−半導
体化合物領域との短絡を防止することができる。
【００９４】また、この発明のうち請求項１６に係るも
のによれば、マスク絶縁膜を除去した後に金属−半導体
化合物層を形成するため、金属−半導体化合物層の上面
はサイドウォールの上端部よりも低くなる。従って、金
属−半導体化合物層と金属−半導体化合物領域との短絡
を防止することができる。
のによれば、マスク絶縁膜を除去した後に金属−半導体
化合物層を形成するため、金属−半導体化合物層の上面
はサイドウォールの上端部よりも低くなる。従って、金
属−半導体化合物層と金属−半導体化合物領域との短絡
を防止することができる。
【００９５】また、この発明のうち請求項１７に係るも
のによれば、金属−半導体化合物領域はソース・ドレイ
ン領域内に形成されているため、金属−半導体化合物領
域から基板に流れるリーク電流を抑制することができ
る。
のによれば、金属−半導体化合物領域はソース・ドレイ
ン領域内に形成されているため、金属−半導体化合物領
域から基板に流れるリーク電流を抑制することができ
る。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図３】 本発明の実施の形態３に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図４】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態４に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態６に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態８に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態８に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態９に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態９に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２８】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２９】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３０】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３１】 本発明の実施の形態１０に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３２】 本発明の実施の形態１１に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３３】 本発明の実施の形態１１に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３４】 本発明の実施の形態１１に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３５】 本発明の実施の形態１１に係る半導体装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３６】 本発明の実施の形態１２に係る半導体装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図３７】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３８】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３９】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図４０】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
１ シリコン基板、３ ゲート絶縁膜、４ ゲート電
極、５，８，９，２６Ｃｏシリサイド層、６，２３ サ
イドウォール、７，１０ ソース・ドレイン領域、１
４，１９ Ａｓイオン、１５ 第１拡散領域、１６ Ｓ
ｉイオン、１７，１８，２０〜２２ 非晶質領域、２４
結晶欠陥領域、２５ 凹部、２７，２８マスク酸化
膜、２９ シリコン酸化膜、５０ 金属材料。
極、５，８，９，２６Ｃｏシリサイド層、６，２３ サ
イドウォール、７，１０ ソース・ドレイン領域、１
４，１９ Ａｓイオン、１５ 第１拡散領域、１６ Ｓ
ｉイオン、１７，１８，２０〜２２ 非晶質領域、２４
結晶欠陥領域、２５ 凹部、２７，２８マスク酸化
膜、２９ シリコン酸化膜、５０ 金属材料。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/46 Ｓ (72)発明者 西田 征男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 敏之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB22 BB25 BB26 BB27 BB28 CC01 CC05 DD02 DD04 DD21 DD24 DD26 DD37 DD84 FF26 GG09 GG14 5F040 DA10 DA17 DA18 DA22 DB01 EC01 EC07 EC13 EF02 EF03 EH02 EK01 FA04 FA05 FA16 FA17 FB02 FB04 FC13 FC15 FC19 FC21 FC23
Claims (17)
- 【請求項１】 基板と、 前記基板の主面上に選択的に形成され、ゲート絶縁膜及
びゲート電極がこの順に積層された積層構造を有するゲ
ート構造と、 前記ゲート構造の側面上に形成されたサイドウォール
と、 前記基板の前記主面内に選択的に形成され、前記サイド
ウォールの下方における不純物濃度が１×１０19／ｃｍ
3以上のソース・ドレイン領域と、 前記基板の前記主面内において、前記ゲート構造から露
出する前記ソース・ドレイン領域の上面から、少なくと
も前記サイドウォールの下方にまで延在して形成された
金属−半導体化合物領域とを備える半導体装置。 - 【請求項２】 前記金属−半導体化合物領域の前記ゲー
ト構造側の端部は、前記ゲート構造の端部の下方に存在
することを特徴とする、請求項１に記載の半導体装置。 - 【請求項３】 前記金属−半導体化合物領域の前記ゲー
ト構造側の端部は、前記サイドウォールの下方に存在す
ることを特徴とする、請求項１に記載の半導体装置。 - 【請求項４】 前記金属−半導体化合物領域の前記ゲー
ト構造側の端部は、前記ソース・ドレイン領域内に存在
することを特徴とする、請求項１〜３のいずれか一つに
記載の半導体装置。 - 【請求項５】 （ａ）基板の主面上に、ゲート絶縁膜及
びゲート電極がこの順に積層された積層構造を有するゲ
ート構造を選択的に形成する工程と、 （ｂ）前記基板の前記主面内において、後に形成される
金属−半導体化合物領域の形成予定領域に非晶質領域を
形成する工程と、 （ｃ）前記非晶質領域をシリサイド化することにより前
記金属−半導体化合物領域を形成する工程とを備える、
半導体装置の製造方法。 - 【請求項６】 前記工程（ｂ）において、前記非晶質領
域は、前記ゲート構造をマスクとして前記基板内に重イ
オンを導入することにより形成される、請求項５に記載
の半導体装置の製造方法。 - 【請求項７】 前記工程（ｂ）において、前記非晶質領
域は、 （ｂ−１）前記ゲート構造の側面上にサイドウォールを
形成する工程と、 （ｂ−２）前記ゲート構造及び前記サイドウォールをマ
スクとして前記基板内に重イオンを導入する工程とによ
り形成される、請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記工程（ｂ）において、前記重イオン
は、前記基板の前記主面の法線方向に対して斜方から前
記基板内に導入される、請求項６又は７に記載の半導体
装置の製造方法。 - 【請求項９】 （ｄ）前記ゲート構造の側面上にサイド
ウォールを形成する工程と、 （ｅ）前記ゲート構造及び前記サイドウォールをマスク
として前記基板内に不純物を導入する工程と、 （ｆ）前記基板内に導入した前記不純物を熱拡散するこ
とにより、前記基板の前記主面内にソース・ドレイン領
域を形成する工程とをさらに備え、 前記工程（ｂ）において、前記非晶質領域は、前記工程
（ｅ）における前記不純物の導入によって併せて形成さ
れ、 前記工程（ｃ）は、前記工程（ｅ）と前記工程（ｆ）と
の間に実行される、請求項５に記載の半導体装置の製造
方法。 - 【請求項１０】 前記工程（ｂ）において、前記非晶質
領域は、前記基板との間の応力が前記基板を非晶質化す
るほどに強い材質によって構成されたサイドウォールを
前記ゲート構造の側面上に形成することにより形成され
る、請求項５に記載の半導体装置の製造方法。 - 【請求項１１】 （ａ）基板の主面上に、ゲート絶縁膜
及びゲート電極がこの順に積層された積層構造を有する
ゲート構造を選択的に形成する工程と、 （ｂ）前記ゲート構造の側面上にサイドウォールを形成
する工程と、 （ｃ）前記ゲート構造及び前記サイドウォールが形成さ
れていない部分の前記基板の前記主面を掘り下げて凹部
を形成する工程と、 （ｄ）前記凹部の表面から前記基板をシリサイド化する
ことにより金属−半導体化合物領域を形成する工程とを
備える、半導体装置の製造方法。 - 【請求項１２】 前記工程（ｃ）において、前記凹部
は、前記基板を等方性エッチングすることにより形成さ
れる、請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記工程（ｂ）において、前記サイド
ウォールは、 （ｂ−１）前記工程（ａ）により得られる構造上に絶縁
膜を形成する工程と、 （ｂ−２）前記基板の深さ方向にエッチングレートの高
い異方性エッチングにより前記絶縁膜をエッチングする
工程とにより形成され、 前記工程（ｃ）において、前記凹部は、前記異方性エッ
チングにより併せて形成される、請求項１１に記載の半
導体装置の製造方法。 - 【請求項１４】 前記工程（ｄ）は、 （ｄ−１）金属材料をスパッタすることにより、前記凹
部の表面上に金属膜を形成する工程と、 （ｄ−２）熱処理により前記金属膜と前記基板とを反応
させて前記金属−半導体化合物領域を形成する工程とを
有し、 前記工程（ｄ−１）において、前記金属材料は、前記基
板の前記主面の法線方向に対して斜方から前記凹部の表
面上にスパッタされる、請求項１１に記載の半導体装置
の製造方法。 - 【請求項１５】 （ｅ）前記ゲート電極の上面を所定の
深さだけ掘り下げる工程と、 （ｆ）前記工程（ｅ）よりも後に実行され、前記ゲート
電極の上面をシリサイド化することにより金属−半導体
化合物層を形成する工程とをさらに備える、請求項１１
に記載の半導体装置の製造方法。 - 【請求項１６】 前記工程（ａ）においては、前記ゲー
ト絶縁膜及び前記ゲート電極に加えてマスク絶縁膜がこ
の順に積層された積層構造を有する前記ゲート構造が形
成され、 （ｅ）前記工程（ｂ）よりも後に実行され、前記マスク
絶縁膜を除去する工程と、 （ｆ）前記マスク絶縁膜の除去により露出した前記ゲー
ト電極の上面をシリサイド化することにより金属−半導
体化合物層を形成する工程とをさらに備える、請求項１
１に記載の半導体装置の製造方法。 - 【請求項１７】 （ｇ）前記工程（ａ）に続いて実行さ
れ、前記ゲート構造をマスクとして不純物を導入するこ
とにより、前記基板の前記主面内にソース・ドレイン領
域を形成する工程をさらに備え、 前記金属−半導体化合物領域の前記ゲート構造側の端部
は、前記ソース・ドレイン領域内に存在することを特徴
とする、請求項５〜１６のいずれか一つに記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210208A JP2001036080A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置及びその製造方法 |
| TW089109820A TW449926B (en) | 1999-07-26 | 2000-05-22 | Semiconductor device and manufacturing method thereof |
| KR10-2000-0027626A KR100379802B1 (ko) | 1999-07-26 | 2000-05-23 | 반도체 장치 및 그 제조 방법 |
| US09/986,581 US6506651B2 (en) | 1999-07-26 | 2001-11-09 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210208A JP2001036080A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036080A true JP2001036080A (ja) | 2001-02-09 |
Family
ID=16585589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11210208A Pending JP2001036080A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6506651B2 (ja) |
| JP (1) | JP2001036080A (ja) |
| KR (1) | KR100379802B1 (ja) |
| TW (1) | TW449926B (ja) |
Cited By (5)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR3097076B1 (fr) * | 2019-06-05 | 2023-08-18 | St Microelectronics Crolles 2 Sas | Prises de contact pour composant électronique |
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1999
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- 2000-05-23 KR KR10-2000-0027626A patent/KR100379802B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010014960A (ko) | 2001-02-26 |
| US6506651B2 (en) | 2003-01-14 |
| KR100379802B1 (ko) | 2003-04-11 |
| TW449926B (en) | 2001-08-11 |
| US20020047163A1 (en) | 2002-04-25 |
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