JPH1117178A

JPH1117178A - 半導体装置の製造方法

Info

Publication number: JPH1117178A
Application number: JP16689397A
Authority: JP
Inventors: Hideaki Matsuhashi; 秀明松橋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-06-24
Filing date: 1997-06-24
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】サリサイド反応を確実に行うとともに、ソー
ス／ドレイン領域の面積の縮小化による接合容量の低減
が可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法において、ソース
／ドレイン領域を形成後、薄いＳｉＯ₂膜を形成する工
程と、シリコン膜を形成する工程と、前記シリコン膜を
ソース／ドレイン領域と一部重なりコンタクトホールが
その上に形成できる形状になるようにエッチングにより
加工する工程と、金属膜（Ｔｉ，Ｃｏ，Ｎｉ等）を形成
する工程と、熱処理により前記金属膜と前記シリコン膜
が反応し第１のチタンシリサイド（ＴｉＳｉ₂）膜３２
が形成され、前記金属膜と前記ソース／ドレイン領域の
シリコン基板が反応し第２のチタンシリサイド（ＴｉＳ
ｉ₂）膜３２が形成され、前記第１のチタンシリサイド
（ＴｉＳｉ₂）膜と第２のチタンシリサイド（ＴｉＳｉ
₂）膜とが電気的に接続される工程とを施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速・高信頼性の
電界効果トランジスタ（ＭＯＳＦＥＴ）が実現可能とな
る半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、ＭＯＳＦＥＴの微細化により、駆
動力が上昇〔相互コンダクタンス（ｇｍ）が向上〕し、
寄生容量が減少するため、高速・高集積・低消費電力の
ＬＳＩが実現されるようになってきている。しかし、さ
らに高速化を図るためには、微細化による効果以上に、
ＭＯＳＦＥＴの寄生抵抗、寄生容量を低減させる必要が
ある。

【０００３】寄生容量低減のための方法の一つとして、
ソース／ドレイン（Ｓ／Ｄ）領域のジャンクション容量
を低減させる方法である、局部配線（ＬｏｃａｌＩｎ
ｔｅｒｃｏｎｎｅｃｔ：以下、ＬＩという）技術が報告
されている。例えば、『文献名：Ｓ．Ｓ．Ｗｏｎｇｅ
ｔａｌ．，ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮ
ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−
３４，ＮＯ．３ＭＡＲＣＨ１９８７Ｐ．５８７』
に、そのＬＩ形成技術が開示されている。

【０００４】以下、図面を参照して、上記文献に開示さ
れたＬＩ形成技術を用いた半導体装置の製造方法につい
て簡単に説明する。図１０はかかる従来のＬＩ技術を用
いた半導体装置の製造工程断面図、図１１は従来の通常
のＭＯＳＦＥＴと従来のＬＩ技術を用いたＭＯＳＦＥＴ
の上面図である。なお、この図では、ゲート電極形成前
までの通常のＭＯＳＦＥＴ形成方法と同一の工程の説明
については省略する。

【０００５】（１）まず、この方法では、図１０（Ａ）
に示すように、フィールド酸化膜２が形成されたシリコ
ン基板１上に、多結晶シリコンのゲート電極３のパター
ニングを行った後、Ｓ／Ｄ領域のイオン注入、熱処理を
行い、Ｓ／Ｄ領域４を形成する。次いで、全面にＣＶＤ
法等でＳｉＯ₂膜を形成した後、反応性イオンエッチン
グ（ＲＩＥ）でエッチバックを行うことにより、ＳｉＯ
₂膜のサイドウォール膜５が形成される。

【０００６】（２）次いで、図１０（Ｂ）に示すよう
に、希フッ酸洗浄でゲート電極３の多結晶シリコン上、
Ｓ／Ｄ領域４上の自然酸化膜を除去し、５０ｎｍのチタ
ン（Ｔｉ）膜６、１００ｎｍのアモルファスシリコン膜
７をスパッタ法により連続して形成する。その後、不要
部分のアモルファスシリコン膜７を除去するため、ホト
リソ工程を経て、レジストパターン８を形成する。この
レジストパターン８をマスクとして、開口部のアモルフ
ァスシリコン膜７をフッ素系ガスを用い、ＲＩＥにより
除去する。

【０００７】（３）次いで、図１０（Ｃ）に示すよう
に、レジストパターン８を除去した後、Ｎ₂雰囲気中に
おいて６００℃で３０分間の熱処理を行い、Ｓ／Ｄ領域
４のシリコン基板、多結晶シリコンのゲート電極３、及
びアモルファスシリコン膜７とＴｉ膜６を反応させ、チ
タンシリサイド（ＴｉＳｉ₂）膜９を形成する。その
後、ＴｉＮ及び未反応のＴｉをウエットエッチングによ
り除去する。この時、フィールド酸化膜２上に上層のア
モルファスシリコン膜７とＴｉ膜６の反応により形成さ
れるＴｉＳｉ₂膜９をＬＩ１０と呼ぶ。次いで、ＴｉＳ
ｉ₂膜９の低抵抗化のため、Ｎ₂雰囲気中において、８
００℃で３０分間の熱処理を行う。

【０００８】（４）次に、通常の方法を用い、図１０
（Ｄ）に示すように、中間絶縁膜（例えば、ＳｉＯ
₂膜）１１を全面に形成した後、ホトリソ工程、エッチ
ング工程を経て、コンタクトホール１２をＬＩ１０領域
上に形成する。その後、アルミ（Ａｌ）を全面に形成し
た後、また、ホトリソ工程、エッチング工程を経て、Ａ
ｌ配線パターン１３を形成する。この時に、コンタクト
ホール１２はＡｌによって埋め込まれ、下層のＴｉＳｉ
₂膜９と接続される。このようにしてＭＯＳＦＥＴが形
成される。

【０００９】通常、図１１（ａ）のＭＯＳＦＥＴの上面
図に示すように、コンタクトホール１６はＳ／Ｄ領域１
５上に形成されるが、ＬＩ技術を用いると、図１１
（ｂ）のＭＯＳＦＥＴの上面図に示すように、フィール
ド酸化膜２上のＬＩ１０（ＴｉＳｉ₂膜）上にコンタク
トホール１２を形成することができる。また、コンタク
トホール１２を形成する場合、コンタクトホール１２自
体の面積及びコンタクトホトリソ時の合わせ余裕が必要
なため、ソース／ドレイン４の面積をある程度以上小さ
くすることができない。そこで、ＬＩ技術を用いて、フ
ィールド酸化膜２上にコンタクトホール１２を形成する
ようにしたことにより、図１１（ｂ）に示すように、Ｓ
／Ｄ領域４の面積を大幅に小さくすることができる（太
線で囲まれた領域の面積がソース／ドレイン領域の面積
になる）。

【００１０】これにより、ドレイン領域の下に形成され
るジャンクションキャパシタの面積を小さくすることが
でき、ジャンクション容量を低減させることができる。
ＬＩ部の容量は、ＬＩ下が厚い素子分離用のＳｉＯ₂膜
のため、容量は十分に小さくなっているので、ほとんど
無視することができる。このように、ジャンクション容
量を低減させることにより、寄生容量が低下し、デバイ
スの高速動作が可能となる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法においては、アモルファ
スシリコンの膜厚が厚いと、サリサイド後に未反応のア
モルファスシリコンがＴｉＳｉ₂膜上に残り、コンタク
ト抵抗が大きくなってしまうという問題、また、逆にア
モルファスシリコンの膜厚が薄いと、未反応のＴｉがＴ
ｉＳｉ₂とソース／ドレインの界面に残ってしまい、高
温アニールの際に、さらにシリコンと反応し、ジャンク
ションリークの原因になるという問題があった。

【００１２】また、Ｔｉ上のアモルファスシリコンをエ
ッチングするためには、Ｔｉとアモルファスシリコンの
エッチング選択比が大きくないと、Ｔｉ膜のエッチング
によりＴｉ膜が薄くなってしまい、膜厚の制御性が悪く
なるという問題が生じる。サリサイドにおいては、Ｔｉ
膜厚によりＴｉＳｉ₂の形成条件が変わるため、膜厚が
不安定では面内での均一の低抵抗化が困難になるという
問題があった。

【００１３】また、コバルト（Ｃｏ）のサリサイドを行
う場合、Ｃｏの酸化による抵抗増大を防ぐため、例え
ば、ＴｉＮとの積層（ＴｉＮ／Ｃｏ）にしてから熱処理
しなければならないことが知られている。このため、Ｃ
ｏを適用しようとした場合、ＴｉＮがアモルファスシリ
コン／Ｃｏ間にあるため、サリサイド反応が起こらず、
アモルファスシリコンのままで残ってしまい、ＬＩが形
成できないという問題もあった。

【００１４】更に、ＬＩとＳ／Ｄ領域の接続には合わせ
余裕が必要なため、Ｓ／Ｄ領域とＬＩの重なりの領域が
必要になる〔図１１（ｂ）〕。この合わせ余裕の分、ソ
ース／ドレイン領域の面積の縮小化を図ることができず
に、接合容量が大きくなってしまうという問題もあっ
た。本発明は、上記問題点を除去し、サリサイド反応を
確実に行うとともに、ソース／ドレイン面積の縮小化に
よる接合容量の低減が可能な半導体装置の製造方法を提
供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕半導体装置の製造方法において、ソース／ドレイ
ン領域を形成後、薄いＳｉＯ₂膜を形成する工程と、シ
リコン膜を形成する工程と、前記シリコン膜をソース／
ドレイン領域と一部重なり、コンタクトホールがその上
に形成できる形状になるようにエッチングにより加工す
る工程と、金属膜（Ｔｉ，Ｃｏ，Ｎｉ等）を形成する工
程と、熱処理により前記金属膜と前記シリコン膜が反応
し第１のシリサイド膜が形成され、前記金属膜と前記ソ
ース／ドレイン領域のシリコン基板が反応し第２のシリ
サイド膜が形成され、前記第１のシリサイド膜と第２の
シリサイド膜とが電気的に接続される工程とを施すよう
にしたものである。

【００１６】〔２〕半導体装置の製造方法において、ゲ
ート電極にサイドウォール形成後、薄いＳｉＯ₂膜を形
成する工程と、シリコン膜を形成する工程と、ＰＳＧ膜
を形成する工程と、前記ＰＳＧ膜とシリコン膜の積層膜
をソース／ドレイン領域と一部重なり、コンタクトホー
ルがその上に形成できる形状になるようにエッチングに
より加工する工程と、ソース／ドレイン領域を形成する
ためのイオン注入を行う工程と、ウエットエッチングに
より前記ＰＳＧ膜と薄いＳｉＯ₂膜を除去する工程と、
熱処理により不純物を活性化する工程と、金属膜（Ｔ
ｉ，Ｃｏ，Ｎｉ等）を形成する工程と、熱処理により前
記金属膜と前記シリコン膜が反応し第１のシリサイド膜
が形成され、前記金属膜と前記ソース／ドレイン領域の
シリコン基板が反応し第２のシリサイド膜が形成され、
前記第１のシリサイド膜と前記第２のシリサイド膜とが
電気的に接続される工程とを施すようにしたものであ
る。

【００１７】〔３〕上記〔２〕記載の半導体装置の製造
方法において、前記ＰＳＧ膜は前記ソース／ドレイン領
域を形成するためのイオン注入が、その下のシリコン膜
に到達しない膜厚とするようにしたものである。〔４〕上記〔２〕記載の半導体装置の製造方法におい
て、前記シリコン膜とソース／ドレイン領域とが重なる
部分のシリコン基板に浅い接合のソース／ドレイン領域
が形成されないようにしたものである。

【００１８】〔５〕上記〔４〕記載の半導体装置の製造
方法において、前記シリコン膜とソース／ドレイン領域
とが重なる部分のシリコン基板に浅い接合のソース／ド
レイン領域が形成されないようにするため、この浅い接
合のソース／ドレイン領域を形成するためのイオン注入
は前記ゲート電極近傍にのみ行うようにしたものであ
る。

【００１９】〔６〕上記〔２〕記載の半導体装置の製造
方法において、前記シリコン膜をエッチングする工程に
おける、エッチング後の断面形状は垂直ではなく、テー
パーを持つように加工するようにしたものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体装置の製造工程断面図（その
１）、図２は本発明の第１実施例を示す半導体装置の製
造工程断面図（その２）である。なお、ここでは、簡略
化のためＰＭＯＳＦＥＴの製造方法は省略するが、ＰＭ
ＯＳＦＥＴを同時に作製した場合でも、ＮＭＯＳＦＥ
Ｔ、ＰＭＯＳＦＥＴとも同様な効果が得られるようにな
る。

【００２１】（１）まず、図１（Ａ）に示すように、シ
リコン基板２１に素子分離領域２２を形成した後、ゲー
ト酸化膜２３を５ｎｍ程度形成する。この後、所望の閾
値電圧にするために、チャネルにイオン注入を行う。Ｌ
ＰＣＶＤ法により、多結晶シリコン膜２４を２００ｎｍ
程度形成する。（２）次いで、ゲート電極をパターニングするためのマ
スクになるレジストパターン（図示なし）を形成した
後、このレジストパターンをマスクとし、図１（Ｂ）に
示すように、多結晶シリコン膜２４の不要部分をエッチ
ングし、ゲート電極２５を形成する。その後、イオン注
入により、Ａｓを５ＫｅＶで１×１０¹⁵ｃｍ^-2導入し、
浅い接合のＳ／Ｄ（浅接合Ｓ／Ｄ）領域２６を形成す
る。次いで、ＴＥＯＳ（ＴｅｔｒａＥｔｙｌＯｒｔ
ｈｏＳｉｌｉｃａｔｅ）を用いたＣＶＤ法によって、
２５０ｎｍのＳｉＯ₂膜を形成した後、反応性イオンエ
ッチング（ＲＩＥ）によりエッチバックを行い、サイド
ウォール２７を形成する。

【００２２】（３）次に、図１（Ｃ）に示すように、イ
オン注入によりＡｓを１００ＫｅＶで５×１０¹⁵ｃｍ^-2
導入し、深い接合のＳ／Ｄ（深接合Ｓ／Ｄ）領域２８を
形成する。この時、多結晶シリコンからなるゲート電極
２５にもＡｓが導入される。その後、急速加熱装置（Ｒ
ＴＡ）を用い、１０００℃で１０秒間の熱処理を行うこ
とにより、Ｓ／Ｄ領域２６，２８及びゲート電極２５中
の不純物の活性化を行う。

【００２３】（４）次いで、図１（Ｄ）に示すように、
ＴＥＯＳを用いたＣＶＤ法によって１０ｎｍ程度のＳｉ
Ｏ₂膜２９を形成した後、１００ｎｍ程度の膜厚のアモ
ルファスシリコン膜（あるいは多結晶シリコン膜）３０
を形成する。その後、不要部分のアモルファスシリコン
膜３０を除去するため、ホトリソ工程を経てレジストパ
ターン（図示なし）を形成した後、このレジストパター
ンをマスクとして、開口部のアモルファスシリコン膜３
０を、フッ素ガスを用いてＲＩＥにより除去する。

【００２４】（５）次に、図１（Ｅ）に示すように、レ
ジストパターンを除去した後、１０ｎｍのＳｉＯ₂膜２
９をウエットエッチング、あるいはドライエッチングに
より除去する。（６）次いで、図２（Ａ）に示すように、希フッ酸洗浄
でゲート電極２５の多結晶シリコン上、深接合Ｓ／Ｄ領
域２８上、及びアモルファスシリコン膜３０上の自然酸
化膜を除去し、３０ｎｍのチタン（Ｔｉ）膜３１をスパ
ッタ法により形成する。

【００２５】（７）次いで、図２（Ｂ）に示すように、
瞬間熱処理装置（ＲＴＡ）を用い、Ｎ₂雰囲気中におい
て７００℃で３０秒間の熱処理を行い、Ｓ／Ｄ領域２８
のシリコン基板、多結晶シリコンのゲート電極２５、及
びアモルファスシリコン膜３０とＴｉ膜を反応させ、チ
タンシリサイド（ＴｉＳｉ₂）膜３２を形成する。その
後、ＴｉＮ及び、未反応のＴｉがウエットエッチングに
より除去される。この時、フィールド酸化膜２２上にア
モルファスシリコン膜３０とＴｉ膜３１の反応によりＴ
ｉＳｉ₂膜３２が形成され、ＬＩ３３が形成される。

【００２６】一方、深接合Ｓ／Ｄ領域２８とアモルファ
スシリコン膜３０は、前工程までは１０ｎｍのＳｉＯ₂
膜２９により絶縁されていたが、シリサイド化反応によ
りＳ／Ｄ領域２８上とアモルファスシリコン膜３０上か
ら成長するＴｉＳｉ₂膜３２が深接合Ｓ／Ｄ領域２８上
のアモルファスシリコン膜３０のエッジで接続されて、
深接合Ｓ／Ｄ領域２８とＬＩ３３は電気的に導通がとれ
るようになる。

【００２７】次いで、ＴｉＳｉ₂膜３２の低抵抗化のた
め、Ｎ₂雰囲気中において８００℃で２０秒間の熱処理
を行う。（８）次いで、図２（Ｃ）に示すように、通常の方法を
用い、中間絶縁膜（例えば、ＳｉＯ₂膜）３４を全面に
形成した後、ホトリソ工程、エッチング工程を経て、コ
ンタクトホール３５をＬＩ３３領域上に形成する。その
後、アルミ（Ａｌ）を全面に形成した後、また、ホトリ
ソ工程、エッチング工程を経て、Ａｌ配線パターン３６
を形成する。この時に、コンタクトホール３５はＡｌに
よって埋め込まれ、下層のＴｉＳｉ₂膜３２と接続され
る。このようにして、ＭＯＳＦＥＴが形成される。

【００２８】以上のようにして、Ｓ／Ｄ領域上のＳｉＯ
₂膜で絶縁されたアモルファスシリコン膜と、その上の
Ｔｉ膜の間でサリサイドを行い、アモルファスシリコン
のエッジ部でＴｉＳｉ₂により、Ｓ／Ｄ領域とＬＩのコ
ンタクトをとるような製造方法にしたので、Ｔｉ膜の上
下にあるシリコンとのサリサイド反応によりＴｉＳｉ ₂
を形成する必要がなくなり、この方法を用いることによ
る問題を全て除去することができるようになる。

【００２９】このように、第１実施例によれば、Ｔｉ膜
の下にアモルファスシリコン膜を形成するようにしたの
で、アモルファスシリコンがＴｉＳｉ₂膜上に残り、コ
ンタクト抵抗が大きくなってしまうという問題がなくな
るというメリットがある。また、未反応のＴｉ膜がＴｉ
Ｓｉ₂膜とソース／ドレインの界面に残ってしまい、高
温アニールの際に、さらにシリコンと反応し、ジャンク
ションリークの原因となるといった問題がなくなるとい
うメリットがある。

【００３０】また、Ｔｉスパッタ直後にサリサイドが行
えるようにしたので、Ｔｉ膜がエッチングされてしま
い、Ｔｉ膜厚が薄くなり、膜厚の制御性が悪くなるとい
う問題がなくなるというメリットがある。更に、サリサ
イドの時の構造は、従来法と何等変わらないため、シリ
サイド用の金属には何を用いても（例えば、Ｃｏ，Ｎ
ｉ）、ＬＩを行うことができるというメリットがある。

【００３１】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示す半導体装置の製造
工程断面図（その１）、図４は本発明の第２実施例を示
す半導体装置の製造工程断面図（その２）である。な
お、ここでは、簡略化のためＰＭＯＳＦＥＴの製造方法
は省略するが、ＰＭＯＳＦＥＴを同時に作製した場合で
も、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴとも同様な効果が
得られるようになる。

【００３２】（１）まず、図３（Ａ）に示すように、シ
リコン基板４１に素子分離領域４２を形成した後、ゲー
ト酸化膜４３を５ｎｍ程度形成する。その後、所望の閾
値電圧にするために、チャネルのゲート下部になる領域
４４のみにイオン注入を行う。ＬＰＣＶＤ法により多結
晶シリコン膜４５を２００ｎｍ程度形成する。（２）次いで、ゲート電極をパターニングするためのマ
スクになるレジストパターン（図示なし）を形成した
後、図３（Ｂ）に示すように、このレジストパターンを
マスクとし、多結晶シリコン膜４５の不要部分をエッチ
ングし、ゲート電極４６を形成する。その後、チャネル
のイオン注入を行うマスクを再度用い、レジストパター
ン４７を形成する。このレジストパターン４７をマスク
として、イオン注入によりＡｓを５ＫｅＶで１×１０¹⁵
ｃｍ^-2導入し、浅い接合のＳ／Ｄ（浅接合Ｓ／Ｄ）領域
４８が形成される。

【００３３】（３）次に、図３（Ｃ）に示すように、レ
ジストパターン４７を除去した後、ＴＥＯＳを用いたＣ
ＶＤ法によって、２５０ｎｍのＳｉＯ₂膜を形成し、反
応性イオンエッチング（ＲＩＥ）によりエッチバックを
行い、サイドウォール４９を形成する。（４）次に、図３（Ｄ）に示すように、ＴＥＯＳを用い
たＣＶＤ法によって３０ｎｍ程度のＳｉＯ₂膜５０を形
成した後、２００ｎｍ程度の膜厚のアモルファスシリコ
ン膜（あるいは多結晶シリコン膜）５１を形成する。そ
のアモルファスシリコン膜５１の上に、ＣＶＤ法によっ
て高濃度（２０ｗｔ％Ｐ₂Ｏ₅以上）のリン（Ｐ）を含
有する２００ｎｍ程度の膜厚のＰＳＧ（Ｐｈｏｓｐｈｏ
−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜５２を形成する。

【００３４】その後、不要部分のＰＳＧ膜５２を除去す
るため、ホトリソ工程を経てレジストパターン（図示な
し）を形成した後、このレジストパターンをマスクとし
て、ＰＳＧ膜５２をＲＩＥにより除去する。次に、レジ
ストパターンを除去した後、今度はＰＳＧ膜５２をマス
クとして開口部のアモルファスシリコン膜５１をフッ素
系ガスを用い、ＲＩＥにより除去する。

【００３５】（５）次に、図３（Ｅ）に示すように、イ
オン注入によりＡｓを１００ＫｅＶで５×１０¹⁵ｃｍ^-2
導入し、深い接合のＳ／Ｄ（深接合Ｓ／Ｄ）領域５３を
形成する。この時、ゲート電極４６の多結晶シリコンに
もＡｓが導入される。一方、ＰＳＧ膜５２／アモルファ
スシリコン膜５１の積層膜が形成された領域のアモルフ
ァスシリコン膜５１には、ＰＳＧ膜厚が厚いため、イオ
ン注入によりＡｓは導入されず、ノンドープ膜のままで
ある。当然、ＰＳＧ膜５２／アモルファスシリコン膜５
１の積層膜が形成された領域のシリコン基板５４には、
イオン注入によりＡｓは導入されず、深い接合のＳ／Ｄ
領域は形成されない。

【００３６】（６）次いで、図４（Ａ）に示すように、
アモルファスシリコン膜５１上の２００ｎｍのＰＳＧ膜
５２、深い接合のＳ／Ｄ領域５３及びゲート電極４６上
の３０ｎｍのＳｉＯ₂膜５０をフッ酸溶液中のウエット
エッチングにより除去する。ＰＧＳ膜５２中のリン濃度
が高い場合、エッチングレートはＳｉＯ₂膜５０の約７
倍になる。このため、ほぼ、同一エッチング時間でＰＳ
Ｇ膜５２、ＳｉＯ₂膜５０を同時に除去することができ
る。その後、急速加熱装置（ＲＴＡ）を用い、１０００
℃で１０秒間の熱処理を行うことにより、深接合Ｓ／Ｄ
領域５３及びゲート電極４６中の不純物の活性化が行わ
れる。

【００３７】（７）次いで、図４（Ｂ）に示すように、
希フッ酸洗浄でゲート電極４６の多結晶シリコン上、Ｓ
／Ｄ領域５３上、及びアモルファスシリコン膜５１上の
自然酸化膜を除去し、３０ｎｍのＴｉ膜５５をスパッタ
法により形成する。（８）次いで、図４（Ｃ）に示すように、瞬間熱処理装
置（ＲＴＡ）を用い、Ｎ₂雰囲気中において７００℃で
３０秒間の熱処理を行い、深接合Ｓ／Ｄ領域５３のシリ
コン基板、多結晶シリコンのゲート電極４６、及びアモ
ルファスシリコン膜５１とＴｉ膜５５を反応させ、チタ
ンシリサイド（ＴｉＳｉ₂）膜５６を形成する。その
後、ＴｉＮ及び、未反応のＴｉがウエットエッチングに
より除去する。この時、フィールド酸化膜４２上にアモ
ルファスシリコン膜５１とＴｉ膜５５の反応によりＴｉ
Ｓｉ₂膜５６が形成され、ＬＩ５７が形成される。

【００３８】一方、深接合Ｓ／Ｄ領域５３とアモルファ
スシリコン膜５１は、前工程までは３０ｎｍのＳｉＯ₂
膜５０により絶縁されていたが、シリサイド化反応によ
り深接合Ｓ／Ｄ領域５３上とアモルファスシリコン膜５
１上から成長するＴｉＳｉ₂膜５６が深接合Ｓ／Ｄ領域
５３上のアモルファスシリコン膜５１のエッジで接続さ
れて、深接合Ｓ／Ｄ領域５３とＬＩ５７は電気的に導通
がとれるようになる。次いで、ＴｉＳｉ₂膜５６の低抵
抗化のため、Ｎ₂雰囲気中において８００℃で２０秒間
の熱処理を行う。

【００３９】（９）次いで、図４（Ｄ）に示すように、
通常の方法を用い、中間絶縁膜（例えば、ＳｉＯ₂膜）
５８を全面に形成した後、ホトリソ工程、エッチング工
程を経て、コンタクトホール５９をＬＩ５７領域上に形
成する。その後、アルミ（Ａｌ）を全面に形成した後、
また、ホトリソ工程、エッチング工程を経て、Ａｌ配線
パターン６０を形成する。この時に、コンタクトホール
５９はＡｌによって埋め込まれ、下層のＴｉＳｉ₂膜５
６と接続される。このようにして、ＭＯＳＦＥＴが形成
される。

【００４０】このように、深接合Ｓ／Ｄ領域上のＳｉＯ
₂膜で絶縁されたアモルファスシリコン膜と、その上の
Ｔｉ膜の間でサリサイドを行い、アモルファスシリコン
のエッジ部でＴｉＳｉ₂膜により、深接合Ｓ／Ｄ領域と
ＬＩのコンタクトをとる製造方法にしたので、Ｔｉ膜の
上下にあるシリコンとのサリサイド反応により、ＴｉＳ
ｉ₂を形成する必要がなくなり、その方法を用いること
による前述した課題を全て除去することができるように
なる。

【００４１】さらに、この構造ではＳ／Ｄ領域とＬＩの
重なり領域の容量が、接合容量とＭＯＳ容量の直列容量
になるため、通常の接合容量より小さくなる。このた
め、Ｓ／Ｄ領域の接合容量の低減が可能となる。以上の
ように、本発明の第２実施例によれば、まず、第１実施
例と同様の効果を得ることができる。

【００４２】さらに、浅い接合のＳ／Ｄ領域のイオン注
入の際に、ゲート近傍のみにしかＡｓが導入されないマ
スクを用いることと、ＰＳＧ膜厚を厚くすることによ
り、深い接合のＳ／Ｄ領域のイオン注入の際にアモルフ
ァスシリコン膜、さらにアモルファスシリコン下のシリ
コン基板にＡｓが導入されないようにすることにより、
Ｓ／Ｄ領域とＬＩの重なり領域の容量が接合容量とＭＯ
Ｓ容量（ＴｉＳｉ₂／シリコン／ＳｉＯ₂／Ｓｉ基板）
の直列容量になるため、通常の接合容量より小さくなる
というメリットがある。

【００４３】図５は本発明の第１実施例を示すＭＯＳＦ
ＥＴの断面図、図６はそのＭＯＳＦＥＴの接合容量の説
明図である。なお、ここでは、基板の濃度が一定である
と仮定している。また、この実施例では、ＭＯＳＦＥＴ
のドレイン領域の接合部に接合容量が発生する。その値
をＣ_J、ドレイン面積をＡとする。

【００４４】図７は本発明の第２実施例を示すＭＯＳＦ
ＥＴの断面図、図８はそのＭＯＳＦＥＴの接合容量の説
明図である。なお、ここでも、基板の濃度が一定である
と仮定している。また、この実施例では、このＭＯＳＦ
ＥＴのドレイン面積をＢとすると、ドレイン部の接合容
量はＣ_J×Ｂ／Ａになるが、アモルファスシリコンが形
成されている部分ではＴｉＳｉ₂膜の下にノンドープの
アモルファスシリコンとＳｉＯ₂膜があるため、その積
層膜の容量ＣｏｘＣＳｉ／（Ｃｏｘ＋Ｃｓｉ）と接合容
量Ｃ_J×（Ａ−Ｂ）／Ａの直列容量となる。

【００４５】このため、本来の接合容量Ｃ_J×（Ａ−
Ｂ）／Ａよりも容量が低下する。基板濃度が１×１０¹⁷
ｃｍ^-3とした場合の接合容量Ｃ_J×（Ａ−Ｂ）／Ａは、
ＳｉＯ₂膜厚が３０ｎｍとアモルファスシリコン膜厚が
２００ｎｍの積層膜の容量ＣｏｘＣｓｉ／（Ｃｏｘ＋Ｃ
ｓｉ）の２倍程度の容量なので、領域Ｃの容量はＳｉＯ
₂膜がない場合の３０％程度と小さくなる。この場合、
アモルファスシリコンには不純物が導入されないように
しているため、シリコンの容量膜と考えることができ
る。Ｃｓｉは、シリコンの比誘電率１１．８で計算し
た。

【００４６】このように、本発明によれば、ＬＩ形成時
のＳ／Ｄ領域とのホトリソ上の合わせ余裕により生じて
しまうＬＩとＳ／Ｄ領域の重なりの容量を、従来の１／
３程度に低減することが可能となる。ただし、アモルフ
ァスシリコンにＳ／Ｄ領域のイオン注入時にＡｓを導入
した場合、アモルファスシリコンが導電体になってしま
うため、Ｃｓｉが無くなってしまい、本発明の効果は得
られなくなってしまう。

【００４７】次に、本発明の第３実施例について説明す
る。図９は本発明の第３実施例を示す半導体装置の部分
製造工程断面図である。なお、この実施例では、基本的
には第２実施例と同様の製造方法により半導体装置が製
造されるので、両者の差異の部分のみについて説明す
る。第２実施例に示す図３（Ｄ）の工程において、アモ
ルファスシリコンのエッチングをＫＯＨ、あるいはフッ
硝酸を用いたウエットエッチング、あるいはテーパーが
形成されるような条件においてドライエッチングを行
う。ドライエッチングは、例えば、ＥＣＲ（電子サイク
ロトロン共鳴）エッチャーにおいて、Ｃｌ₂及びＯ₂ガ
スを用い、圧力３ｍｍＴｏｒｒ、ＲＦパワー（基本バイ
アス）１５Ｗ程度で、多結晶シリコンのエッチングレー
トが２５０ｎｍ／分程度と遅い条件で行えばよい。パワ
ーを下げれば、さらにテーパー角度を小さくすることが
できる。

【００４８】図９（Ａ）に、アモルファスシリコン膜５
１が垂直にエッチングされた場合（左側）、アモルファ
スシリコン膜５１がテーパーのついた状態にエッチング
された場合（右側）、エッチング後のポリシリコンの形
状をそれぞれ示した。その後、図９（Ｂ）に示すよう
に、希フッ酸洗浄でゲート電極の多結晶シリコン上、Ｓ
／Ｄ領域上、及びアモルファスシリコン膜上の自然酸化
膜を除去し、スパッタ法により全面にＴｉ膜６１（３０
ｎｍ）を形成する。それぞれの形状のアモルファスシリ
コン上に形成されたＴｉ膜の膜厚分布が図９（Ｂ）に示
されている。

【００４９】スパッタ法では、スパッタ粒子の方向性が
比較的揃っているため、テーパーがついていない場合
（左側）、サイドに形成されるＴｉ膜６１の膜厚は平面
に比べ、薄くなる。これに対し、テーパーがついている
場合（右側）、ほぼ平面と同等の膜厚が形成される。図
９（Ｂ）に示された構造を、瞬間熱処理装置（ＲＴＡ）
を用い、Ｎ₂雰囲気中において７００℃で３０秒間の熱
処理を行った後に、ＴｉＳｉ₂膜が形成される手順を図
９（Ｃ）に示す。

【００５０】ＴｉＳｉ膜厚は、形成したＴｉ膜６１の膜
厚の倍程度となり、表面には５ｎｍ程度のＴｉＮ膜６２
が形成される。テーパーがついていない場合（左側）、
サイドに形成されるＴｉ膜６１の膜厚が半分であるとす
ると、ＳｉＯ₂膜５０の上下からＴｉＳｉ₂膜が形成さ
れる膜厚は、それぞれ約１０ｎｍと２５ｎｍになる。そ
の中間部分は、シリコンが拡散してこないため、サリサ
イド反応は起こらず、Ｔｉのままである。このため、ア
モルファスシリコン膜５１から成長してくるＴｉＳｉ₂
とシリコン基板から成長してくるＴｉＳｉ₂が接続され
るためには、ＳｉＯ₂膜５０の膜厚は約３５ｎｍ以下で
なければならない。

【００５１】これに対し、テーパーがついている場合
（右側）、サイドにはほぼ平面と同等のＴｉ膜６１の膜
厚が有るとすると、上下から約２５ｎｍずつＴｉＳｉ₂
が成長するため、ＳｉＯ₂膜５０の膜厚は約５０ｎｍで
も、アモルファスシリコン膜５１から成長してくるＴｉ
Ｓｉ₂と、シリコン基板から成長してくるＴｉＳｉ₂は
接続される。この後は、第２実施例と同様の製造方法で
行えばよい。

【００５２】このように、アモルファスシリコン膜のエ
ッチング形状にテーパーを形成することにより、アモル
ファスシリコン膜下のＳｉＯ₂膜の膜厚を厚くすること
ができる。また、この説明における膜厚は、ある条件に
おける膜厚のため、Ｔｉ膜厚熱処理条件、テーパー角等
を変えれば、さらにＳｉＯ₂膜の膜厚を厚くすることが
できる。

【００５３】以上のように、本発明の第３実施例によれ
ば、アモルファスシリコン膜下のＳｉＯ₂膜の膜厚を増
やすことができるので、図５〜図８におけるＣ領域のＣ
ｏｘの容量を小さくすることができ、トータルの接合容
量がさらに小さくなるというメリットがある。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づいて種々の変形が可能であり、これらを本発
明の範囲から排除するものではない。

【００５４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。（Ａ）請求項１記載の発明によれば、Ｔｉ膜の下にアモ
ルファスシリコン膜を形成するようにしたので、アモル
ファスシリコン膜がＴｉＳｉ₂膜上に残り、コンタクト
抵抗が大きくなってしまうという問題がなくなる。

【００５５】また、未反応のＴｉ膜がＴｉＳｉ₂膜とソ
ース／ドレインの界面に残ってしまい、高温アニールの
際に、さらにシリコンと反応し、ジャンクションリーク
の原因となるといった問題がなくなる。また、Ｔｉスパ
ッタ直後にサリサイドが行えるようにしたので、Ｔｉ膜
がエッチングされてしまい、Ｔｉ膜厚が薄くなり、膜厚
の制御性が悪くなるという問題がなくなる。

【００５６】更に、サリサイドの時の構造は、従来法と
何等変わらないため、シリサイド用の金属には何を用い
てもよく、例えば、Ｃｏ，Ｎｉにより、ＬＩを行うこと
ができる。（Ｂ）請求項２〜５記載の発明によれば、上記（１）の
効果に加えて、さらに、浅い接合のＳ／Ｄ領域のイオン
注入の際に、ゲート近傍のみにしかＡｓが導入されない
マスクを用いることと、ＰＳＧ膜厚を厚くすることによ
り、深い接合のＳ／Ｄ領域のイオン注入の際にアモルフ
ァスシリコン膜、さらにアモルファスシリコン下のシリ
コン基板にＡｓが導入されないようにすることにより、
Ｓ／Ｄ領域とＬＩの重なり領域の容量が接合容量とＭＯ
Ｓ容量（ＴｉＳｉ₂／シリコン／ＳｉＯ₂／Ｓｉ基板）
の直列容量になるため、通常の接合容量より小さくなる
というメリットがある。

【００５７】（Ｃ）請求項６記載の発明によれば、アモ
ルファスシリコンのエッチング形状にテーパーを形成す
ることにより、アモルファスシリコン膜下のＳｉＯ₂膜
厚を厚くすることができ、トータルの接合容量をさらに
小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図（その１）である。

【図２】本発明の第１実施例を示す半導体装置の製造工
程断面図（その２）である。

【図３】本発明の第２実施例を示す半導体装置の製造工
程断面図（その１）である。

【図４】本発明の第２実施例を示す半導体装置の製造工
程断面図（その２）である。

【図５】本発明の第１実施例を示すＭＯＳＦＥＴの断面
図である。

【図６】本発明の第１実施例を示すＭＯＳＦＥＴの接合
容量の説明図である。

【図７】本発明の第２実施例を示すＭＯＳＦＥＴの断面
図である。

【図８】本発明の第２実施例を示すＭＯＳＦＥＴの接合
容量の説明図である。

【図９】本発明の第３実施例を示す半導体装置の部分製
造工程断面図である。

【図１０】従来のＬＩ技術を用いた半導体装置の製造工
程断面図である。

【図１１】従来の通常のＭＯＳＦＥＴと従来のＬＩ技術
を用いたＭＯＳＦＥＴの上面図である。

【符号の説明】

２１，４１シリコン基板２２，４２素子分離領域２３，４３ゲート酸化膜２４，４５多結晶シリコン膜２５，４６ゲート電極２６，４８浅い接合のＳ／Ｄ（浅接合Ｓ／Ｄ）領域２７，４９サイドウォール２８，５３深い接合のＳ／Ｄ（深接合Ｓ／Ｄ）領域２９，５０ＳｉＯ₂膜３０，５１アモルファスシリコン（多結晶シリコ
ン）膜３１，５５，６１Ｔｉ膜３２，５６チタンシリサイド（ＴｉＳｉ₂）膜３３，５７ＬＩ３４，５８中間絶縁（ＳｉＯ₂）膜３５，５９コンタクトホール３６，６０Ａｌ配線４４チャネルのゲート下部になる領域４７レジストパターン５２ＰＳＧ膜５４ＰＳＧ膜／アモルファスシリコン膜の積層膜が
形成された領域のシリコン基板６２ＴｉＮ膜

Claims

【特許請求の範囲】

【請求項１】（ａ）ソース／ドレイン領域を形成後、薄
いＳｉＯ₂膜を形成する工程と、（ｂ）シリコン膜を形
成する工程と、（ｃ）前記シリコン膜をソース／ドレイ
ン領域と一部重なりコンタクトホールがその上に形成で
きる形状になるようにエッチングにより加工する工程
と、（ｄ）金属膜を形成する工程と、（ｅ）熱処理によ
り前記金属膜と前記シリコン膜が反応し第１のシリサイ
ド膜が形成され、前記金属膜と前記ソース／ドレイン領
域のシリコン基板が反応し第２のシリサイド膜が形成さ
れ、前記第１のシリサイド膜と第２のシリサイド膜とが
電気的に接続される工程とを施すことを特徴とする半導
体装置の製造方法。
【請求項２】（ａ）ゲート電極にサイドウォール形成
後、薄いＳｉＯ₂膜を形成する工程と、（ｂ）シリコン
膜を形成する工程と、（ｃ）ＰＳＧ膜を形成する工程
と、（ｄ）前記ＰＳＧ膜とシリコン膜の積層膜をソース
／ドレイン領域と一部重なり、コンタクトホールがその
上に形成できる形状になるようにエッチングにより加工
する工程と、（ｅ）ソース／ドレイン領域を形成するた
めのイオン注入を行う工程と、（ｆ）ウエットエッチン
グにより前記ＰＳＧ膜と薄いＳｉＯ₂膜を除去する工程
と、（ｇ）熱処理により不純物を活性化する工程と、
（ｈ）金属膜を形成する工程と、（ｉ）熱処理により前
記金属膜と前記シリコン膜が反応し第１のシリサイド膜
が形成され、前記金属膜と前記ソース／ドレイン領域の
シリコン基板が反応し第２のシリサイド膜が形成され、
前記第１のシリサイド膜と前記第２のシリサイド膜とが
電気的に接続される工程とを施すことを特徴とする半導
体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記ＰＳＧ膜は前記ソース／ドレイン領域を形
成するためのイオン注入がその下のシリコン膜に到達し
ない膜厚とすることを特徴とする半導体装置の製造方
法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記シリコン膜とソース／ドレイン領域とが重
なる部分のシリコン基板に浅い接合のソース／ドレイン
領域が形成されないことを特徴とする半導体装置の製造
方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記シリコン膜とソース／ドレイン領域とが重
なる部分のシリコン基板に浅い接合のソース／ドレイン
領域が形成されないようにするため、浅い接合のソース
／ドレイン領域を形成するためのイオン注入は前記ゲー
ト電極近傍にのみ行うようにすることを特徴とする半導
体装置の製造方法。
【請求項６】請求項２記載の半導体装置の製造方法に
おいて、前記シリコン膜をエッチングする工程におけ
る、エッチング後の断面形状は垂直ではなく、テーパー
を持つように加工することを特徴とする半導体装置の製
造方法。