JP4537014B2 - 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 - Google Patents
分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 Download PDFInfo
- Publication number
- JP4537014B2 JP4537014B2 JP2003114658A JP2003114658A JP4537014B2 JP 4537014 B2 JP4537014 B2 JP 4537014B2 JP 2003114658 A JP2003114658 A JP 2003114658A JP 2003114658 A JP2003114658 A JP 2003114658A JP 4537014 B2 JP4537014 B2 JP 4537014B2
- Authority
- JP
- Japan
- Prior art keywords
- punch
- forming
- film
- trench
- prevention film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002265 prevention Effects 0.000 title claims description 90
- 238000000034 method Methods 0.000 title claims description 51
- 239000010408 film Substances 0.000 claims description 115
- 239000004065 semiconductor Substances 0.000 claims description 82
- 239000000463 material Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 37
- 238000005468 ion implantation Methods 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 24
- 230000000694 effects Effects 0.000 claims description 16
- 230000003405 preventing effect Effects 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims description 2
- 238000009271 trench method Methods 0.000 claims 1
- 238000009826 distribution Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路分野に係り、より詳細には、トランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ：Metal-Oxide Semiconductor Field Effect Transistor）などの小さいトランジスタの性能は、通常パンチスルーと呼ばれる短チャネル効果に影響される。パンチスルーはトランジスタにおいて空乏領域が生じる時に現れるが、例えば、ＭＯＳＦＥＴのドレイン領域がＭＯＳＦＥＴと反対方向にあるソース領域から広がる空乏領域と当接して連結されるか、あるいは極めて近接に連結された状態にある場合を言う。このように空乏領域同士に互いに当接する場合、ゲートから供給される電圧に関係なくソースとドレインとの間の電荷伝送が起こる。このため、パンチスルーに影響されるＭＯＳＦＥＴはターンオフするスイッチ素子としての機能を完全に失ってしまう。
【０００３】
一方、ＭＯＳＦＥＴ用半導体基板に不純物をイオン注入してパンチスルーの影響を補償する方法が広く知られている。図１は、短チャネルＭＯＳＦＥＴ用半導体基板において、イオン注入に関する典型的な効果を示すグラフである。より詳細に説明すれば、図１の（ａ）曲線はＭＯＳＦＥＴのチャネル長が約０．８５μｍに短くなる時、イオン注入がなされなければパンチスルーが生じうるということを示す。これに対し、図１の（ｂ）及び（ｃ）曲線はＭＯＳＦＥＴにおけるチャネル長が約０．５μｍになるまでは半導体基板に対するイオン注入量を各々増やせばパンチスルーの発生を抑えうるということを示す。
【０００４】
図２は、ソース領域において生じて、ドレイン領域によりドレイン領域あるいはドレイン空乏領域に達しようとするソース空乏領域２０５の発生を防げるパンチスルー防止用イオン注入領域２００を有するＭＯＳＦＥＴを示している。
【０００５】
従って、パンチスルー防止用イオン注入領域２００はパンチスルーの発生を抑え、チャネル長がパンチスルーに支配されざるを得ない場合でもＭＯＳＦＥＴが安定的に動作できるようにする。
【０００６】
前記パンチスルーに関する先行技術としては、特許文献１、特許文献２、特許文献３、特許文献４などがある。
【０００７】
さらに、パンチスルー及びパンチスルー防止用イオン注入領域に関しては非特許文献１に関連技術が記述されている。
【０００８】
【特許文献１】
米国特許第５,６１４,４３０号明細書（題目：Anti-punchthrough Ion Implantation for Sub-half Micron Channel Length MOSFET Device、発明者：Liang et al.,）
【特許文献２】
米国特許第５，７６６，９９８号明細書（題目：Method for Fabricating Narrow Channel Effect Transistors Having Titanium Shallow Junction，発明者：Tseng）
【特許文献３】
米国特許第６，２６８，２５６号明細書（題目：Method for Reducing Short Channel Effect、発明者：Kuo）
【特許文献４】
米国特許第６，２８５，０６１号明細書（題目：Structure and Method for Fabricating a Field Effect Transistor with a self-aligned Anti-Punchthrough Implant Channel、発明者：Shell et al.,）
【非特許文献１】
“Ｗｏｌｆ，Ｓ．”により著作された“Silicon Processing for the VLSI Era”という本（米国California Sunset beachのLATTICE PRESSにより１９９０年発行）の第２巻“Process Integration”
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、分離されたパンチスルー防止膜を有する集積回路トランジスタを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供するところにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、半導体基板上に形成されたゲート電極と、前記ゲート電極と隣接した半導体基板に形成されたソース／ドレイン領域と、前記半導体基板から分離されて前記ソース／ドレイン領域と隣接して形成されたパンチスルー防止膜とを備える分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法を提供する。
【００１１】
ここで、前記分離されたパンチスルー防止膜はパンチスルー現象の進展を防止または低減できる。本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、既存に適用された方式、すなわち、イオン注入領域によりパンチスルー現象を制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００１２】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極と対向する半導体基板のチャネル領域下において前記チャネル領域を狭める方向に形成され、前記チャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。
【００１３】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は不純物がドープされていない膜質であることが好適であり、メモリ素子のＭＯＳＦＥＴに適用されることが好適であり、電気的には絶縁膜であり、好ましくは酸化膜である。
【００１４】
また、本発明の好ましい実施形態によれば、前記トレンチはゲート電極を自己整列方式にして形成することが好適であり、前記パンチスルー防止膜は前記トレンチ内部に存在することが好ましい。前記ソース／ドレイン領域もまた前記トレンチ内部に存在することが好ましく、前記パンチスルー防止膜は前記トレンチ側壁に存在することが好適である。
【００１５】
好ましくは、第１半導体材料はトレンチ下部に形成され、第２半導体材料は前記第１半導体材料上においてゲート電極と第１半導体材料との間に形成されることが好適である。前記第２半導体材料は前記トランジスタのソース／ドレイン領域を形成するのに用いられることが好適である。また、前記パンチスルー防止膜の長さは全体のトレンチの側壁の長さから前記第２半導体材料の長さを引いた長さを有することが好適である。
【００１６】
前記他の技術的課題を達成するために、本発明は、半導体基板上にゲート電極を形成する工程と、前記ゲート電極と隣接した半導体基板に分離されたパンチスルー防止膜を形成する工程と、前記ゲート電極と隣接した半導体基板のパンチスルー防止膜上にソース／ドレイン領域を形成する工程とを含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供する。
【００１７】
本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極を自己整列方式にして前記半導体基板をエッチングしてトレンチを形成してなることが好適であり、好ましくは、前記パンチスルー防止膜は前記トレンチの側壁に形成されることが好適である。また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は前記トレンチの側壁において薄膜を蒸着または成長させる方法により形成できる。
【００１８】
好ましくは、前記パンチスルー防止膜を形成する工程後に、前記トレンチに第１半導体材料を半導体基板の表面よりも低い第１高さに形成しつつ前記第１高さ上に前記パンチスルー防止膜を露出させる工程と、前記第１高さ上のトレンチの側壁においては前記パンチスルー防止膜が存在しないように前記露出したパンチスルー防止膜を除去する工程と、をさらに含むことが好適である。また、前記第１高さ上のトレンチの側壁にあるパンチスルー防止膜を除去した後、前記トレンチの第１半導体材料上に前記半導体基板の表面と面一になるように第２半導体材料を形成する工程をさらに行うことが好ましい。
【００１９】
好ましくは、前記第１半導体材料及び第２半導体材料は別途の選択的シリコンエピタキシャル成長（ＳＥＧ：Selective silicon Epitaxial Growth）方式により形成することが好適であり、前記ソース／ドレイン領域を形成する工程は、前記トレンチに第１半導体材料を形成し、前記トレンチにある第１半導体材料上に第２半導体材料を形成し、前記第２半導体材料に対してソース／ドレイン領域を形成するためのイオン注入を行うことにより行うことが好適である。また、前記パンチスルー防止膜は膜質全体に対して実質的に均一なパンチスルー防止効果を有するように形成することが好適である。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。しかし、後述する実施形態は本発明を限定しようとする意味ではなく、本発明が属する技術分野における当業者に本発明の開示が実施可能な形態に完全になるように発明の範疇を知らせるために提供されるものである。本明細書におけるＭＯＳＦＥＴは最も広い意味で使用されており、ＰＭＯＳ及びＮＭＯＳなどの特定形態を限定するものではない。後述する好適な実施形態に記載された内容は例示的なものに過ぎず、本発明を限定する意味ではない。
【００２１】
本発明によれば、上にはソース／ドレイン領域があって半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて空乏領域間の拡張により生じるパンチスルー効果を抑制または低減できる。また、本発明による分離されたパンチスルー防止膜は、従来の適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００２２】
図３Ａは、半導体基板３００に浅い接合を有する素子分離領域のような素子分離膜３０５が形成された場合の断面図である。前記半導体基板３００及び素子分離膜３０５上には通常の技術による酸化膜３１０が形成されている。本発明の好適な実施形態によれば、前記半導体基板３００としては結晶方向＜１１０＞を有するＰ型単結晶シリコン基板を使用することが好適である。また、本発明の好適な実施形態によれば、前記半導体基板３００として他の形態の半導体基板を使用しても構わない。
【００２３】
図３Ｂを参照すれば、酸化膜３１０を備えるゲート構造を形成するために、前記酸化膜３１０上にフォトリソグラフィ技術を用いてゲート電極３１５及びゲートマスク層３２０を形成する。次に、１次イオン注入３２７を通じて前記半導体基板３００のゲート構造間に第１ソース／ドレイン領域３２５を形成する。前記イオン注入は、第１ソース／ドレイン領域３２５を形成するために、第１不純物濃度にて行う。本発明の好適な実施形態によれば、前記１次イオン注入３２７は、前記第１ソース／ドレイン領域３２５にＮ−にてドープされたソース／ドレイン領域を形成するために、リン（Ｐ）などのＮ型不純物イオンを使用する。トランジスタのチャネル領域３２９は前記ゲート構造と反対方向の半導体基板３００において前記第１ソース／ドレイン領域３２５の間に位置する。
【００２４】
図３Ｃを参照すれば、前記半導体基板３００及び前記ゲート構造上にキャッピング膜３３０を形成する。本発明の好適な実施形態によれば、前記キャッピング膜３３０は酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記キャッピング膜３３０は窒化膜であっても良い。前記キャッピング膜３３０は低圧化学気相蒸着（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）を通じて形成するか、あるいは物理的気相蒸着（ＰＶＤ：Physical Vapor Deposition）または原子層蒸着（ＡＬＤ：Atomic Layer Deposition）方式を通じて形成する。
【００２５】
次に、前記キャッピング膜３３０が形成されたゲート構造を自己整列方式にして前記半導体基板３００をエッチングしてトレンチ３３５を形成する。本発明の好適な実施形態によれば、前記トレンチ３３５は異方性エッチングにより形成することが好適である。前記トレンチ３３５の深さは約１，０００〜２，０００Åに形成することが好適である。この時、前記チャネル領域３２９と隣接して前記キャッピング膜３３０下に位置した第１ソース／ドレイン領域の一部３２５は、前記トレンチ３３５を形成するために、ゲート構造間の半導体基板３００をエッチングしたにも拘わらず残留し続ける。
【００２６】
図３Ｄを参照すれば、本発明によるパンチスルー防止膜３４０を前記ゲート構造間に形成されたトレンチ３３５の側壁に形成する。本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は前記半導体基板３００から分離された膜質であることが好適であり、前記パンチスルー防止膜３４０が前記トレンチ３３５側壁に形成される時、前記ゲート構造を自己整列方式にして形成することが好適である。
【００２７】
また、前記パンチスルー防止膜３４０はチャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。さらに、前記パンチスルー防止膜３４０は、前記第１面と第２面とを切断する断面において実質的に均一な厚さを有することが好ましい。前記実質的に均一なパンチスルー防止膜３４０の厚さは、前記パンチスルー防止膜３４０がＭＯＳＦＥＴにおいてパンチスルーを防ぐ作用をする時、実質的に均一な特性を持たせる。より詳しくは、前記パンチスルー防止膜３４０は蒸着される時、パンチスルー防止膜３４０材質の厚さを均一に進める方式により形成することが好ましい。
【００２８】
本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は、前記ソース／ドレイン領域の空乏領域が広がることを防ぐように、電気的絶縁膜であることが好ましく、窒化膜または酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は他の膜質であっても良い。例えば、前記パンチスルー防止膜３４０は前記酸化膜及び窒化膜を備える多層膜であっても良く、酸化膜または窒化膜を備える多層膜であっても良い。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０はＣＶＤ方式により形成しても良く、前記トレンチの側壁において熱成長法により形成しても良い。
【００２９】
前記パンチスルー防止膜３４０は反対側のソース／ドレイン領域によりソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減させることにより、ＭＯＳＦＥＴ内部におけるパンチスルー効果を低減または抑制できる重要な役割を果たす。また、本発明によるパンチスルー防止膜３４０は、従来のイオン注入領域によりパンチスルー効果を防ぐ方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００３０】
従来の技術による、イオン注入によりパンチスルー防止領域を形成する方式においては、パンチスルー防止領域におけるイオン注入濃度の変化によりパンチスルー防止特性が不均一に変わりうる。一般的に、イオン注入濃度はイオン注入領域において正規分布を示すことは公知である。しかし、本発明によるパンチスルー防止膜３４０はイオン注入により形成されていないため、膜質全体に対して実質的に均一なパンチスルー防止効果を示す。従って、本発明によるパンチスルー防止膜３４０は、不純物がドープされていない膜質である。
【００３１】
たとえ、本発明によるパンチスルー防止膜３４０が不純物がドープされていない膜質であるとはいえ、後続工程では一部のイオン注入が行われうる。例えば、トレンチ３３５内部においてソース／ドレイン領域を形成する工程に際し、イオン注入を行っても良い。しかし、この時、イオン注入の濃度は大きな問題にならず、これにより前記パンチスルー防止膜３４０を不純物がドープされた膜質と見るには無理がある。
【００３２】
図３Ｄを参照すれば、前記トレンチ３３５内部において第１半導体材料３４５を前記第１ソース／ドレイン領域の接合（図中の３５６）よりも低い高さに形成する。本発明の好適な実施形態によれば、前記第１半導体材料３４５はＳＥＧ方式により形成できる。また、他の変形された方法に前記第１半導体材料３４５の形成方法が置き換わっても良い。本発明の好適な実施形態によれば、前記第１半導体材料３４５は、トレンチ３３５内部において後続工程により不純物濃度が高い状態であるＮ＋＋領域となる。
【００３３】
図３Ｅを参照すれば、前記第１ソース／ドレイン領域３２５及び前記キャッピング膜３３０を露出させるために、第１半導体材料３４５上から前記ゲート構造の側壁と前記トレンチの側壁とから露出されたパンチスルー防止膜３４０、例えば、前記第１半導体材料３４５により覆われていない部分のパンチスルー防止膜３４０を除去する。本発明の好適な実施形態によれば、前記第１半導体材料３４５上のパンチスルー防止膜３４０の一部は湿式エッチングにより除去することが好適であるが、他の方式により除去しても構わない。
【００３４】
前記第１ソース／ドレイン領域３２５と隣接した前記トレンチ内部の第１半導体材料３４５上に第２半導体材料３５０を形成する。前記第２半導体材料３５０は前記トレンチを満遍なく埋め込み、前記トレンチを覆い、前記第１ソース／ドレイン領域３２５が形成されている半導体基板３００の表面と面一になるように形成する。本発明の好適な実施形態によれば、前記第２半導体材料３５０はＳＥＧ方式により形成することが好適であるが、その他の方法を用いて形成しても良い。
【００３５】
図３Ｆを参照すれば、前記ゲート構造の側壁にスペーサ３６０を形成する。前記第１ソース／ドレイン領域３２５と隣接した領域に対し、第２不純物濃度を有する第２ソース／ドレイン領域３６５を形成するための２次イオン注入３７０を行う。従って、本発明の好適な実施形態によれば、ＭＯＳＦＥＴのソース／ドレイン領域はトレンチ内部に形成される。また、本発明の好適な実施形態によれば、前記第２ソース／ドレイン領域３６５は前記第１ソース／ドレイン領域３２５よりも高い不純物濃度を有する。
【００３６】
従って、前記第１ソース／ドレイン領域３２５はＭＯＳＦＥＴの僅かにドープされたソース／ドレイン（ＬＤＤ：Lightly Doped source/Drain）領域となる。例えば、前記第１ソース／ドレイン領域３２５の不純物濃度はＮ−であり、前記第２ソース／ドレイン領域３６５の不純物濃度はＮ＋となる。また、本発明の実施形態によれば、前記第１半導体材料３４５は前記第１及び第２ソース／ドレイン領域３２５，３６５よりも高い不純物濃度を有することが好適である。例えば、前記第１半導体材料３４５は前記第２ソース／ドレイン領域３６５下において前記第１及び第２ソース／ドレイン領域３２５，３６５の第１及び第２不純物濃度よりも高い第３不純物濃度、すなわち、Ｎ＋＋の不純物濃度を有する。また、本発明の好適な実施形態によれば、前記第２半導体材料３５０下のソース／ドレイン領域に適したイオン注入深さを有するように、３次イオン注入を行って前記第１半導体材料３４５に不純物をドープする。
【００３７】
たとえ、本発明においては図面のように２つのパンチスルー防止膜３４０を形成しているものの、本発明を変形してトランジスタのソース／ドレイン領域にただ一つだけを形成しても良い。
【００３８】
【発明の効果】
上述したように、本発明によれば、第一に、上にソース／ドレイン領域がある半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて反対側のソース／ドレイン領域により向かい合うソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減することにより、窮極的にパンチスルー効果を抑制または低減できる。
【００３９】
第二に、本発明によるパンチスルー防止膜は、従来に適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００４０】
本発明は前述した実施形態に限定されず、本発明が属する技術的な思想内における当業者によりより多くの変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】 ＭＯＳＦＥＴにおいてパンチスルーに関するイオン注入効果を説明するために示すグラフである。
【図２】 半導体基板にパンチスルー防止のためのイオン注入領域を有する短チャネルＭＯＳＦＥＴの断面図である。
【図３Ａ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｂ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｃ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｄ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｅ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｆ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【符号の説明】
３００ 半導体基板
３０５ 素子分離膜
３１０ 酸化膜
３１５ ゲート電極
３２０ ゲートマスク層
３２５ 第１ソース／ドレイン領域
３２７ １次イオン注入
３２９ チャネル領域
３３０ キャッピング膜
３３５ トレンチ
３４０ パンチスルー防止膜
３４５ 第１半導体材料
３５０ 第２半導体材料
３６０ スペーサ
３６５ 第２ソース／ドレイン領域
３７０ ２次イオン注入
【発明の属する技術分野】
本発明は半導体集積回路分野に係り、より詳細には、トランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ：Metal-Oxide Semiconductor Field Effect Transistor）などの小さいトランジスタの性能は、通常パンチスルーと呼ばれる短チャネル効果に影響される。パンチスルーはトランジスタにおいて空乏領域が生じる時に現れるが、例えば、ＭＯＳＦＥＴのドレイン領域がＭＯＳＦＥＴと反対方向にあるソース領域から広がる空乏領域と当接して連結されるか、あるいは極めて近接に連結された状態にある場合を言う。このように空乏領域同士に互いに当接する場合、ゲートから供給される電圧に関係なくソースとドレインとの間の電荷伝送が起こる。このため、パンチスルーに影響されるＭＯＳＦＥＴはターンオフするスイッチ素子としての機能を完全に失ってしまう。
【０００３】
一方、ＭＯＳＦＥＴ用半導体基板に不純物をイオン注入してパンチスルーの影響を補償する方法が広く知られている。図１は、短チャネルＭＯＳＦＥＴ用半導体基板において、イオン注入に関する典型的な効果を示すグラフである。より詳細に説明すれば、図１の（ａ）曲線はＭＯＳＦＥＴのチャネル長が約０．８５μｍに短くなる時、イオン注入がなされなければパンチスルーが生じうるということを示す。これに対し、図１の（ｂ）及び（ｃ）曲線はＭＯＳＦＥＴにおけるチャネル長が約０．５μｍになるまでは半導体基板に対するイオン注入量を各々増やせばパンチスルーの発生を抑えうるということを示す。
【０００４】
図２は、ソース領域において生じて、ドレイン領域によりドレイン領域あるいはドレイン空乏領域に達しようとするソース空乏領域２０５の発生を防げるパンチスルー防止用イオン注入領域２００を有するＭＯＳＦＥＴを示している。
【０００５】
従って、パンチスルー防止用イオン注入領域２００はパンチスルーの発生を抑え、チャネル長がパンチスルーに支配されざるを得ない場合でもＭＯＳＦＥＴが安定的に動作できるようにする。
【０００６】
前記パンチスルーに関する先行技術としては、特許文献１、特許文献２、特許文献３、特許文献４などがある。
【０００７】
さらに、パンチスルー及びパンチスルー防止用イオン注入領域に関しては非特許文献１に関連技術が記述されている。
【０００８】
【特許文献１】
米国特許第５,６１４,４３０号明細書（題目：Anti-punchthrough Ion Implantation for Sub-half Micron Channel Length MOSFET Device、発明者：Liang et al.,）
【特許文献２】
米国特許第５，７６６，９９８号明細書（題目：Method for Fabricating Narrow Channel Effect Transistors Having Titanium Shallow Junction，発明者：Tseng）
【特許文献３】
米国特許第６，２６８，２５６号明細書（題目：Method for Reducing Short Channel Effect、発明者：Kuo）
【特許文献４】
米国特許第６，２８５，０６１号明細書（題目：Structure and Method for Fabricating a Field Effect Transistor with a self-aligned Anti-Punchthrough Implant Channel、発明者：Shell et al.,）
【非特許文献１】
“Ｗｏｌｆ，Ｓ．”により著作された“Silicon Processing for the VLSI Era”という本（米国California Sunset beachのLATTICE PRESSにより１９９０年発行）の第２巻“Process Integration”
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、分離されたパンチスルー防止膜を有する集積回路トランジスタを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供するところにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、半導体基板上に形成されたゲート電極と、前記ゲート電極と隣接した半導体基板に形成されたソース／ドレイン領域と、前記半導体基板から分離されて前記ソース／ドレイン領域と隣接して形成されたパンチスルー防止膜とを備える分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法を提供する。
【００１１】
ここで、前記分離されたパンチスルー防止膜はパンチスルー現象の進展を防止または低減できる。本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、既存に適用された方式、すなわち、イオン注入領域によりパンチスルー現象を制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００１２】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極と対向する半導体基板のチャネル領域下において前記チャネル領域を狭める方向に形成され、前記チャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。
【００１３】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は不純物がドープされていない膜質であることが好適であり、メモリ素子のＭＯＳＦＥＴに適用されることが好適であり、電気的には絶縁膜であり、好ましくは酸化膜である。
【００１４】
また、本発明の好ましい実施形態によれば、前記トレンチはゲート電極を自己整列方式にして形成することが好適であり、前記パンチスルー防止膜は前記トレンチ内部に存在することが好ましい。前記ソース／ドレイン領域もまた前記トレンチ内部に存在することが好ましく、前記パンチスルー防止膜は前記トレンチ側壁に存在することが好適である。
【００１５】
好ましくは、第１半導体材料はトレンチ下部に形成され、第２半導体材料は前記第１半導体材料上においてゲート電極と第１半導体材料との間に形成されることが好適である。前記第２半導体材料は前記トランジスタのソース／ドレイン領域を形成するのに用いられることが好適である。また、前記パンチスルー防止膜の長さは全体のトレンチの側壁の長さから前記第２半導体材料の長さを引いた長さを有することが好適である。
【００１６】
前記他の技術的課題を達成するために、本発明は、半導体基板上にゲート電極を形成する工程と、前記ゲート電極と隣接した半導体基板に分離されたパンチスルー防止膜を形成する工程と、前記ゲート電極と隣接した半導体基板のパンチスルー防止膜上にソース／ドレイン領域を形成する工程とを含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供する。
【００１７】
本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極を自己整列方式にして前記半導体基板をエッチングしてトレンチを形成してなることが好適であり、好ましくは、前記パンチスルー防止膜は前記トレンチの側壁に形成されることが好適である。また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は前記トレンチの側壁において薄膜を蒸着または成長させる方法により形成できる。
【００１８】
好ましくは、前記パンチスルー防止膜を形成する工程後に、前記トレンチに第１半導体材料を半導体基板の表面よりも低い第１高さに形成しつつ前記第１高さ上に前記パンチスルー防止膜を露出させる工程と、前記第１高さ上のトレンチの側壁においては前記パンチスルー防止膜が存在しないように前記露出したパンチスルー防止膜を除去する工程と、をさらに含むことが好適である。また、前記第１高さ上のトレンチの側壁にあるパンチスルー防止膜を除去した後、前記トレンチの第１半導体材料上に前記半導体基板の表面と面一になるように第２半導体材料を形成する工程をさらに行うことが好ましい。
【００１９】
好ましくは、前記第１半導体材料及び第２半導体材料は別途の選択的シリコンエピタキシャル成長（ＳＥＧ：Selective silicon Epitaxial Growth）方式により形成することが好適であり、前記ソース／ドレイン領域を形成する工程は、前記トレンチに第１半導体材料を形成し、前記トレンチにある第１半導体材料上に第２半導体材料を形成し、前記第２半導体材料に対してソース／ドレイン領域を形成するためのイオン注入を行うことにより行うことが好適である。また、前記パンチスルー防止膜は膜質全体に対して実質的に均一なパンチスルー防止効果を有するように形成することが好適である。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。しかし、後述する実施形態は本発明を限定しようとする意味ではなく、本発明が属する技術分野における当業者に本発明の開示が実施可能な形態に完全になるように発明の範疇を知らせるために提供されるものである。本明細書におけるＭＯＳＦＥＴは最も広い意味で使用されており、ＰＭＯＳ及びＮＭＯＳなどの特定形態を限定するものではない。後述する好適な実施形態に記載された内容は例示的なものに過ぎず、本発明を限定する意味ではない。
【００２１】
本発明によれば、上にはソース／ドレイン領域があって半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて空乏領域間の拡張により生じるパンチスルー効果を抑制または低減できる。また、本発明による分離されたパンチスルー防止膜は、従来の適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００２２】
図３Ａは、半導体基板３００に浅い接合を有する素子分離領域のような素子分離膜３０５が形成された場合の断面図である。前記半導体基板３００及び素子分離膜３０５上には通常の技術による酸化膜３１０が形成されている。本発明の好適な実施形態によれば、前記半導体基板３００としては結晶方向＜１１０＞を有するＰ型単結晶シリコン基板を使用することが好適である。また、本発明の好適な実施形態によれば、前記半導体基板３００として他の形態の半導体基板を使用しても構わない。
【００２３】
図３Ｂを参照すれば、酸化膜３１０を備えるゲート構造を形成するために、前記酸化膜３１０上にフォトリソグラフィ技術を用いてゲート電極３１５及びゲートマスク層３２０を形成する。次に、１次イオン注入３２７を通じて前記半導体基板３００のゲート構造間に第１ソース／ドレイン領域３２５を形成する。前記イオン注入は、第１ソース／ドレイン領域３２５を形成するために、第１不純物濃度にて行う。本発明の好適な実施形態によれば、前記１次イオン注入３２７は、前記第１ソース／ドレイン領域３２５にＮ−にてドープされたソース／ドレイン領域を形成するために、リン（Ｐ）などのＮ型不純物イオンを使用する。トランジスタのチャネル領域３２９は前記ゲート構造と反対方向の半導体基板３００において前記第１ソース／ドレイン領域３２５の間に位置する。
【００２４】
図３Ｃを参照すれば、前記半導体基板３００及び前記ゲート構造上にキャッピング膜３３０を形成する。本発明の好適な実施形態によれば、前記キャッピング膜３３０は酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記キャッピング膜３３０は窒化膜であっても良い。前記キャッピング膜３３０は低圧化学気相蒸着（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）を通じて形成するか、あるいは物理的気相蒸着（ＰＶＤ：Physical Vapor Deposition）または原子層蒸着（ＡＬＤ：Atomic Layer Deposition）方式を通じて形成する。
【００２５】
次に、前記キャッピング膜３３０が形成されたゲート構造を自己整列方式にして前記半導体基板３００をエッチングしてトレンチ３３５を形成する。本発明の好適な実施形態によれば、前記トレンチ３３５は異方性エッチングにより形成することが好適である。前記トレンチ３３５の深さは約１，０００〜２，０００Åに形成することが好適である。この時、前記チャネル領域３２９と隣接して前記キャッピング膜３３０下に位置した第１ソース／ドレイン領域の一部３２５は、前記トレンチ３３５を形成するために、ゲート構造間の半導体基板３００をエッチングしたにも拘わらず残留し続ける。
【００２６】
図３Ｄを参照すれば、本発明によるパンチスルー防止膜３４０を前記ゲート構造間に形成されたトレンチ３３５の側壁に形成する。本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は前記半導体基板３００から分離された膜質であることが好適であり、前記パンチスルー防止膜３４０が前記トレンチ３３５側壁に形成される時、前記ゲート構造を自己整列方式にして形成することが好適である。
【００２７】
また、前記パンチスルー防止膜３４０はチャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。さらに、前記パンチスルー防止膜３４０は、前記第１面と第２面とを切断する断面において実質的に均一な厚さを有することが好ましい。前記実質的に均一なパンチスルー防止膜３４０の厚さは、前記パンチスルー防止膜３４０がＭＯＳＦＥＴにおいてパンチスルーを防ぐ作用をする時、実質的に均一な特性を持たせる。より詳しくは、前記パンチスルー防止膜３４０は蒸着される時、パンチスルー防止膜３４０材質の厚さを均一に進める方式により形成することが好ましい。
【００２８】
本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は、前記ソース／ドレイン領域の空乏領域が広がることを防ぐように、電気的絶縁膜であることが好ましく、窒化膜または酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は他の膜質であっても良い。例えば、前記パンチスルー防止膜３４０は前記酸化膜及び窒化膜を備える多層膜であっても良く、酸化膜または窒化膜を備える多層膜であっても良い。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０はＣＶＤ方式により形成しても良く、前記トレンチの側壁において熱成長法により形成しても良い。
【００２９】
前記パンチスルー防止膜３４０は反対側のソース／ドレイン領域によりソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減させることにより、ＭＯＳＦＥＴ内部におけるパンチスルー効果を低減または抑制できる重要な役割を果たす。また、本発明によるパンチスルー防止膜３４０は、従来のイオン注入領域によりパンチスルー効果を防ぐ方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００３０】
従来の技術による、イオン注入によりパンチスルー防止領域を形成する方式においては、パンチスルー防止領域におけるイオン注入濃度の変化によりパンチスルー防止特性が不均一に変わりうる。一般的に、イオン注入濃度はイオン注入領域において正規分布を示すことは公知である。しかし、本発明によるパンチスルー防止膜３４０はイオン注入により形成されていないため、膜質全体に対して実質的に均一なパンチスルー防止効果を示す。従って、本発明によるパンチスルー防止膜３４０は、不純物がドープされていない膜質である。
【００３１】
たとえ、本発明によるパンチスルー防止膜３４０が不純物がドープされていない膜質であるとはいえ、後続工程では一部のイオン注入が行われうる。例えば、トレンチ３３５内部においてソース／ドレイン領域を形成する工程に際し、イオン注入を行っても良い。しかし、この時、イオン注入の濃度は大きな問題にならず、これにより前記パンチスルー防止膜３４０を不純物がドープされた膜質と見るには無理がある。
【００３２】
図３Ｄを参照すれば、前記トレンチ３３５内部において第１半導体材料３４５を前記第１ソース／ドレイン領域の接合（図中の３５６）よりも低い高さに形成する。本発明の好適な実施形態によれば、前記第１半導体材料３４５はＳＥＧ方式により形成できる。また、他の変形された方法に前記第１半導体材料３４５の形成方法が置き換わっても良い。本発明の好適な実施形態によれば、前記第１半導体材料３４５は、トレンチ３３５内部において後続工程により不純物濃度が高い状態であるＮ＋＋領域となる。
【００３３】
図３Ｅを参照すれば、前記第１ソース／ドレイン領域３２５及び前記キャッピング膜３３０を露出させるために、第１半導体材料３４５上から前記ゲート構造の側壁と前記トレンチの側壁とから露出されたパンチスルー防止膜３４０、例えば、前記第１半導体材料３４５により覆われていない部分のパンチスルー防止膜３４０を除去する。本発明の好適な実施形態によれば、前記第１半導体材料３４５上のパンチスルー防止膜３４０の一部は湿式エッチングにより除去することが好適であるが、他の方式により除去しても構わない。
【００３４】
前記第１ソース／ドレイン領域３２５と隣接した前記トレンチ内部の第１半導体材料３４５上に第２半導体材料３５０を形成する。前記第２半導体材料３５０は前記トレンチを満遍なく埋め込み、前記トレンチを覆い、前記第１ソース／ドレイン領域３２５が形成されている半導体基板３００の表面と面一になるように形成する。本発明の好適な実施形態によれば、前記第２半導体材料３５０はＳＥＧ方式により形成することが好適であるが、その他の方法を用いて形成しても良い。
【００３５】
図３Ｆを参照すれば、前記ゲート構造の側壁にスペーサ３６０を形成する。前記第１ソース／ドレイン領域３２５と隣接した領域に対し、第２不純物濃度を有する第２ソース／ドレイン領域３６５を形成するための２次イオン注入３７０を行う。従って、本発明の好適な実施形態によれば、ＭＯＳＦＥＴのソース／ドレイン領域はトレンチ内部に形成される。また、本発明の好適な実施形態によれば、前記第２ソース／ドレイン領域３６５は前記第１ソース／ドレイン領域３２５よりも高い不純物濃度を有する。
【００３６】
従って、前記第１ソース／ドレイン領域３２５はＭＯＳＦＥＴの僅かにドープされたソース／ドレイン（ＬＤＤ：Lightly Doped source/Drain）領域となる。例えば、前記第１ソース／ドレイン領域３２５の不純物濃度はＮ−であり、前記第２ソース／ドレイン領域３６５の不純物濃度はＮ＋となる。また、本発明の実施形態によれば、前記第１半導体材料３４５は前記第１及び第２ソース／ドレイン領域３２５，３６５よりも高い不純物濃度を有することが好適である。例えば、前記第１半導体材料３４５は前記第２ソース／ドレイン領域３６５下において前記第１及び第２ソース／ドレイン領域３２５，３６５の第１及び第２不純物濃度よりも高い第３不純物濃度、すなわち、Ｎ＋＋の不純物濃度を有する。また、本発明の好適な実施形態によれば、前記第２半導体材料３５０下のソース／ドレイン領域に適したイオン注入深さを有するように、３次イオン注入を行って前記第１半導体材料３４５に不純物をドープする。
【００３７】
たとえ、本発明においては図面のように２つのパンチスルー防止膜３４０を形成しているものの、本発明を変形してトランジスタのソース／ドレイン領域にただ一つだけを形成しても良い。
【００３８】
【発明の効果】
上述したように、本発明によれば、第一に、上にソース／ドレイン領域がある半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて反対側のソース／ドレイン領域により向かい合うソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減することにより、窮極的にパンチスルー効果を抑制または低減できる。
【００３９】
第二に、本発明によるパンチスルー防止膜は、従来に適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００４０】
本発明は前述した実施形態に限定されず、本発明が属する技術的な思想内における当業者によりより多くの変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】 ＭＯＳＦＥＴにおいてパンチスルーに関するイオン注入効果を説明するために示すグラフである。
【図２】 半導体基板にパンチスルー防止のためのイオン注入領域を有する短チャネルＭＯＳＦＥＴの断面図である。
【図３Ａ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｂ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｃ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｄ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｅ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｆ】 本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【符号の説明】
３００ 半導体基板
３０５ 素子分離膜
３１０ 酸化膜
３１５ ゲート電極
３２０ ゲートマスク層
３２５ 第１ソース／ドレイン領域
３２７ １次イオン注入
３２９ チャネル領域
３３０ キャッピング膜
３３５ トレンチ
３４０ パンチスルー防止膜
３４５ 第１半導体材料
３５０ 第２半導体材料
３６０ スペーサ
３６５ 第２ソース／ドレイン領域
３７０ ２次イオン注入
Claims (9)
- 半導体基板上にゲート電極を形成する工程と、
前記ゲート電極と隣接した半導体基板に分離されたパンチスルー防止膜を形成する工程と、
前記ゲート電極と隣接した半導体基板のパンチスルー防止膜上にソース／ドレイン領域を形成する工程と、を含むとともに、
前記パンチスルー防止膜を形成する工程は、
前記ゲート電極を自己整列方式にして半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチの側壁にパンチスルー防止膜を形成する工程と、を含み、
前記トレンチにパンチスルー防止膜を形成する工程後に、前記トレンチに第１半導体材料を半導体基板の表面よりも低い第１高さに形成しつつ前記第１高さ上に前記パンチスルー防止膜を露出させる工程と、
前記第１高さ上のトレンチの側壁に前記パンチスルー防止膜が存在しないように前記露出したパンチスルー防止膜を除去する工程と、をさらに含み、
前記第１高さ上のトレンチの側壁でパンチスルー防止膜を除去する工程後に、
前記トレンチの第１半導体材料上に前記半導体基板の表面と面一になるように第２半導体材料を形成する工程をさらに含む
ことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に薄膜を蒸着または成長させることにより行う
ことを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に電気的絶縁膜を形成する工程を含む
ことを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に酸化膜を形成する工程を含む
ことを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記パンチスルー防止膜を形成する工程は、前記酸化膜上に窒化膜を形成する工程をさらに含む
ことを特徴とする請求項４に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記第１及び第２半導体材料を形成する工程は成長方式により行い、前記第１及び第２半導体材料は別途の選択的シリコンエピタキシャル成長方式により成長させる
ことを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記ソース／ドレイン領域を形成する工程は、
前記トレンチに第１半導体材料を形成する工程と、
前記トレンチにある第１半導体材料上に第２半導体材料を形成する工程と、
前記ソース／ドレイン領域を形成するためのイオン注入を前記第１半導体材料に対して行う工程と、を含む
ことを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記第１半導体材料に対してイオン注入を行う工程は、
第１不純物濃度にて前記第１半導体材料に対して１次イオン注入を行う工程と、
前記第１不純物濃度よりも高い第２不純物濃度にて前記第１半導体材料に対して２次イオン注入を行う工程と、を含む
ことを特徴とする請求項７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。 - 前記パンチスルー防止膜は膜質全体に対して実質的に均一なパンチスルー防止効果を有する
ことを特徴とする請求項８に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/266,811 US6858505B2 (en) | 2002-10-08 | 2002-10-08 | Methods of forming transistor structures including separate anti-punchthrough layers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004134727A JP2004134727A (ja) | 2004-04-30 |
| JP4537014B2 true JP4537014B2 (ja) | 2010-09-01 |
Family
ID=23016088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003114658A Expired - Fee Related JP4537014B2 (ja) | 2002-10-08 | 2003-04-18 | 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6858505B2 (ja) |
| JP (1) | JP4537014B2 (ja) |
| CN (1) | CN100481495C (ja) |
| DE (1) | DE10311702A1 (ja) |
| GB (1) | GB2394119B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473476B1 (ko) * | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US6921913B2 (en) * | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
| KR100505712B1 (ko) * | 2003-10-22 | 2005-08-02 | 삼성전자주식회사 | 리세스 채널 어레이 트랜지스터의 제조 방법 |
| KR100598098B1 (ko) * | 2004-02-06 | 2006-07-07 | 삼성전자주식회사 | 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법 |
| US20080121985A1 (en) * | 2006-11-07 | 2008-05-29 | International Business Machines Corporation | Structure and method to improve short channel effects in metal oxide semiconductor field effect transistors |
| US7668010B2 (en) * | 2008-02-27 | 2010-02-23 | Macronix International Co., Ltd. | Flash memory having insulating liners between source/drain lines and channels |
| JP5915181B2 (ja) * | 2011-04-05 | 2016-05-11 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| CN104112667B (zh) * | 2013-04-22 | 2019-01-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9312360B2 (en) | 2014-05-01 | 2016-04-12 | International Business Machines Corporation | FinFET with epitaxial source and drain regions and dielectric isolated channel region |
| CN105244379A (zh) * | 2014-07-10 | 2016-01-13 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03169080A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 電界効果型トランジスタ |
| JPH04330782A (ja) * | 1991-04-25 | 1992-11-18 | Mitsubishi Electric Corp | 微細半導体装置およびその製造方法 |
| JPH05218417A (ja) * | 1991-09-30 | 1993-08-27 | Sgs Thomson Microelectron Inc | 集積回路トランジスタ構成体及びその製造方法 |
| JPH0697435A (ja) * | 1992-09-11 | 1994-04-08 | Hitachi Ltd | Ｍｏｓ型半導体装置 |
| JPH0846202A (ja) * | 1994-07-21 | 1996-02-16 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| JPH09191107A (ja) * | 1996-01-10 | 1997-07-22 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH09321294A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| JPH118379A (ja) * | 1997-06-16 | 1999-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1174504A (ja) * | 1997-08-27 | 1999-03-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11238883A (ja) * | 1998-02-04 | 1999-08-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| JPH11330454A (ja) * | 1998-05-06 | 1999-11-30 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136069A (ja) | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6473770A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| US4963502A (en) | 1988-08-25 | 1990-10-16 | Texas Instruments, Incorporated | Method of making oxide-isolated source/drain transistor |
| US5429956A (en) | 1994-09-30 | 1995-07-04 | United Microelectronics Corporation | Method for fabricating a field effect transistor with a self-aligned anti-punchthrough implant channel |
| US5547903A (en) | 1994-11-23 | 1996-08-20 | United Microelectronics Corporation | Method of elimination of junction punchthrough leakage via buried sidewall isolation |
| JPH09129887A (ja) | 1995-10-30 | 1997-05-16 | Matsushita Electric Works Ltd | Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ |
| US5614430A (en) | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
| US5766998A (en) | 1996-12-27 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method for fabricating narrow channel field effect transistors having titanium shallow junctions |
| US5909044A (en) | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US6200841B1 (en) | 1997-12-30 | 2001-03-13 | Anam Semiconductor Inc. | MOS transistor that inhibits punchthrough and method for fabricating the same |
| US6071783A (en) | 1998-08-13 | 2000-06-06 | Taiwan Semiconductor Manufacturing Company | Pseudo silicon on insulator MOSFET device |
| FR2791179B1 (fr) | 1999-03-19 | 2003-08-22 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| KR20000065719A (ko) | 1999-04-08 | 2000-11-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| US6274894B1 (en) | 1999-08-17 | 2001-08-14 | Advanced Micro Devices, Inc. | Low-bandgap source and drain formation for short-channel MOS transistors |
| US6268256B1 (en) | 2000-01-18 | 2001-07-31 | United Microelectronics Corp. | Method for reducing short channel effect |
-
2002
- 2002-10-08 US US10/266,811 patent/US6858505B2/en not_active Expired - Fee Related
-
2003
- 2003-03-17 DE DE10311702A patent/DE10311702A1/de not_active Withdrawn
- 2003-03-24 GB GB0306735A patent/GB2394119B/en not_active Expired - Fee Related
- 2003-04-18 JP JP2003114658A patent/JP4537014B2/ja not_active Expired - Fee Related
- 2003-04-29 CN CNB031241883A patent/CN100481495C/zh not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03169080A (ja) * | 1989-11-29 | 1991-07-22 | Nec Corp | 電界効果型トランジスタ |
| JPH04330782A (ja) * | 1991-04-25 | 1992-11-18 | Mitsubishi Electric Corp | 微細半導体装置およびその製造方法 |
| JPH05218417A (ja) * | 1991-09-30 | 1993-08-27 | Sgs Thomson Microelectron Inc | 集積回路トランジスタ構成体及びその製造方法 |
| JPH0697435A (ja) * | 1992-09-11 | 1994-04-08 | Hitachi Ltd | Ｍｏｓ型半導体装置 |
| JPH0846202A (ja) * | 1994-07-21 | 1996-02-16 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| JPH09191107A (ja) * | 1996-01-10 | 1997-07-22 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH09321294A (ja) * | 1996-06-03 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| JPH118379A (ja) * | 1997-06-16 | 1999-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH1174504A (ja) * | 1997-08-27 | 1999-03-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11238883A (ja) * | 1998-02-04 | 1999-08-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| JPH11330454A (ja) * | 1998-05-06 | 1999-11-30 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1489219A (zh) | 2004-04-14 |
| CN100481495C (zh) | 2009-04-22 |
| GB2394119B (en) | 2005-07-13 |
| US6858505B2 (en) | 2005-02-22 |
| US20040065936A1 (en) | 2004-04-08 |
| GB0306735D0 (en) | 2003-04-30 |
| GB2394119A (en) | 2004-04-14 |
| JP2004134727A (ja) | 2004-04-30 |
| DE10311702A1 (de) | 2004-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4937253B2 (ja) | コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法 | |
| US7718500B2 (en) | Formation of raised source/drain structures in NFET with embedded SiGe in PFET | |
| JP4945900B2 (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JP5571693B2 (ja) | 歪誘起合金及び段階的なドーパントプロファイルを含むその場で形成されるドレイン及びソース領域 | |
| US8802533B1 (en) | Semiconductor device and method of manufacturing the same | |
| US7381623B1 (en) | Pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance | |
| US7737468B2 (en) | Semiconductor devices having recesses filled with semiconductor materials | |
| JP5536340B2 (ja) | ゲートの頂部が拡張された半導体トランジスタ | |
| US20020115240A1 (en) | Double soi device with recess etch and epitaxy | |
| US8361895B2 (en) | Ultra-shallow junctions using atomic-layer doping | |
| JP2000269485A (ja) | 半導体素子およびその製造方法 | |
| WO2006093990A1 (en) | Activated carbon selective epitaxial process | |
| JP2007042802A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US6734109B2 (en) | Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon | |
| JP4537014B2 (ja) | 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 | |
| US7745296B2 (en) | Raised source and drain process with disposable spacers | |
| KR100379802B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20150380297A1 (en) | Method for manufacturing mosfet | |
| JP2007088138A (ja) | 半導体装置の製造方法 | |
| JP2008263114A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2005285980A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004146825A (ja) | Ｍｏｓトランジスター及びその製造方法 | |
| JP6840199B2 (ja) | 半導体装置 | |
| KR100510495B1 (ko) | 분리된 펀치쓰루 방지막을 갖는 집적회로 트랜지스터 및그 형성방법 | |
| JP2008066548A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090821 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090915 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100114 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100518 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100617 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |