JPH09129887A - Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ - Google Patents
Ｓｏｉ構造の横型パワーｍｏｓｆｅｔInfo
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- JPH09129887A JPH09129887A JP28202695A JP28202695A JPH09129887A JP H09129887 A JPH09129887 A JP H09129887A JP 28202695 A JP28202695 A JP 28202695A JP 28202695 A JP28202695 A JP 28202695A JP H09129887 A JPH09129887 A JP H09129887A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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Abstract
(57)【要約】
【課題】 ドレイン・基板間の寄生容量の低減によって
出力容量を低減することができ、高速化を図る 【解決手段】 半導体支持基板１上に埋め込み酸化膜２
を介して形成された半導体基板３に、ソース領域４とド
レイン領域６が形成され、ソース領域４を囲んでウエル
領域５が形成され、ソース領域４とドレイン領域６間に
はチャネル領域７が形成され、チャネル領域７上には絶
縁ゲート８が形成された、いわゆるＳＯＩ構造の横型パ
ワーＭＯＳＦＥＴにおいて、導体基板３中に形成され
た、酸化膜９とポリシリコン膜１０により構成された素
子間分離領域１１と、ウエル領域５が隣接するように構
成する。
出力容量を低減することができ、高速化を図る 【解決手段】 半導体支持基板１上に埋め込み酸化膜２
を介して形成された半導体基板３に、ソース領域４とド
レイン領域６が形成され、ソース領域４を囲んでウエル
領域５が形成され、ソース領域４とドレイン領域６間に
はチャネル領域７が形成され、チャネル領域７上には絶
縁ゲート８が形成された、いわゆるＳＯＩ構造の横型パ
ワーＭＯＳＦＥＴにおいて、導体基板３中に形成され
た、酸化膜９とポリシリコン膜１０により構成された素
子間分離領域１１と、ウエル領域５が隣接するように構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造の横型
パワーＭＯＳＦＥＴに関するものである。
パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】シリコン半導体基板（半導体支持基板）
上に、絶縁膜である酸化膜を介してシリコン膜（半導体
基板）が形成されたウエハ（いわゆるＳＯＩウエハ）上
に形成される横型ＭＯＳＦＥＴ（ＬＤＭＯＳ：Ｌａｔｅ
ｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（Ｉｎｓｕｒａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイ
スが注目されている。
上に、絶縁膜である酸化膜を介してシリコン膜（半導体
基板）が形成されたウエハ（いわゆるＳＯＩウエハ）上
に形成される横型ＭＯＳＦＥＴ（ＬＤＭＯＳ：Ｌａｔｅ
ｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（Ｉｎｓｕｒａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイ
スが注目されている。
【０００３】図１１に基づいて従来のＳＯＩ構造のＬＤ
ＭＯＳＦＥＴ（ＳＯＩ−ＬＤＭＯＳＦＥＴ）の一例につ
いて説明する。図に示すＳＯＩ−ＬＤＭＯＳＦＥＴは、
半導体支持基板１上に埋め込み酸化膜２を介して形成さ
れたＮ型の半導体基板３の領域に形成されており、半導
体基板３の一主表面に形成されたＮ型のソース領域４
と、ソース領域４を囲むように形成されたＰ型のウエル
領域５と、Ｎ型のドレイン領域６と、ソース領域４とド
レイン領域６間の導電チャネル領域７をゲート制御接続
する絶縁ゲート８とを備えている。これらの、一主表面
に形成されたソース領域４、ドレイン領域６、ウエル領
域５、導電チャネル領域７は、半導体基板３中に形成さ
れた溝部（開口部）の両側面上に形成された、半導体基
板３の表面から埋め込み酸化膜２に達するように形成さ
れた絶縁膜である酸化膜９と、その酸化膜９が形成され
た溝部（開口部）の内部に充填された誘電体であるポリ
シリコン膜１０とで構成される素子間分離領域１１によ
り、隣接する素子間は絶縁分離された構造となってい
る。
ＭＯＳＦＥＴ（ＳＯＩ−ＬＤＭＯＳＦＥＴ）の一例につ
いて説明する。図に示すＳＯＩ−ＬＤＭＯＳＦＥＴは、
半導体支持基板１上に埋め込み酸化膜２を介して形成さ
れたＮ型の半導体基板３の領域に形成されており、半導
体基板３の一主表面に形成されたＮ型のソース領域４
と、ソース領域４を囲むように形成されたＰ型のウエル
領域５と、Ｎ型のドレイン領域６と、ソース領域４とド
レイン領域６間の導電チャネル領域７をゲート制御接続
する絶縁ゲート８とを備えている。これらの、一主表面
に形成されたソース領域４、ドレイン領域６、ウエル領
域５、導電チャネル領域７は、半導体基板３中に形成さ
れた溝部（開口部）の両側面上に形成された、半導体基
板３の表面から埋め込み酸化膜２に達するように形成さ
れた絶縁膜である酸化膜９と、その酸化膜９が形成され
た溝部（開口部）の内部に充填された誘電体であるポリ
シリコン膜１０とで構成される素子間分離領域１１によ
り、隣接する素子間は絶縁分離された構造となってい
る。
【０００４】図１１に示す構造のＳＯＩ−ＬＤＭＯＳＦ
ＥＴによれば、いわゆるＲＥＳＵＲＦ条件を満たすよう
に構成することによって、半導体基板３の膜厚が比較的
薄い場合でも、高耐圧で低オン抵抗のパワーＭＯＳＦＥ
Ｔを容易に実現することができる。また、酸化膜９とポ
リシリンコン膜１０とで構成される素子間分離領域１１
を形成しているので、複数個のパワー素子を電気的に絶
縁分離された状態で集積すること、または、パワー素子
とそのパワー素子を駆動する駆動回路または制御回路等
を互いに電気的に絶縁分離された状態で、同一チップ上
に集積化された、いわゆるスマートパワーＩＣを容易に
実現することができるという利点を有している。
ＥＴによれば、いわゆるＲＥＳＵＲＦ条件を満たすよう
に構成することによって、半導体基板３の膜厚が比較的
薄い場合でも、高耐圧で低オン抵抗のパワーＭＯＳＦＥ
Ｔを容易に実現することができる。また、酸化膜９とポ
リシリンコン膜１０とで構成される素子間分離領域１１
を形成しているので、複数個のパワー素子を電気的に絶
縁分離された状態で集積すること、または、パワー素子
とそのパワー素子を駆動する駆動回路または制御回路等
を互いに電気的に絶縁分離された状態で、同一チップ上
に集積化された、いわゆるスマートパワーＩＣを容易に
実現することができるという利点を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、図１１
に示したように、隣接する素子間が絶縁分離されたＳＯ
Ｉ構造の横型パワーＭＯＳＦＥＴでは、特にドレイン・
基板間の寄生容量により出力容量（Ｃｏｓｓ）が大きく
なるため高速化が図れないという問題点があった。
に示したように、隣接する素子間が絶縁分離されたＳＯ
Ｉ構造の横型パワーＭＯＳＦＥＴでは、特にドレイン・
基板間の寄生容量により出力容量（Ｃｏｓｓ）が大きく
なるため高速化が図れないという問題点があった。
【０００６】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、オン抵抗やドレイン・ソ
ース間耐圧に影響を与えずに、ドレイン・基板間の寄生
容量の低減によって出力容量を低減することができ、高
速化を図ることができるＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴの構造を提供することにある。
で、その目的とするところは、オン抵抗やドレイン・ソ
ース間耐圧に影響を与えずに、ドレイン・基板間の寄生
容量の低減によって出力容量を低減することができ、高
速化を図ることができるＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴの構造を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔは、半導体支持基板上に絶縁膜を介して形成された第
１導電型の半導体基板に、第１導電型のソース領域とド
レイン領域が形成され、前記ソース領域を囲んで第２導
電型のウエル領域が形成され、前記ソース領域と前記ド
レイン領域間にはチャネル領域が形成され、そのチャネ
ル領域上には絶縁ゲートが形成された、いわゆるＳＯＩ
構造の横型パワーＭＯＳＦＥＴにおいて、前記導体基板
中に形成された、絶縁膜と誘電体により形成された素子
間分離領域と、前記ウエル領域が隣接するように構成さ
れていることを特徴とするものである。
め、請求項１記載のＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔは、半導体支持基板上に絶縁膜を介して形成された第
１導電型の半導体基板に、第１導電型のソース領域とド
レイン領域が形成され、前記ソース領域を囲んで第２導
電型のウエル領域が形成され、前記ソース領域と前記ド
レイン領域間にはチャネル領域が形成され、そのチャネ
ル領域上には絶縁ゲートが形成された、いわゆるＳＯＩ
構造の横型パワーＭＯＳＦＥＴにおいて、前記導体基板
中に形成された、絶縁膜と誘電体により形成された素子
間分離領域と、前記ウエル領域が隣接するように構成さ
れていることを特徴とするものである。
【０００８】請求項２記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された、絶縁膜により構成
される素子間分離領域と、前記ウエル領域が隣接するよ
うに構成されていることを特徴とするものである。
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された、絶縁膜により構成
される素子間分離領域と、前記ウエル領域が隣接するよ
うに構成されていることを特徴とするものである。
【０００９】請求項１または請求項２記載のＳＯＩ構造
の横型パワーＭＯＳＦＥＴは、ウエル領域と素子間分離
領域が隣接するように構成したので、ウエル領域と素子
間分離領域間の領域に発生する空乏層に起因する、ドレ
イン・基板間の寄生容量を著しく低減させることが可能
となり、ＳＯＩ構造の横型パワーＭＯＳＦＥＴの高速化
を図ることができる。
の横型パワーＭＯＳＦＥＴは、ウエル領域と素子間分離
領域が隣接するように構成したので、ウエル領域と素子
間分離領域間の領域に発生する空乏層に起因する、ドレ
イン・基板間の寄生容量を著しく低減させることが可能
となり、ＳＯＩ構造の横型パワーＭＯＳＦＥＴの高速化
を図ることができる。
【００１０】請求項３記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜と誘電体
により形成された素子間分離領域が前記ドレイン領域間
に、前記ドレイン領域に隣接するように形成されている
ことを特徴とするものである。
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜と誘電体
により形成された素子間分離領域が前記ドレイン領域間
に、前記ドレイン領域に隣接するように形成されている
ことを特徴とするものである。
【００１１】請求項４記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜により構
成される素子間分離領域が、隣接する前記ドレイン領域
間に、前記ドレイン領域に隣接するように形成されてい
ることを特徴とするものである。
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜により構
成される素子間分離領域が、隣接する前記ドレイン領域
間に、前記ドレイン領域に隣接するように形成されてい
ることを特徴とするものである。
【００１２】請求項３または請求項４記載のＳＯＩ構造
の横型パワーＭＯＳＦＥＴは、ドレイン領域と素子間分
離領域が隣接するように構成したので、ドレイン領域と
素子間分離領域に囲まれた領域に発生する空乏層に起因
する、ドレイン・基板間の寄生容量を著しく低減させる
ことが可能となり、ＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔの高速化を図ることができる。
の横型パワーＭＯＳＦＥＴは、ドレイン領域と素子間分
離領域が隣接するように構成したので、ドレイン領域と
素子間分離領域に囲まれた領域に発生する空乏層に起因
する、ドレイン・基板間の寄生容量を著しく低減させる
ことが可能となり、ＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔの高速化を図ることができる。
【００１３】請求項５記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されていることを特
徴とするものである。
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されていることを特
徴とするものである。
【００１４】請求項５記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、ドレイン領域と素子間接合分離領域を可
能な限り隣接させることにより、ドレイン・基板間の寄
生容量の増加を招いていたドレイン領域と素子間分離領
域に囲まれた領域により発生していたドレイン・基板間
の寄生容量を著しく低減させることが可能になる。
ＯＳＦＥＴは、ドレイン領域と素子間接合分離領域を可
能な限り隣接させることにより、ドレイン・基板間の寄
生容量の増加を招いていたドレイン領域と素子間分離領
域に囲まれた領域により発生していたドレイン・基板間
の寄生容量を著しく低減させることが可能になる。
【００１５】請求項６記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されており、前記ド
レイン領域と前記素子間接合分離領域間の前記半導体基
板に絶縁膜を形成したことを特徴とするものである。
ＯＳＦＥＴは、裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されており、前記ド
レイン領域と前記素子間接合分離領域間の前記半導体基
板に絶縁膜を形成したことを特徴とするものである。
【００１６】請求項６記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴによれば、ドレイン領域と素子間接合分離領
域間に絶縁膜を介在させることにより、ドレイン領域と
素子間接合分離領域間の逆方向耐圧が向上した、高速な
ＳＯＩ構造の横型パワーＭＯＳＦＥＴを容易に実現する
ことができる。
ＯＳＦＥＴによれば、ドレイン領域と素子間接合分離領
域間に絶縁膜を介在させることにより、ドレイン領域と
素子間接合分離領域間の逆方向耐圧が向上した、高速な
ＳＯＩ構造の横型パワーＭＯＳＦＥＴを容易に実現する
ことができる。
【００１７】シリコン酸化膜の熱伝導率がシリコンの熱
伝導率のおよそ１００分の１であることから、ＳＯＩ構
造の半導体装置では、ＳＯＩ構造中で発生した熱の放熱
性が悪く自己発熱効果が課題となるが、請求項５または
請求項６記載の、ドレイン領域に隣接する素子間接合分
離領域を形成したＳＯＩ構造の横型パワーＭＯＳＦＥＴ
では、ＳＯＩ構造の半導体装置で一般的に問題となる自
己発熱を抑制する構造を容易に実現することができる。
伝導率のおよそ１００分の１であることから、ＳＯＩ構
造の半導体装置では、ＳＯＩ構造中で発生した熱の放熱
性が悪く自己発熱効果が課題となるが、請求項５または
請求項６記載の、ドレイン領域に隣接する素子間接合分
離領域を形成したＳＯＩ構造の横型パワーＭＯＳＦＥＴ
では、ＳＯＩ構造の半導体装置で一般的に問題となる自
己発熱を抑制する構造を容易に実現することができる。
【００１８】請求項７記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴのように、素子間接合分離領域上に電極を形
成することにより、この電極より放熱を促進させること
が可能となる。
ＯＳＦＥＴのように、素子間接合分離領域上に電極を形
成することにより、この電極より放熱を促進させること
が可能となる。
【００１９】請求項５記載のＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴは、隣接するドレイン領域によって挟まれた
素子間接合分離領域を備えた素子構造を備えているが、
この構造では、一般にＮ型のドレイン領域と、Ｐ型の素
子間接合分離領域間に逆バイアスが印加される状態とな
り、この接合間の逆方向耐圧以上の電圧が、ドレイン・
素子間接合分離領域間に印加されると、ドレイン領域よ
り素子間接合分離領域に電流が流れることとなる。この
現象の発生を抑えるために、請求項６記載のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのように、ドレイン領域と素
子間接合分離領域間に絶縁膜を挟むことにより、ドレイ
ン・素子間接合分離領域間の逆方向耐圧を向上させるこ
とが容易になる。さらに、請求項７記載のＳＯＩ構造の
横型パワーＭＯＳＦＥＴのように、この素子間接合分離
領域上に電極を形成することにより、この電極部分より
半導体基板中で発生したＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴの発熱をこの素子間接合分離領域及び電極を介し
て積極的に放熱させることで、ＳＯＩ構造の横型パワー
ＭＯＳＦＥＴの自己発熱効果を抑制することも容易とな
る。
ＯＳＦＥＴは、隣接するドレイン領域によって挟まれた
素子間接合分離領域を備えた素子構造を備えているが、
この構造では、一般にＮ型のドレイン領域と、Ｐ型の素
子間接合分離領域間に逆バイアスが印加される状態とな
り、この接合間の逆方向耐圧以上の電圧が、ドレイン・
素子間接合分離領域間に印加されると、ドレイン領域よ
り素子間接合分離領域に電流が流れることとなる。この
現象の発生を抑えるために、請求項６記載のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのように、ドレイン領域と素
子間接合分離領域間に絶縁膜を挟むことにより、ドレイ
ン・素子間接合分離領域間の逆方向耐圧を向上させるこ
とが容易になる。さらに、請求項７記載のＳＯＩ構造の
横型パワーＭＯＳＦＥＴのように、この素子間接合分離
領域上に電極を形成することにより、この電極部分より
半導体基板中で発生したＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴの発熱をこの素子間接合分離領域及び電極を介し
て積極的に放熱させることで、ＳＯＩ構造の横型パワー
ＭＯＳＦＥＴの自己発熱効果を抑制することも容易とな
る。
【００２０】特にパワーデバイスでは、所望のドレイン
・ソース間耐圧あるいはオン抵抗を実現するために、あ
るいは、ドレイン金属電極、ソース金属電極と金属ワイ
ヤとの接続を行うボンディングパッド領域を確保するた
めに、ウエル領域面積またはドレイン領域面積が大きく
なり、ドレイン・基板間容量がますます増大する傾向に
あるが、請求項１乃至請求項７記載のＳＯＩ構造の横型
パワーＭＯＳＦＥＴによれば、または、それらの構造を
組み合わせた構造によれば、ドレイン・基板間の寄生容
量を著しく低減させたＳＯＩ構造の横型パワーＭＯＳＦ
ＥＴを実現することができる。
・ソース間耐圧あるいはオン抵抗を実現するために、あ
るいは、ドレイン金属電極、ソース金属電極と金属ワイ
ヤとの接続を行うボンディングパッド領域を確保するた
めに、ウエル領域面積またはドレイン領域面積が大きく
なり、ドレイン・基板間容量がますます増大する傾向に
あるが、請求項１乃至請求項７記載のＳＯＩ構造の横型
パワーＭＯＳＦＥＴによれば、または、それらの構造を
組み合わせた構造によれば、ドレイン・基板間の寄生容
量を著しく低減させたＳＯＩ構造の横型パワーＭＯＳＦ
ＥＴを実現することができる。
【００２１】一般に、パワーＭＯＳＦＥＴのスイッチン
グ時間は入力容量、出力容量、帰還容量に関係している
ことが知られているが、図１１に示したＳＯＩウエハに
形成されたパワーＭＯＳＦＥＴでは、出力容量へのドレ
イン・基板間の寄生容量成分の寄与が大きく、この要因
によってスイッチング時間が長くなっていた。
グ時間は入力容量、出力容量、帰還容量に関係している
ことが知られているが、図１１に示したＳＯＩウエハに
形成されたパワーＭＯＳＦＥＴでは、出力容量へのドレ
イン・基板間の寄生容量成分の寄与が大きく、この要因
によってスイッチング時間が長くなっていた。
【００２２】図１１に示したＳＯＩウエハに形成された
パワーＭＯＳＦＥＴで、ソース電位、裏面の半導体基板
３の電位をそれぞれ接地電位とし、ドレイン電位に正の
電圧を印加した時の半導体基板３中の空乏層の広がりを
模式的に示した断面図を図１２に示す。図１２に示すよ
うに、空乏層１２は、ウエル領域５の周囲の半導体基板
３の領域、ウエル領域５と素子間分離領域１１間の半導
体基板３の表面近傍領域、素子間分離領域１１近傍の半
導体基板３の領域、埋め込み酸化膜２近傍の半導体基板
３の領域に形成されており、この空乏層１２に起因して
ドレイン・基板間の寄生容量が発生する。
パワーＭＯＳＦＥＴで、ソース電位、裏面の半導体基板
３の電位をそれぞれ接地電位とし、ドレイン電位に正の
電圧を印加した時の半導体基板３中の空乏層の広がりを
模式的に示した断面図を図１２に示す。図１２に示すよ
うに、空乏層１２は、ウエル領域５の周囲の半導体基板
３の領域、ウエル領域５と素子間分離領域１１間の半導
体基板３の表面近傍領域、素子間分離領域１１近傍の半
導体基板３の領域、埋め込み酸化膜２近傍の半導体基板
３の領域に形成されており、この空乏層１２に起因して
ドレイン・基板間の寄生容量が発生する。
【００２３】ＳＯＩ構造の横型パワーＭＯＳＦＥＴで
は、従来の縦型パワーＭＯＳＦＥＴまたは横型パワーＭ
ＯＳＦＥＴの場合とは異なり、図１２に模式的に示した
空乏層１２に起因するドレイン・基板間容量成分の寄与
が大きい。特に、ウエル領域５の直下の空乏層１２の領
域（図１２に示した、ウエル領域５の周囲の半導体基板
３の領域に形成された空乏層１２）またはドレイン領域
６直下の空乏層１２の領域、及び、ウエル領域５または
ドレイン領域６と、素子間分離領域１１間に形成される
空乏層１２の領域は、オン抵抗またはドレイン・ソース
間耐圧への影響は少なく、ドレイン・基板間容量の増大
に大きな影響を与えるだけの領域である。
は、従来の縦型パワーＭＯＳＦＥＴまたは横型パワーＭ
ＯＳＦＥＴの場合とは異なり、図１２に模式的に示した
空乏層１２に起因するドレイン・基板間容量成分の寄与
が大きい。特に、ウエル領域５の直下の空乏層１２の領
域（図１２に示した、ウエル領域５の周囲の半導体基板
３の領域に形成された空乏層１２）またはドレイン領域
６直下の空乏層１２の領域、及び、ウエル領域５または
ドレイン領域６と、素子間分離領域１１間に形成される
空乏層１２の領域は、オン抵抗またはドレイン・ソース
間耐圧への影響は少なく、ドレイン・基板間容量の増大
に大きな影響を与えるだけの領域である。
【００２４】
【発明の実施の形態】図１に基づいて本発明のＳＯＩ構
造の横型パワーＭＯＳＦＥＴの一実施形態について説明
する。図１は、ＳＯＩ構造の横型パワーＭＯＳＦＥＴの
ウエル領域付近を示した断面図である。但し、図１１に
示した構成と同等構成については同符号を付すこととす
る。
造の横型パワーＭＯＳＦＥＴの一実施形態について説明
する。図１は、ＳＯＩ構造の横型パワーＭＯＳＦＥＴの
ウエル領域付近を示した断面図である。但し、図１１に
示した構成と同等構成については同符号を付すこととす
る。
【００２５】ＳＯＩ構造の横型パワーＭＯＳＦＥＴは、
半導体支持基板１上に埋め込み酸化膜２を介して形成さ
れたＮ型の半導体基板３の領域に形成されており、半導
体基板３の一主表面に形成されたＮ型のソース領域４
と、ソース領域４を囲むように形成されたＰ型のウエル
領域５と、Ｎ型のドレイン領域６と、ソース領域４とド
レイン領域６間の導電チャネル領域７をゲート制御接続
する絶縁ゲート８とを備えている。これらの、一主表面
に形成されたソース領域４、ドレイン領域６、ウエル領
域５、導電チャネル領域７を形成した素子領域は、半導
体基板３中に形成された溝の両側面上に、半導体基板３
の表面から埋め込み酸化膜２に達するように形成された
絶縁膜である酸化膜９と、その酸化膜９が形成された溝
部の内部に充填された誘電体であるポリシリコン膜１０
とで構成される素子間分離領域１１により、隣接する素
子領域とは絶縁分離された構造となっており、ウエル領
域５は、この素子間分離領域１１にＮ型不純物領域を間
に挟むことなく隣接するように構成されている。
半導体支持基板１上に埋め込み酸化膜２を介して形成さ
れたＮ型の半導体基板３の領域に形成されており、半導
体基板３の一主表面に形成されたＮ型のソース領域４
と、ソース領域４を囲むように形成されたＰ型のウエル
領域５と、Ｎ型のドレイン領域６と、ソース領域４とド
レイン領域６間の導電チャネル領域７をゲート制御接続
する絶縁ゲート８とを備えている。これらの、一主表面
に形成されたソース領域４、ドレイン領域６、ウエル領
域５、導電チャネル領域７を形成した素子領域は、半導
体基板３中に形成された溝の両側面上に、半導体基板３
の表面から埋め込み酸化膜２に達するように形成された
絶縁膜である酸化膜９と、その酸化膜９が形成された溝
部の内部に充填された誘電体であるポリシリコン膜１０
とで構成される素子間分離領域１１により、隣接する素
子領域とは絶縁分離された構造となっており、ウエル領
域５は、この素子間分離領域１１にＮ型不純物領域を間
に挟むことなく隣接するように構成されている。
【００２６】次に、図２に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴの異なる実施形態について説
明する。図２に示すＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔは、ウエル領域５を図１に示したＳＯＩ構造の横型パ
ワーＭＯＳＦＥＴと同様に構成すると共に、そのウエル
領域５に繋がり埋め込み酸化膜２に達する不純物領域１
３を、素子間分離領域１１に接する半導体基板３の領域
に形成したものである。この不純物領域１３は、例え
ば、半導体基板３に埋め込み酸化層２に達する溝部を形
成した後、Ｐ型のウエル領域５と同じ導電型（Ｐ型）の
不純物を溝部に露出した半導体基板３中に導入して拡散
させて形成する。
の横型パワーＭＯＳＦＥＴの異なる実施形態について説
明する。図２に示すＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔは、ウエル領域５を図１に示したＳＯＩ構造の横型パ
ワーＭＯＳＦＥＴと同様に構成すると共に、そのウエル
領域５に繋がり埋め込み酸化膜２に達する不純物領域１
３を、素子間分離領域１１に接する半導体基板３の領域
に形成したものである。この不純物領域１３は、例え
ば、半導体基板３に埋め込み酸化層２に達する溝部を形
成した後、Ｐ型のウエル領域５と同じ導電型（Ｐ型）の
不純物を溝部に露出した半導体基板３中に導入して拡散
させて形成する。
【００２７】図１及び図２に示すＳＯＩ構造の横型パワ
ーＭＯＳＦＥＴで、素子間分離領域１１とウエル領域５
は、出力容量以外の電気特性に悪影響を与えない範囲で
限りなく接近させることができる。また、図１及び図２
に示すＳＯＩ構造の横型パワーＭＯＳＦＥＴでは、素子
間分離領域１１の断面形状は略Ｖ字状となっているが、
略Ｖ字状の断面形状に限定されるものではない。
ーＭＯＳＦＥＴで、素子間分離領域１１とウエル領域５
は、出力容量以外の電気特性に悪影響を与えない範囲で
限りなく接近させることができる。また、図１及び図２
に示すＳＯＩ構造の横型パワーＭＯＳＦＥＴでは、素子
間分離領域１１の断面形状は略Ｖ字状となっているが、
略Ｖ字状の断面形状に限定されるものではない。
【００２８】次に、図３に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図１に示したＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴでは、素子間分離領域１１は、絶縁膜である
酸化膜９と、その酸化膜９が形成された溝部の内部に充
填された誘電体であるポリシリコン膜１０とで構成され
ていたが、図３に示すＳＯＩ構造の横型パワーＭＯＳＦ
ＥＴは、素子間分離領域１１を、埋め込み酸化膜２に達
する酸化膜１４によって構成したものであり、ウエル領
域５は、酸化膜１４に接するように形成されている。酸
化膜１４で構成される素子間分離領域とウエル領域５
は、出力容量以外の電気特性に悪影響を与えない範囲で
限りなく接近させることができる。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図１に示したＳＯＩ構造の横型パワーＭ
ＯＳＦＥＴでは、素子間分離領域１１は、絶縁膜である
酸化膜９と、その酸化膜９が形成された溝部の内部に充
填された誘電体であるポリシリコン膜１０とで構成され
ていたが、図３に示すＳＯＩ構造の横型パワーＭＯＳＦ
ＥＴは、素子間分離領域１１を、埋め込み酸化膜２に達
する酸化膜１４によって構成したものであり、ウエル領
域５は、酸化膜１４に接するように形成されている。酸
化膜１４で構成される素子間分離領域とウエル領域５
は、出力容量以外の電気特性に悪影響を与えない範囲で
限りなく接近させることができる。
【００２９】次に、図４に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図４は、ＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴのドレイン領域付近の構造を示した断面図であ
る。但し、図１に示した構成と同等構成については同符
号を付すこととする。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図４は、ＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴのドレイン領域付近の構造を示した断面図であ
る。但し、図１に示した構成と同等構成については同符
号を付すこととする。
【００３０】図４に示すＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴは、図１に示したＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴと同様に、素子間分離領域１１を、絶縁膜である
酸化膜９と、その酸化膜９が形成された溝部の内部に充
填された誘電体であるポリシリコン膜１０とで構成した
もので、ＳＯＩ構造の横型パワーＭＯＳＦＥＴのドレイ
ン領域６を、絶縁分離領域１１に接するように形成した
ものである。素子間分離領域１１とドレイン領域６は、
出力容量以外の電気特性に悪影響を与えない範囲で限り
なく接近させることができる。
ＦＥＴは、図１に示したＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴと同様に、素子間分離領域１１を、絶縁膜である
酸化膜９と、その酸化膜９が形成された溝部の内部に充
填された誘電体であるポリシリコン膜１０とで構成した
もので、ＳＯＩ構造の横型パワーＭＯＳＦＥＴのドレイ
ン領域６を、絶縁分離領域１１に接するように形成した
ものである。素子間分離領域１１とドレイン領域６は、
出力容量以外の電気特性に悪影響を与えない範囲で限り
なく接近させることができる。
【００３１】次に、図５に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図５に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図４に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、図３に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴと同様に、素子間分離領域１１を埋め込み酸化
膜２に達する酸化膜１４によって構成したものであり、
ドレイン領域６は、酸化膜１４に接するように形成され
ている。酸化膜１４で構成される素子間分離領域とドレ
イン領域６は、出力容量以外の電気特性に悪影響を与え
ない範囲で限りなく接近させることができる。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図５に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図４に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、図３に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴと同様に、素子間分離領域１１を埋め込み酸化
膜２に達する酸化膜１４によって構成したものであり、
ドレイン領域６は、酸化膜１４に接するように形成され
ている。酸化膜１４で構成される素子間分離領域とドレ
イン領域６は、出力容量以外の電気特性に悪影響を与え
ない範囲で限りなく接近させることができる。
【００３２】次に、図６に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図６に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、所定の素子分離領域を、埋め込み酸化膜２
に達する酸化膜１４で構成すると共に、ＳＯＩ構造の横
型パワーＭＯＳＦＥＴを形成する半導体基板３の領域
に、埋め込み酸化膜２に達する、第２導電型（Ｐ型）の
不純物領域である素子間接合分離領域１５を形成したも
のである。ＳＯＩ構造の横型パワーＭＯＳＦＥＴのドレ
イン領域６は、この素子間接合分離領域１５に隣接する
ように形成されている。素子間接合分離領域１５とドレ
イン領域６は、出力容量以外の電気特性に悪影響を与え
ない範囲で限りなく接近させることができる。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図６に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、所定の素子分離領域を、埋め込み酸化膜２
に達する酸化膜１４で構成すると共に、ＳＯＩ構造の横
型パワーＭＯＳＦＥＴを形成する半導体基板３の領域
に、埋め込み酸化膜２に達する、第２導電型（Ｐ型）の
不純物領域である素子間接合分離領域１５を形成したも
のである。ＳＯＩ構造の横型パワーＭＯＳＦＥＴのドレ
イン領域６は、この素子間接合分離領域１５に隣接する
ように形成されている。素子間接合分離領域１５とドレ
イン領域６は、出力容量以外の電気特性に悪影響を与え
ない範囲で限りなく接近させることができる。
【００３３】次に、図７に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図７に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図６に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、素子間接合分離領域１５とドレイン領域６
間に、絶縁膜である酸化膜１６を埋め込んだもので、素
子間接合分離領域１５とドレイン領域６は、この酸化膜
１６によって電気的に絶縁分離されている。これによ
り、ドレイン領域６と素子間接合分離領域１５間の耐圧
を向上させることができる。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図７に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図６に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、素子間接合分離領域１５とドレイン領域６
間に、絶縁膜である酸化膜１６を埋め込んだもので、素
子間接合分離領域１５とドレイン領域６は、この酸化膜
１６によって電気的に絶縁分離されている。これによ
り、ドレイン領域６と素子間接合分離領域１５間の耐圧
を向上させることができる。
【００３４】次に、図８に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図８に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図７に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、電極である金属電極１７を素子間接合分離
領域１５に電気的に接続したものである。金属電極１７
は、ドレイン領域６とは電気的に接続されていない。こ
の金属電極１７は、半導体基板３中で発生した熱を放熱
する放熱板としての役割を果たす。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図８に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図７に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴで、電極である金属電極１７を素子間接合分離
領域１５に電気的に接続したものである。金属電極１７
は、ドレイン領域６とは電気的に接続されていない。こ
の金属電極１７は、半導体基板３中で発生した熱を放熱
する放熱板としての役割を果たす。
【００３５】次に、図９に基づいて本発明のＳＯＩ構造
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図９に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図３に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴの構造（ウエル領域５を素子分離領域である酸
化膜１４に隣接するように形成した構造）と、図５に示
したＳＯＩ構造の横型パワーＭＯＳＦＥＴの構造（ドレ
イン領域６を素子分離領域である酸化膜１４に隣接する
ように形成した構造）とを組み合わせたものであるため
詳細な説明を省略する。
の横型パワーＭＯＳＦＥＴのさらに異なる実施形態につ
いて説明する。図９に示すＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴは、図３に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴの構造（ウエル領域５を素子分離領域である酸
化膜１４に隣接するように形成した構造）と、図５に示
したＳＯＩ構造の横型パワーＭＯＳＦＥＴの構造（ドレ
イン領域６を素子分離領域である酸化膜１４に隣接する
ように形成した構造）とを組み合わせたものであるため
詳細な説明を省略する。
【００３６】図９に示したパワーＭＯＳＦＥＴで、ソー
ス電位、裏面の半導体支持基板１の電位をそれぞれ接地
電位とし、ドレイン電位に正の電圧を印加した時の半導
体基板３中の空乏層の広がりを模式的に示した断面図を
図１０に示す。図１０に示すように、従来構造と比較し
て、ウエル領域５の直下及び素子間分離領域である酸化
膜１４の側面及びドレイン領域６の直下に発生する空乏
層が著しく低減されているので、ドレイン・基板間容量
が大幅に低減され、スイッチング時間の短縮化に大いに
寄与する。
ス電位、裏面の半導体支持基板１の電位をそれぞれ接地
電位とし、ドレイン電位に正の電圧を印加した時の半導
体基板３中の空乏層の広がりを模式的に示した断面図を
図１０に示す。図１０に示すように、従来構造と比較し
て、ウエル領域５の直下及び素子間分離領域である酸化
膜１４の側面及びドレイン領域６の直下に発生する空乏
層が著しく低減されているので、ドレイン・基板間容量
が大幅に低減され、スイッチング時間の短縮化に大いに
寄与する。
【００３７】
【発明の効果】以上に説明したように、本発明のＳＯＩ
構造の横型パワーＭＯＳＦＥＴによれば、オン抵抗また
はドレイン・ソース間耐圧等の電気特性の劣化を招くこ
となく、ドレイン・基板間容量成分を容易に著しく低下
させることができ、大幅なスイッチング時間の短縮化が
図れる。
構造の横型パワーＭＯＳＦＥＴによれば、オン抵抗また
はドレイン・ソース間耐圧等の電気特性の劣化を招くこ
となく、ドレイン・基板間容量成分を容易に著しく低下
させることができ、大幅なスイッチング時間の短縮化が
図れる。
【００３８】また、請求項５乃至請求項７記載のＳＯＩ
構造の横型パワーＭＯＳＦＥＴによれば、素子間接合分
離領域を形成することにより、容易に放熱性を向上させ
ることができ、ＳＯＩ構造の横型パワーＭＯＳＦＥＴが
抱えている自己発熱効果を大幅に抑制することが可能で
ある。
構造の横型パワーＭＯＳＦＥＴによれば、素子間接合分
離領域を形成することにより、容易に放熱性を向上させ
ることができ、ＳＯＩ構造の横型パワーＭＯＳＦＥＴが
抱えている自己発熱効果を大幅に抑制することが可能で
ある。
【図１】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
の一実施形態を示す断面図である。
の一実施形態を示す断面図である。
【図２】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
の異なる実施形態を示す断面図である。
の異なる実施形態を示す断面図である。
【図３】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図４】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図５】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図６】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図７】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図８】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図９】本発明のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
のさらに異なる実施形態を示す断面図である。
のさらに異なる実施形態を示す断面図である。
【図１０】図９に示したＳＯＩ構造の横型パワーＭＯＳ
ＦＥＴの空乏層を示す断面図である。
ＦＥＴの空乏層を示す断面図である。
【図１１】従来のＳＯＩ構造の横型パワーＭＯＳＦＥＴ
の一例を示す断面図である。
の一例を示す断面図である。
【図１２】図１１に示したＳＯＩ構造の横型パワーＭＯ
ＳＦＥＴの空乏層を示す断面図である。
ＳＦＥＴの空乏層を示す断面図である。
１ 半導体支持基板 ２ 埋め込み酸化膜（絶縁膜） ３ 半導体基板 ４ ソース領域 ５ ウエル領域 ６ ドレイン領域 ７ チャネル領域 ８ 絶縁ゲート ９，１４，１６ 酸化膜（絶縁膜） １０ ポリシリコン膜（誘電体） １１ 素子間分離領域 １７ 金属電極（電極）
フロントページの続き (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 前田 光英 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (7)
- 【請求項１】 半導体支持基板上に絶縁膜を介して形成
された第１導電型の半導体基板に、第１導電型のソース
領域とドレイン領域が形成され、前記ソース領域を囲ん
で第２導電型のウエル領域が形成され、前記ソース領域
と前記ドレイン領域間にはチャネル領域が形成され、そ
のチャネル領域上には絶縁ゲートが形成された、いわゆ
るＳＯＩ構造の横型パワーＭＯＳＦＥＴにおいて、前記
導体基板中に形成された、絶縁膜と誘電体により形成さ
れた素子間分離領域と、前記ウエル領域が隣接するよう
に構成されていることを特徴とするＳＯＩ構造の横型パ
ワーＭＯＳＦＥＴ。 - 【請求項２】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された、絶縁膜により構成
される素子間分離領域と、前記ウエル領域が隣接するよ
うに構成されていることを特徴とするＳＯＩ構造の横型
パワーＭＯＳＦＥＴ。 - 【請求項３】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜と誘電体
により形成された素子間分離領域が前記ドレイン領域間
に、前記ドレイン領域に隣接するように形成されている
ことを特徴とするＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔ。 - 【請求項４】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲート構造が形成され
た、いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにお
いて、前記半導体基板中に形成された、絶縁膜により構
成される素子間分離領域が、隣接する前記ドレイン領域
間に、前記ドレイン領域に隣接するように形成されてい
ることを特徴とするＳＯＩ構造の横型パワーＭＯＳＦＥ
Ｔ。 - 【請求項５】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されていることを特
徴とするＳＯＩ構造の横型パワーＭＯＳＦＥＴ。 - 【請求項６】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されており、前記ド
レイン領域と前記素子間接合分離領域間の前記半導体基
板に絶縁膜を形成したことを特徴とするＳＯＩ構造の横
型パワーＭＯＳＦＥＴ。 - 【請求項７】 裏面側の半導体支持基板上の絶縁膜を介
した第１導電型の一主表面の半導体基板上に、第１導電
型のソース領域とドレイン領域が形成され、前記ソース
領域を囲んで第２導電型のウエル領域が形成され、前記
ソース領域とドレイン領域間にはチャネル領域が形成さ
れ、前記チャネル領域上には絶縁ゲートが形成された、
いわゆるＳＯＩ構造の横型パワーＭＯＳＦＥＴにおい
て、前記半導体基板中に形成された第２導電型の素子間
接合分離領域が、隣接する前記ドレイン領域間に、前記
ドレイン領域に隣接するように形成されており、前記素
子間接合分離領域に電気的に接続された電極が、前記ド
レイン領域と電気的に接続されていないことを特徴とす
るＳＯＩ構造の横型パワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28202695A JPH09129887A (ja) | 1995-10-30 | 1995-10-30 | Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28202695A JPH09129887A (ja) | 1995-10-30 | 1995-10-30 | Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129887A true JPH09129887A (ja) | 1997-05-16 |
Family
ID=17647207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28202695A Pending JPH09129887A (ja) | 1995-10-30 | 1995-10-30 | Ｓｏｉ構造の横型パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858505B2 (en) | 2002-10-08 | 2005-02-22 | Samsung Electronics Co. Ltd. | Methods of forming transistor structures including separate anti-punchthrough layers |
| JP2007103646A (ja) * | 2005-10-04 | 2007-04-19 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1995
- 1995-10-30 JP JP28202695A patent/JPH09129887A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858505B2 (en) | 2002-10-08 | 2005-02-22 | Samsung Electronics Co. Ltd. | Methods of forming transistor structures including separate anti-punchthrough layers |
| JP2007103646A (ja) * | 2005-10-04 | 2007-04-19 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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