JP3282571B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。
【０００３】図２は、従来例に係る光結合型半導体リレ
ーの一部を示す概略平面配置図である。受光素子である
太陽電池１３と２つの出力用のMOSFET１４がGND端子フ
レーム１５上に配設され、太陽電池１３のカソード１３
ａ及びMOSFET１４のソース電極１４ａがボンディングワ
イヤ１６によりGND端子フレーム１５と電気的に接続さ
れている。これにより、太陽電池１３のカソード１３ａ
とMOSFET１４のソース電極１４ａとは、GND端子フレー
ム１５を介して電気的に接続されている。なお、MOSFET
１４としては、SOI構造型のLDMOSFETが用いられる。
ーの一部を示す概略平面配置図である。受光素子である
太陽電池１３と２つの出力用のMOSFET１４がGND端子フ
レーム１５上に配設され、太陽電池１３のカソード１３
ａ及びMOSFET１４のソース電極１４ａがボンディングワ
イヤ１６によりGND端子フレーム１５と電気的に接続さ
れている。これにより、太陽電池１３のカソード１３ａ
とMOSFET１４のソース電極１４ａとは、GND端子フレー
ム１５を介して電気的に接続されている。なお、MOSFET
１４としては、SOI構造型のLDMOSFETが用いられる。
【０００４】また、GND端子フレーム１５の両側に並設
された出力端子フレーム１７とMOSFET１４のドレイン電
極１４ｂとがボンディングワイヤ１６により電気的に接
続され、太陽電池１３のアノード１３ｂとMOSFET１４の
ゲート電極１４ｃとがボンディングワイヤ１６により電
気的に接続されている。
された出力端子フレーム１７とMOSFET１４のドレイン電
極１４ｂとがボンディングワイヤ１６により電気的に接
続され、太陽電池１３のアノード１３ｂとMOSFET１４の
ゲート電極１４ｃとがボンディングワイヤ１６により電
気的に接続されている。
【０００５】図３は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図３
に示すように、GND端子フレーム１５に対向配置された
入力端子フレーム１８上には、発光素子である発光ダイ
オード１９が配設され、全体を遮光性樹脂２０でモール
ドされて１パッケージ化されている。そして、太陽電池
１３と発光ダイオード１９との間を光を透過する透光性
樹脂２１から成る導光路により光結合され、発光ダイオ
ード１９からの光を太陽電池１３で受光できるようにし
ている。
ーの概略断面図である。光結合型半導体リレーは、図３
に示すように、GND端子フレーム１５に対向配置された
入力端子フレーム１８上には、発光素子である発光ダイ
オード１９が配設され、全体を遮光性樹脂２０でモール
ドされて１パッケージ化されている。そして、太陽電池
１３と発光ダイオード１９との間を光を透過する透光性
樹脂２１から成る導光路により光結合され、発光ダイオ
ード１９からの光を太陽電池１３で受光できるようにし
ている。
【０００６】このように構成された光結合型半導体リレ
ーは、発光ダイオード１９を外部駆動信号で発光させ、
その発光ダイオード１９からの光を受光した太陽電池１
３は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１４がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
ーは、発光ダイオード１９を外部駆動信号で発光させ、
その発光ダイオード１９からの光を受光した太陽電池１
３は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１４がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
【０００７】図４は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
【０００８】図５は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＢー
Ｂ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上にｎ型半導体層３が形成されてSOI（Silicon On In
sulator）基板を構成している。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＢー
Ｂ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上にｎ型半導体層３が形成されてSOI（Silicon On In
sulator）基板を構成している。
【０００９】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
【００１０】SOI基板におけるｎ型半導体層３内に、表
面から絶縁層２に達するようにｐ＋型素子分離領域４が
形成され、ｎ型半導体層３は、絶縁層２及びｐ＋型素子
分離領域４により絶縁分離された複数の領域に分割され
る。
面から絶縁層２に達するようにｐ＋型素子分離領域４が
形成され、ｎ型半導体層３は、絶縁層２及びｐ＋型素子
分離領域４により絶縁分離された複数の領域に分割され
る。
【００１１】そして、絶縁分離されたｎ型半導体層３の
表面に露出するように、ｎ型半導体層３内の略中央にｎ
＋型ドレイン領域５が形成され、ｎ＋型ドレイン領域５
との間で所定の耐圧を保持できる最短の距離だけ離間さ
れるようにｎ＋型ドレイン領域５を囲み、ｎ型半導体層
３の表面に露出するようにｎ型半導体層３内にｐ型ウェ
ル領域６が形成され、ｐ型ウェル領域６に内包され、ｎ
型半導体層３の表面に露出するようにｎ＋型ソース領域
７が形成されている。
表面に露出するように、ｎ型半導体層３内の略中央にｎ
＋型ドレイン領域５が形成され、ｎ＋型ドレイン領域５
との間で所定の耐圧を保持できる最短の距離だけ離間さ
れるようにｎ＋型ドレイン領域５を囲み、ｎ型半導体層
３の表面に露出するようにｎ型半導体層３内にｐ型ウェ
ル領域６が形成され、ｐ型ウェル領域６に内包され、ｎ
型半導体層３の表面に露出するようにｎ＋型ソース領域
７が形成されている。
【００１２】なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソ
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
【００１３】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
【００１４】そして、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常約100μｍ□（１辺約100μｍの
正方形、以下において同じ）以上の面積を必要とする。
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常約100μｍ□（１辺約100μｍの
正方形、以下において同じ）以上の面積を必要とする。
【００１５】また、ｐ型ウェル領域６及びｎ＋型ソース
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
【００１６】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
【００１７】また、近年では素子の小型化も望まれてい
るが、図５（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
るが、図５（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
【００１８】この問題を解決する方法として、図６に示
すように、ｐ型ウェル領域６の内側のドレイン電極１１
から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐように
ドレイン電極１１を引き出し、ドレインボンディングパ
ッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外
側に形成すれば良く、この場合、ｐ型ウェル領域６に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１１ａの面積に依存せず、小型化することがで
きる。
すように、ｐ型ウェル領域６の内側のドレイン電極１１
から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐように
ドレイン電極１１を引き出し、ドレインボンディングパ
ッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外
側に形成すれば良く、この場合、ｐ型ウェル領域６に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１１ａの面積に依存せず、小型化することがで
きる。
【００１９】
【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
【００２０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された高濃度第二導電型
素子分離領域と、前記高濃度第一導電型ドレイン領域と
電気的に接続され、前記第一導電型半導体層上に形成さ
れた第三の絶縁層を介して前記絶縁ゲート及ぴ前記高濃
度第一導電型ソース領域を跨いで前記高濃度第二導電型
素子分離領域上まで引き出されるように形成されたドレ
イン電極と、該ドレイン電極に電気的に接続されたドレ
インボンディングパッドとを有して成る半導体装置にお
いて、前記ドレインボンディングパッド形成箇所及びそ
の近傍の前記高濃度第二導電型素子分離領域内に、絶縁
分離されて成る第一導電型浮遊電位領域を設けたことを
特徴とするものである。
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された高濃度第二導電型
素子分離領域と、前記高濃度第一導電型ドレイン領域と
電気的に接続され、前記第一導電型半導体層上に形成さ
れた第三の絶縁層を介して前記絶縁ゲート及ぴ前記高濃
度第一導電型ソース領域を跨いで前記高濃度第二導電型
素子分離領域上まで引き出されるように形成されたドレ
イン電極と、該ドレイン電極に電気的に接続されたドレ
インボンディングパッドとを有して成る半導体装置にお
いて、前記ドレインボンディングパッド形成箇所及びそ
の近傍の前記高濃度第二導電型素子分離領域内に、絶縁
分離されて成る第一導電型浮遊電位領域を設けたことを
特徴とするものである。
【００２２】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の他の実施形
態に係るSOI構造型のLDMOSFETを示す概略構成図であ
り、（ａ）は上面から見た状態を示す概略平面図であ
り、（ｂ）は（ａ）におけるＡーＡ’での概略断面図で
あり、（ｃ）はドレインボンディングパッド１１ａ形成
箇所の寄生容量の等価回路図である。本実施形態に係る
LDMOSFETは、従来例として図６に示すLDMOSFETにおい
て、ｐ＋型素子分離領域４内に、ｐ＋型素子分離領域４
及び絶縁層２により絶縁分離されたｎ型半導体層３から
成るｎ型浮遊電位領域１２が形成され、ドレイン電極１
１が絶縁ゲート９及びｎ＋型ソース領域７を跨いでｎ型
浮遊電位領域１２上まで引き出され、ｎ型浮遊電位領域
１２上にパッシベーション膜１０を介してドレインボン
ディングパッド１１ａが形成された構成である。
て図面に基づき説明する。図１は、本発明の他の実施形
態に係るSOI構造型のLDMOSFETを示す概略構成図であ
り、（ａ）は上面から見た状態を示す概略平面図であ
り、（ｂ）は（ａ）におけるＡーＡ’での概略断面図で
あり、（ｃ）はドレインボンディングパッド１１ａ形成
箇所の寄生容量の等価回路図である。本実施形態に係る
LDMOSFETは、従来例として図６に示すLDMOSFETにおい
て、ｐ＋型素子分離領域４内に、ｐ＋型素子分離領域４
及び絶縁層２により絶縁分離されたｎ型半導体層３から
成るｎ型浮遊電位領域１２が形成され、ドレイン電極１
１が絶縁ゲート９及びｎ＋型ソース領域７を跨いでｎ型
浮遊電位領域１２上まで引き出され、ｎ型浮遊電位領域
１２上にパッシベーション膜１０を介してドレインボン
ディングパッド１１ａが形成された構成である。
【００２３】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のパッシベーション膜１０による容量C1に、絶
縁層２による容量C2と、ｎ型浮遊電位領域１２との接合
による容量C3との並列容量が直列に結合する直並列回路
となる。
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のパッシベーション膜１０による容量C1に、絶
縁層２による容量C2と、ｎ型浮遊電位領域１２との接合
による容量C3との並列容量が直列に結合する直並列回路
となる。
【００２４】ここで、本実施形態においては、ｎ型浮遊
電位領域１２を設けることにより、従来の技術に示した
ような容量C1のみの場合と比べると、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は小さく
なる。
電位領域１２を設けることにより、従来の技術に示した
ような容量C1のみの場合と比べると、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は小さく
なる。
【００２５】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ-3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｎ型浮遊電位領域１２のジ
ャンクション面積を約1.1×10-5ｃｍ2，絶縁層２の厚み
を約2μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考える
と、C1≒0.75ｐＦ，C2≒0.55ｐＦ，C3≒0.34ｐＦであ
り、Cpad≒0.41ｐＦとなるから、ドレインボンディング
パッド１１ａ形成箇所の寄生容量（Cpad）は0.34ｐＦ減
少（45％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下のパッシベーション膜１０の厚みを
約1μｍ，ｎ型半導体層３の厚みを約2μｍ，ｎ型半導体
層３の濃度を約7×1015ｃｍ-3，ｐ＋型素子分離領域４
の濃度を約1×1018ｃｍ-3，ｎ型浮遊電位領域１２のジ
ャンクション面積を約1.1×10-5ｃｍ2，絶縁層２の厚み
を約2μｍ，ドレイン面積を約1.4×10-2ｃｍ2と考える
と、C1≒0.75ｐＦ，C2≒0.55ｐＦ，C3≒0.34ｐＦであ
り、Cpad≒0.41ｐＦとなるから、ドレインボンディング
パッド１１ａ形成箇所の寄生容量（Cpad）は0.34ｐＦ減
少（45％削減）される。
【００２６】
【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された高濃度第二導電型素子分離領域と、高濃
度第一導電型ドレイン領域と電気的に接続され、第一導
電型半導体層上に形成された第三の絶縁層を介して絶縁
ゲート及ぴ高濃度第一導電型ソース領域を跨いで高濃度
第二導電型素子分離領域上まで引き出されるように形成
されたドレイン電極と、ドレイン電極に電気的に接続さ
れたドレインボンディングパッドとを有して成る半導体
装置において、ドレインボンディングパッド形成箇所及
びその近傍の高濃度第二導電型素子分離領域内に、絶縁
分離されて成る第一導電型浮遊電位領域を設けたので、
ドレインボンディングパッド直下の第三の絶縁層による
容量に、第一の絶縁層による容量と第一導電型浮遊電位
領域による容量との並列回路を直列に容量結合すること
となり、ドレインボンディングパッドを絶縁ゲート及び
ソース領域の外側に形成した場合の、ドレインボンディ
ングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供することができた。
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された高濃度第二導電型素子分離領域と、高濃
度第一導電型ドレイン領域と電気的に接続され、第一導
電型半導体層上に形成された第三の絶縁層を介して絶縁
ゲート及ぴ高濃度第一導電型ソース領域を跨いで高濃度
第二導電型素子分離領域上まで引き出されるように形成
されたドレイン電極と、ドレイン電極に電気的に接続さ
れたドレインボンディングパッドとを有して成る半導体
装置において、ドレインボンディングパッド形成箇所及
びその近傍の高濃度第二導電型素子分離領域内に、絶縁
分離されて成る第一導電型浮遊電位領域を設けたので、
ドレインボンディングパッド直下の第三の絶縁層による
容量に、第一の絶縁層による容量と第一導電型浮遊電位
領域による容量との並列回路を直列に容量結合すること
となり、ドレインボンディングパッドを絶縁ゲート及び
ソース領域の外側に形成した場合の、ドレインボンディ
ングパッドにより形成される寄生容量を小さくし、か
つ、出力容量を低減化することのできる半導体装置を提
供することができた。
【図１】本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図であり、（ｃ）はドレインボンディ
ングパッド形成箇所の寄生容量の等価回路図である。
【図２】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。
す概略平面配置図である。
【図３】従来例に係る光結合型半導体リレーの概略断面
図である。
図である。
【図４】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。
間容量の容量成分を示す等価回路図である。
【図５】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略
断面図である。
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略
断面図である。
【図６】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略
断面図である。
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略
断面図である。
１ 半導体基板 ２ 絶縁層 ３ ｎ型半導体層 ４ ｐ＋型素子分離領域 ５ ｎ＋型ドレイン領域 ６ ｐ型ウェル領域 ７ ｎ＋型ソース領域 ８ ゲート酸化膜 ９ 絶縁ゲート １０ パッシベーション膜 １１ ドレイン電極 １１ａ ドレインボンディングパッド １２ ｎ型浮遊電位領域 １３ 太陽電池 １３ａ カソード １３ｂ アノード １４ MOSFET １４ａ ソース電極 １４ｂ ドレイン電極 １４ｃ ゲート電極 １５ GND端子フレーム １６ ボンディングワイヤ １７ 出力端子フレーム １８ 入力端子フレーム １９ 発光ダイオード ２０ 遮光性樹脂 ２１ 透光性樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平９−289319（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】 半導体基板と該半導体基板上に第一の絶
縁層を介して形成された第一導電型半導体層とから成る
SOI基板と、該第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ドレイン領域と、前記高濃度第一導電型ドレイン
領域と離間して囲むとともに、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された第二導電型ウェル領域と、該第二導電型ウェル
領域に内包され、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上に第二の絶縁層を介
して形成された絶縁ゲートと、前記高濃度第一導電型ソ
ース領域を囲むとともに、前記第一導電型半導体層の表
面から前記第一の絶縁層に達するように形成された高濃
度第二導電型素子分離領域と、前記高濃度第一導電型ド
レイン領域と電気的に接続され、前記第一導電型半導体
層上に形成された第三の絶縁層を介して前記絶縁ゲート
及ぴ前記高濃度第一導電型ソース領域を跨いで前記高濃
度第二導電型素子分離領域上まで引き出されるように形
成されたドレイン電極と、該ドレイン電極に電気的に接
続されたドレインボンディングパッドとを有して成る半
導体装置において、前記ドレインボンディングパッド形
成箇所及びその近傍の前記高濃度第二導電型素子分離領
域内に、絶縁分離されて成る第一導電型浮遊電位領域を
設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32916897A JP3282571B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32916897A JP3282571B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163357A JPH11163357A (ja) | 1999-06-18 |
| JP3282571B2 true JP3282571B2 (ja) | 2002-05-13 |
Family
ID=18218414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32916897A Expired - Lifetime JP3282571B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282571B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3602745B2 (ja) | 1999-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-11-28 JP JP32916897A patent/JP3282571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163357A (ja) | 1999-06-18 |
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