JP3513851B2 - 半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、SOI構造型の半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】近年、発光素子と受光素子とを光結合
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。図５は、従来例に係る光結合型半導体リレーの一部
を示す概略平面配置図である。受光素子である太陽電池
１５と２つの出力用のMOSFET１６がGND端子フレーム１
７上に配設され、太陽電池１５のカソード１５ａ及びMO
SFET１６のソース電極１６ａがボンディングワイヤ１８
によりGND端子フレーム１７と電気的に接続されてい
る。これにより、太陽電池１５のカソード１５ａとMOSF
ET１６のソース電極１６ａとは、GND端子フレーム１７
を介して電気的に接続されている。なお、MOSFET１６と
しては、SOI構造型のLDMOSFETが用いられる。
し、受光素子の出力によって出力用パワー素子にスイッ
チング動作を行わせる光結合型半導体リレーにおいて、
リレーオフ時の出力端子間容量を低減するために出力用
パワー素子にSOI（Silicon OnInsulator）技術を利用
したSOI構造型のパワー半導体装置を使用することが注
目されている。この種のパワー半導体装置の一つとし
て、横型二重拡散MOS電解効果トランジスタ、いわゆるL
DMOSFET（Lateral Double Diffused MOSFET）があ
る。図５は、従来例に係る光結合型半導体リレーの一部
を示す概略平面配置図である。受光素子である太陽電池
１５と２つの出力用のMOSFET１６がGND端子フレーム１
７上に配設され、太陽電池１５のカソード１５ａ及びMO
SFET１６のソース電極１６ａがボンディングワイヤ１８
によりGND端子フレーム１７と電気的に接続されてい
る。これにより、太陽電池１５のカソード１５ａとMOSF
ET１６のソース電極１６ａとは、GND端子フレーム１７
を介して電気的に接続されている。なお、MOSFET１６と
しては、SOI構造型のLDMOSFETが用いられる。
【０００３】また、GND端子フレーム１７の両側に並設
された出力端子フレーム１９とMOSFET１６のドレイン電
極１６ｂとがボンディングワイヤ１８により電気的に接
続され、太陽電池１５のアノード１５ｂとMOSFET１６の
ゲート電極１６ｃとがボンディングワイヤ１８により電
気的に接続されている。
された出力端子フレーム１９とMOSFET１６のドレイン電
極１６ｂとがボンディングワイヤ１８により電気的に接
続され、太陽電池１５のアノード１５ｂとMOSFET１６の
ゲート電極１６ｃとがボンディングワイヤ１８により電
気的に接続されている。
【０００４】図６は、従来例に係る光結合型半導体リレ
ーの概略断面図である。光結合型半導体リレーは、図６
に示すように、GND端子フレーム１７に対向配置された
入力端子フレーム２０上には、発光素子である発光ダイ
オード２１が配設され、全体を遮光性樹脂２２でモール
ドされて１パッケージ化されている。そして、太陽電池
１５と発光ダイオード２１との間を光を透過する透光性
樹脂２３から成る導光路により光結合され、発光ダイオ
ード２１からの光を太陽電池１５で受光できるようにし
ている。
ーの概略断面図である。光結合型半導体リレーは、図６
に示すように、GND端子フレーム１７に対向配置された
入力端子フレーム２０上には、発光素子である発光ダイ
オード２１が配設され、全体を遮光性樹脂２２でモール
ドされて１パッケージ化されている。そして、太陽電池
１５と発光ダイオード２１との間を光を透過する透光性
樹脂２３から成る導光路により光結合され、発光ダイオ
ード２１からの光を太陽電池１５で受光できるようにし
ている。
【０００５】このように構成された光結合型半導体リレ
ーは、発光ダイオード２１を外部駆動信号で発光させ、
その発光ダイオード２１からの光を受光した太陽電池１
５は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１６がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
ーは、発光ダイオード２１を外部駆動信号で発光させ、
その発光ダイオード２１からの光を受光した太陽電池１
５は電圧を発生させ、この電圧が一定レベルに達する
と、出力用のMOSFET１６がスイッチングし、光結合型半
導体リレーがオン、またはオフする。
【０００６】図７は、従来例に係る光結合型半導体リレ
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
ーの出力端子間容量の容量成分を示す等価回路図であ
る。出力端子間容量は、二つのSOI構造型のLDMOSFETの
出力容量（Coss）の直列合成容量で形成され、出力容量
（Coss）は、ドレイン・ソース間容量（Cds），ゲート
・ドレイン間容量（Cgd）及びドレイン・基板間容量（C
dsub）の並列合成容量で形成される。
【０００７】図８は、従来例に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＥー
Ｅ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上に第一導電型半導体層であるｎ型半導体層３が形成さ
れてSOI（Silicon OnInsulator）基板を構成してい
る。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＥー
Ｅ’での概略断面図である。このLDMOSFETは、単結晶シ
リコン等の半導体基板１の一主表面上にシリコン酸化膜
等の第一の絶縁層である絶縁層２が形成され、絶縁層２
上に第一導電型半導体層であるｎ型半導体層３が形成さ
れてSOI（Silicon OnInsulator）基板を構成してい
る。
【０００８】なお、SOI基板の形成方法の一例として
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
は、絶縁層上に気相，液相，固相の各相で単結晶シリコ
ンを成長させるSOI成長法や、基板を貼り合わせる貼り
合わせSOI法や、単結晶シリコン中に酸素をイオン注入
して内部に絶縁層を形成するSIMOX（Separation by I
mplanted Oxygen）法や、陽極酸化によってシリコンを
部分的に多孔質化し酸化することによって形成する方法
等がある。
【０００９】SOI基板におけるｎ型半導体層３内に、表
面から絶縁層２に達するように素子分離領域であるｐ＋
型素子分離領域４が形成され、ｎ型半導体層３は、絶縁
層２及びｐ＋型素子分離領域４により絶縁分離された複
数の領域に分割される。
面から絶縁層２に達するように素子分離領域であるｐ＋
型素子分離領域４が形成され、ｎ型半導体層３は、絶縁
層２及びｐ＋型素子分離領域４により絶縁分離された複
数の領域に分割される。
【００１０】そして、絶縁分離されたｎ型半導体層３の
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
５が形成され、ｎ＋型ドレイン領域５との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域５を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域７が形成
されている。
表面に露出するように、ｎ型半導体層３内の略中央に高
濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域
５が形成され、ｎ＋型ドレイン領域５との間で所定の耐
圧を保持できる最短の距離だけ離間されるようにｎ＋型
ドレイン領域５を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内に第二導電型ウェル領域であ
るｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内
包され、ｎ型半導体層３の表面に露出するように高濃度
第一導電型ソース領域であるｎ＋型ソース領域７が形成
されている。
【００１１】なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソ
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
ース領域７の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及ぴアニール処理を行うことにより形
成することができ、ｐ型ウェル領域６の形成方法として
は、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニ
ール処理を行うことにより形成することができる。
【００１２】また、ｎ＋型ドレイン領域５とｎ＋型ソー
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
ス領域７との間に介在するｐ型ウェル領域６上には、薄
い膜厚の第二の絶縁層であるゲート酸化膜８を介してポ
リシリコン等から成る絶縁ゲート９が形成され、SOI基
板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三
の絶縁層であるパッシベーション膜１０が形成されてい
る。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５と
ｎ＋型ソース領域７との間でｎ型半導体層３内を流れる
主電流を制御するものである。
【００１３】そして、ｎ＋型ドレイン領域５と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極１１が形成され、ｎ＋型ソース領域７及び絶縁
ゲート９に囲まれたドレイン電極１１上には、ドレイン
ボンディングパッド１１ａが形成されている。ここで、
ドレインボンディングパッド１１ａは、ボンディングワ
イヤと接続するため通常100μｍ□（１辺約100μｍの正
方形、以下において同じ）以上の面積を必要とする。
【００１４】また、ｐ型ウェル領域６及びｎ＋型ソース
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
領域７と電気的に接続されるようにＡｌ等から成るソー
ス電極（図示せず）が形成され、絶縁ゲート９と電気的
に接続されるようにＡｌ等から成るゲート電極（図示せ
ず）が形成されている。
【００１５】ここで、ドレイン・基板間容量（Cdsub）
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
は、SOI基板の絶縁層２を挟んだドレイン電位とGND電位
との電位差によって生じる容量であり、ｐ型ウェル領域
６によって囲まれた内側のｎ型半導体層３の絶縁層２側
の面の面積（以下において、ドレイン面積という）に比
例する特性である。そこで、ドレイン面積が大きくなる
と、出力容量(Coss）も大きくなり、結局光結合型半導
体リレーの出力端子間容量も大きくなるという欠点を有
する。
【００１６】また、近年では素子の小型化も望まれてい
るが、図８（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
るが、図８（ａ）に示すように、ドレインボンディング
パッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に
囲まれた内側に形成されている構造においては、SOI構
造型のLDMOSFETをパッド面積以下に小さくすることがで
きないという欠点も有する。
【００１７】この問題を解決する方法として、図９に示
すように、ｐ型ウェル領域６の内側のドレイン電極１１
から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐように
ドレイン電極１１を引き出し、ドレインボンディングパ
ッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外
側に形成すれば良く、この場合、ｐ型ウェル領域６に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１１ａの面積に依存せず、小型化することがで
きる。
すように、ｐ型ウェル領域６の内側のドレイン電極１１
から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐように
ドレイン電極１１を引き出し、ドレインボンディングパ
ッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外
側に形成すれば良く、この場合、ｐ型ウェル領域６に囲
まれた内側のドレイン面積を小さくすることができ、ド
レイン・基板間容量（Cdsub）を小さくすることができ
る。また、SOI構造型のLDMOSFETもドレインボンディン
グパッド１１ａの面積に依存せず、小型化することがで
きる。
【００１８】
【発明が解決しようとする課題】ところが、上述の場
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
合、ドレイン電極１１のドレインボンディングパッド１
１ａと、ドレインボンディングパッド１１ａ下部のｐ＋
型素子分離領域４との電位差により、パッシベーション
膜１０を挟んで新たな寄生容量C1が生じるという問題が
あった。
【００１９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
であり、その目的とするところは、ドレインボンディン
グパッドを絶縁ゲート及びソース領域の外側に形成した
場合の、ドレインボンディングパッドにより形成される
寄生容量を小さくし、かつ、出力容量を低減化すること
のできる半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された素子分離領域と、
前記高濃度第一導電型ドレイン領域と電気的に接続され
たドレイン電極と、該ドレイン電極に電気的に接続され
たドレインボンディングパッドとを有して成る半導体装
置において、前記ドレイン電極が第三の絶縁層を介して
前記絶縁ゲート及び前記高濃度第一導電型ソース領域を
跨いで引き出され、引き出された先で前記ドレインボン
ディングパッドと電気的に接続され、該ドレインボンデ
ィングパッド下部及びその近傍に前記第一の絶縁層に達
する酸化層が形成されて成ることを特徴とするものであ
る。
半導体基板と該半導体基板上に第一の絶縁層を介して形
成された第一導電型半導体層とから成るSOI基板と、該
第一導電型半導体層の表面に露出するように前記第一導
電型半導体層内に形成された高濃度第一導電型ドレイン
領域と、前記高濃度第一導電型ドレイン領域と離間して
囲むとともに、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された第二導
電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記高濃度第一導電型ドレイン領域と前
記高濃度第一導電型ソース領域との間に介在する前記第
二導電型ウェル領域上に第二の絶縁層を介して形成され
た絶縁ゲートと、前記高濃度第一導電型ソース領域を囲
むとともに、前記第一導電型半導体層の表面から前記第
一の絶縁層に達するように形成された素子分離領域と、
前記高濃度第一導電型ドレイン領域と電気的に接続され
たドレイン電極と、該ドレイン電極に電気的に接続され
たドレインボンディングパッドとを有して成る半導体装
置において、前記ドレイン電極が第三の絶縁層を介して
前記絶縁ゲート及び前記高濃度第一導電型ソース領域を
跨いで引き出され、引き出された先で前記ドレインボン
ディングパッドと電気的に接続され、該ドレインボンデ
ィングパッド下部及びその近傍に前記第一の絶縁層に達
する酸化層が形成されて成ることを特徴とするものであ
る。
【００２１】請求項２記載の発明は、請求項１記載の半
導体装置において、前記素子分離領域が、前記酸化層で
構成されて成ることを特徴とするものである。
導体装置において、前記素子分離領域が、前記酸化層で
構成されて成ることを特徴とするものである。
【００２２】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、前記ドレインボンデ
ィングパッド直下及びその近傍の前記半導体基板に、前
記第一の絶縁層に達する貫通孔を形成したことを特徴と
するものである。
求項２記載の半導体装置において、前記ドレインボンデ
ィングパッド直下及びその近傍の前記半導体基板に、前
記第一の絶縁層に達する貫通孔を形成したことを特徴と
するものである。
【００２３】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、少なくと
も前記ドレインボンディングパッドと前記酸化層との間
に、シリコン窒化膜を介在させたことを特徴とするもの
である。
項３のいずれかに記載の半導体装置において、少なくと
も前記ドレインボンディングパッドと前記酸化層との間
に、シリコン窒化膜を介在させたことを特徴とするもの
である。
【００２４】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、以下の実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。
図面に基づき説明する。なお、以下の実施形態において
は、第一導電型をｎ型、第二導電型をｐ型として説明す
るが、第一導電型がｐ型、第二導電型がｎ型の場合にも
適用できる。
【００２５】＝実施形態１＝
図１は、本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図である。本実施形態に係るLDMOSFET
は、従来例として図９に示すLDMOSFETにおいて、ドレイ
ンボンディングパッド１１ａの下部に、絶縁層２に達す
るように酸化層１２が形成された構成である。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図である。本実施形態に係るLDMOSFET
は、従来例として図９に示すLDMOSFETにおいて、ドレイ
ンボンディングパッド１１ａの下部に、絶縁層２に達す
るように酸化層１２が形成された構成である。
【００２６】なお、酸化層１２は、LOCOS（LOCal Oxid
ation of Silicon）法などを用いて、ｎ型半導体層３
を部分的に酸化することによって形成することができ
る。
ation of Silicon）法などを用いて、ｎ型半導体層３
を部分的に酸化することによって形成することができ
る。
【００２７】また、本実施形態においては、ドレインボ
ンディングパッド１１ａをｐ＋型素子分離領域４とｎ型
半導体層３との境界に配置するようにしたがこれに限定
されるものではなく、例えば、ｐ＋型素子分離領域４上
に配置したり、ｐ＋素子分離領域４を跨いで外側に配置
するようにしても良い。
ンディングパッド１１ａをｐ＋型素子分離領域４とｎ型
半導体層３との境界に配置するようにしたがこれに限定
されるものではなく、例えば、ｐ＋型素子分離領域４上
に配置したり、ｐ＋素子分離領域４を跨いで外側に配置
するようにしても良い。
【００２８】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の容量C1は、酸化層１２の厚みと絶縁層２の厚みとの合
計の厚みで決定されるため、従来例に示すドレインボン
ディングパッド１１ａ直下のパッシベーション膜１０の
厚みで決定される容量C3と比べ低減化することができ
る。
おいては、ドレインボンディングパッド１１ａ形成箇所
の容量C1は、酸化層１２の厚みと絶縁層２の厚みとの合
計の厚みで決定されるため、従来例に示すドレインボン
ディングパッド１１ａ直下のパッシベーション膜１０の
厚みで決定される容量C3と比べ低減化することができ
る。
【００２９】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下の酸化層１２のの厚みを約3μｍ，
ｎ型半導体層３の厚みを約2μｍと考えると、C1≒0.15
ｐＦとなるから、従来例に示すLDMOSFETのドレインボン
ディングパッド１１ａ形成箇所の容量C3と比べ、0.6ｐ
Ｆ減少（80％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下の酸化層１２のの厚みを約3μｍ，
ｎ型半導体層３の厚みを約2μｍと考えると、C1≒0.15
ｐＦとなるから、従来例に示すLDMOSFETのドレインボン
ディングパッド１１ａ形成箇所の容量C3と比べ、0.6ｐ
Ｆ減少（80％削減）される。
【００３０】＝実施形態２＝
図２は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図である。本実施形態に係るLDMOSF
ETは、従来例として図９に示すLDMOSFETにおいて、ｐ＋
型素子分離領域４の代わりに、絶縁層２に達する酸化層
１２を形成し、酸化層１２上までドレイン電極１１を引
き出し、酸化層１２上においてドレイン電極１１と電気
的に接続されるようにドレインボンディングパッド１１
ａを形成した構成である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＢ
ーＢ’での概略断面図である。本実施形態に係るLDMOSF
ETは、従来例として図９に示すLDMOSFETにおいて、ｐ＋
型素子分離領域４の代わりに、絶縁層２に達する酸化層
１２を形成し、酸化層１２上までドレイン電極１１を引
き出し、酸化層１２上においてドレイン電極１１と電気
的に接続されるようにドレインボンディングパッド１１
ａを形成した構成である。
【００３１】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の容量C1は、酸化層１２の厚みと絶縁層２の厚みとの合
計の厚みで決定されるため、従来例に示すLDMOSFETのド
レインボンディングパッド１１ａ直下のパッシベーショ
ン膜１０の厚みで決定される容量C3と比べ低減化するこ
とができる。
おいては、ドレインボンディングパッド１１ａ形成箇所
の容量C1は、酸化層１２の厚みと絶縁層２の厚みとの合
計の厚みで決定されるため、従来例に示すLDMOSFETのド
レインボンディングパッド１１ａ直下のパッシベーショ
ン膜１０の厚みで決定される容量C3と比べ低減化するこ
とができる。
【００３２】具体的に示すと、ドレインボンディングパ
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下の酸化層１２のの厚みを約3μｍ，
ｎ型半導体層３の厚みを約2μｍと考えると、C1≒0.15
ｐＦとなるから、従来例に示すドレインボンディングパ
ッド１１ａ形成箇所の容量C3と比べ、0.6ｐＦ減少（80
％削減）される。
ッド１１ａの面積を約145μｍ□，ドレインボンディン
グパッド１１ａ直下の酸化層１２のの厚みを約3μｍ，
ｎ型半導体層３の厚みを約2μｍと考えると、C1≒0.15
ｐＦとなるから、従来例に示すドレインボンディングパ
ッド１１ａ形成箇所の容量C3と比べ、0.6ｐＦ減少（80
％削減）される。
【００３３】ここで、本実施形態においては、酸化層１
２によってｐ＋型素子分離領域４を兼ねることができる
ので、ｐ型拡散層等の他の素子分離領域を形成する必要
がなく、工程の短縮化を図ることができる。
２によってｐ＋型素子分離領域４を兼ねることができる
ので、ｐ型拡散層等の他の素子分離領域を形成する必要
がなく、工程の短縮化を図ることができる。
【００３４】＝実施形態３＝
図３は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図である。本実施形態に係るLDMOSF
ETは、実施形態１として図１に示すLDMOSFETにおいて、
ドレインボンディングパッド１１ａ下部の半導体基板１
に、半導体基板１の裏面側（SOI基板のパッシベーショ
ン膜１０形成面と異なる面側）から絶縁層２に達する、
ドレインボンディングパッド１１ａの大きさと略同様の
大きさの貫通孔１３が形成された構成である。ここで、
貫通孔１３の開口面積は、ドレインボンディングパッド
１１ａの開口面積と同等以上となっている。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図である。本実施形態に係るLDMOSF
ETは、実施形態１として図１に示すLDMOSFETにおいて、
ドレインボンディングパッド１１ａ下部の半導体基板１
に、半導体基板１の裏面側（SOI基板のパッシベーショ
ン膜１０形成面と異なる面側）から絶縁層２に達する、
ドレインボンディングパッド１１ａの大きさと略同様の
大きさの貫通孔１３が形成された構成である。ここで、
貫通孔１３の開口面積は、ドレインボンディングパッド
１１ａの開口面積と同等以上となっている。
【００３５】なお、貫通孔１３は、TMAH（Tetra Methy
l Ammonium Hydroxide）等の異方性エッチャントを用
いたウェットエッチングや、プラズマを用いたドライエ
ッチングによって形成することができる。
l Ammonium Hydroxide）等の異方性エッチャントを用
いたウェットエッチングや、プラズマを用いたドライエ
ッチングによって形成することができる。
【００３６】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ直下の半
導体基板１に貫通孔１３が形成されているため、ドレイ
ンボンディングパッド１１ａ直下の半導体基板１は浮遊
状態となり、実施形態１に示すようなドレインボンディ
ングパッド１１ａ形成箇所の寄生容量C1がなくなる。
おいては、ドレインボンディングパッド１１ａ直下の半
導体基板１に貫通孔１３が形成されているため、ドレイ
ンボンディングパッド１１ａ直下の半導体基板１は浮遊
状態となり、実施形態１に示すようなドレインボンディ
ングパッド１１ａ形成箇所の寄生容量C1がなくなる。
【００３７】＝実施形態４＝
図４は、本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、酸化層１２及びパッシベ
ーション膜１０と、ドレイン電極１１及びドレインボン
ディングパッド１１ａとの間にシリコン窒化膜１１４を
介在させた構成である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド１１ａ形成箇所の寄生容量の等価回路図で
ある。本実施形態に係るLDMOSFETは、実施形態１として
図１に示すLDMOSFETにおいて、酸化層１２及びパッシベ
ーション膜１０と、ドレイン電極１１及びドレインボン
ディングパッド１１ａとの間にシリコン窒化膜１１４を
介在させた構成である。
【００３８】なお、本実施形態においては、酸化層１２
及びパッシベーション膜１０と、ドレイン電極１１及び
ドレインボンディングパッド１１ａとの間にシリコン窒
化膜１４のみを介在させるようにしたが、これに限定さ
れるものではなく、多層膜を介在させるようにしても良
い。
及びパッシベーション膜１０と、ドレイン電極１１及び
ドレインボンディングパッド１１ａとの間にシリコン窒
化膜１４のみを介在させるようにしたが、これに限定さ
れるものではなく、多層膜を介在させるようにしても良
い。
【００３９】本実施形態に係るSOI構造型のLDMOSFETに
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のシリコン窒化膜１４による容量C2と、酸化層
１２及び絶縁層２による容量C1との直列回路となる。
おいては、ドレインボンディングパッド１１ａ形成箇所
の寄生容量（Cpad）は、ドレインボンディングパッド１
１ａ直下のシリコン窒化膜１４による容量C2と、酸化層
１２及び絶縁層２による容量C1との直列回路となる。
【００４０】本実施形態における寄生容量（Cpad）の低
減を具体的に示すと、ドレインボンディングパッド１１
ａの面積を約145μｍ□，ドレインボンディングパッド
１１ａ直下の酸化層１２の厚みを約3μｍ，絶縁層２の
厚みを約2μｍと考えると、C1≒0.15ｐＦ，C2≒2.6ｐＦ
であり、Cpad≒0.14ｐＦとなるから、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は0.01ｐ
Ｆ減少（7％削減）される。
減を具体的に示すと、ドレインボンディングパッド１１
ａの面積を約145μｍ□，ドレインボンディングパッド
１１ａ直下の酸化層１２の厚みを約3μｍ，絶縁層２の
厚みを約2μｍと考えると、C1≒0.15ｐＦ，C2≒2.6ｐＦ
であり、Cpad≒0.14ｐＦとなるから、ドレインボンディ
ングパッド１１ａ形成箇所の寄生容量（Cpad）は0.01ｐ
Ｆ減少（7％削減）される。
【００４１】なお、本実施形態において、ドレイン電極
１１及びドレインボンディングパッド１１ａと、パッシ
ベーション膜１０との間にシリコン窒化膜１５を介在さ
せるようにしたが、実施形態１，２においても適用で
き、シリコン窒化膜１４を介在させることによりさらに
寄生容量を低減することができる。
１１及びドレインボンディングパッド１１ａと、パッシ
ベーション膜１０との間にシリコン窒化膜１５を介在さ
せるようにしたが、実施形態１，２においても適用で
き、シリコン窒化膜１４を介在させることによりさらに
寄生容量を低減することができる。
【００４２】また、実施形態３において、ドレインボン
ディングパッド１１ａ直下の半導体基板１に貫通孔１３
を形成するようにしたが、実施形態２，４においても適
用でき、これにより酸化層１２及び絶縁層２による寄生
容量成分をなくすことができる。
ディングパッド１１ａ直下の半導体基板１に貫通孔１３
を形成するようにしたが、実施形態２，４においても適
用でき、これにより酸化層１２及び絶縁層２による寄生
容量成分をなくすことができる。
【００４３】
【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された素子分離領域と、高濃度第一導電型ドレ
イン領域と電気的に接続されたドレイン電極と、ドレイ
ン電極に電気的に接続されたドレインボンディングパッ
ドとを有して成る半導体装置において、ドレイン電極が
第三の絶縁層を介して絶縁ゲート及び高濃度第一導電型
ソース領域を跨いで引き出され、引き出された箇所でド
レインボンディングパッドと電気的に接続され、ドレイ
ンボンディングパッド下部及びその近傍に第一の絶縁層
に達する酸化層が形成されて成るので、酸化層の厚みと
第一の絶縁層の厚みとの合計によってドレインボンディ
ングパッド形成箇所の容量が決定され、ドレインボンデ
ィングパッドを絶縁ゲート及びソース領域の外側に形成
した場合の、ドレインボンディングパッドにより形成さ
れる寄生容量を小さくし、かつ、出力容量を低減化する
ことのできる半導体装置を提供することができた。
導体基板上に第一の絶縁層を介して形成された第一導電
型半導体層とから成るSOI基板と、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に形成さ
れた高濃度第一導電型ドレイン領域と、高濃度第一導電
型ドレイン領域と離間して囲むとともに、第一導電型半
導体層の表面に露出するように第一導電型半導体層内に
形成された第二導電型ウェル領域と、第二導電型ウェル
領域に内包され、第一導電型半導体層の表面に露出する
ように第一導電型半導体層内に形成された高濃度第一導
電型ソース領域と、高濃度第一導電型ドレイン領域と高
濃度第一導電型ソース領域との間に介在する第二導電型
ウェル領域上に第二の絶縁層を介して形成された絶縁ゲ
ートと、高濃度第一導電型ソース領域を囲むとともに、
第一導電型半導体層の表面から第一の絶縁層に達するよ
うに形成された素子分離領域と、高濃度第一導電型ドレ
イン領域と電気的に接続されたドレイン電極と、ドレイ
ン電極に電気的に接続されたドレインボンディングパッ
ドとを有して成る半導体装置において、ドレイン電極が
第三の絶縁層を介して絶縁ゲート及び高濃度第一導電型
ソース領域を跨いで引き出され、引き出された箇所でド
レインボンディングパッドと電気的に接続され、ドレイ
ンボンディングパッド下部及びその近傍に第一の絶縁層
に達する酸化層が形成されて成るので、酸化層の厚みと
第一の絶縁層の厚みとの合計によってドレインボンディ
ングパッド形成箇所の容量が決定され、ドレインボンデ
ィングパッドを絶縁ゲート及びソース領域の外側に形成
した場合の、ドレインボンディングパッドにより形成さ
れる寄生容量を小さくし、かつ、出力容量を低減化する
ことのできる半導体装置を提供することができた。
【００４４】請求項２記載の発明は、請求項１記載の半
導体装置において、素子分離領域が、酸化層で構成され
て成るので、他の素子分離領域を形成する工程を削除す
ることができる。
導体装置において、素子分離領域が、酸化層で構成され
て成るので、他の素子分離領域を形成する工程を削除す
ることができる。
【００４５】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置において、ドレインボンディン
グパッド直下及びその近傍の半導体基板に、第一の絶縁
層に達する貫通孔を形成したので、第一の絶縁層による
寄生容量成分がなくなり、ドレインボンディングパッド
形成箇所の寄生容量を低減することができる。
求項２記載の半導体装置において、ドレインボンディン
グパッド直下及びその近傍の半導体基板に、第一の絶縁
層に達する貫通孔を形成したので、第一の絶縁層による
寄生容量成分がなくなり、ドレインボンディングパッド
形成箇所の寄生容量を低減することができる。
【００４６】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体装置において、少なくと
もドレインボンディングパッドと酸化層との間に、シリ
コン窒化膜を介在させたので、ドレインボンディングパ
ッド直下の酸化層による容量に、ドレインボンディング
パッド直下のシリコン窒化膜による容量が直列結合する
ことになり、ドレインボンディングパッド形成箇所の寄
生容量を低減することができる。
項３のいずれかに記載の半導体装置において、少なくと
もドレインボンディングパッドと酸化層との間に、シリ
コン窒化膜を介在させたので、ドレインボンディングパ
ッド直下の酸化層による容量に、ドレインボンディング
パッド直下のシリコン窒化膜による容量が直列結合する
ことになり、ドレインボンディングパッド形成箇所の寄
生容量を低減することができる。
【図１】本発明の一実施形態に係るSOI構造型のLDMOSFE
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図である。
Tを示す概略構成図であり、（ａ）は上面から見た状態
を示す概略平面図であり、（ｂ）は（ａ）におけるＡー
Ａ’での概略断面図である。
【図２】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面 図であり、（ｂ）は（ａ）における
ＢーＢ’での概略断面図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面 図であり、（ｂ）は（ａ）における
ＢーＢ’での概略断面図である。
【図３】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＣ
ーＣ’での概略断面図である。
【図４】本発明の他の実施形態に係るSOI構造型のLDMOS
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
FETを示す概略構成図であり、（ａ）は上面から見た状
態を示す概略平面図であり、（ｂ）は（ａ）におけるＤ
ーＤ’での概略断面図であり、（ｃ）はドレインボンデ
ィングパッド形成箇所の寄生容量の等価回路図である。
【図５】従来例に係る光結合型半導体リレーの一部を示
す概略平面配置図である。
す概略平面配置図である。
【図６】従来例に係る光結合型半導体リレーの概略断面
図である。
図である。
【図７】従来例に係る光結合型半導体リレーの出力端子
間容量の容量成分を示す等価回路図である。
間容量の容量成分を示す等価回路図である。
【図８】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略
断面図である。
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略
断面図である。
【図９】従来例に係るSOI構造型のLDMOSFETを示す概略
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略
断面図である。
構成図であり、（ａ）は上面から見た状態を示す概略平
面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略
断面図である。
１ 半導体基板
２ 絶縁層
３ ｎ型半導体層
４ ｐ＋型素子分離領域
５ ｎ＋型ドレイン領域
６ ｐ型ウェル領域
７ ｎ＋型ソース領域
８ ゲート酸化膜
９ 絶縁ゲート
１０ パッシベーション膜
１１ ドレイン電極
１１ａ ドレインボンディングパッド
１２ 酸化層
１３ 貫通孔
１４ シリコン窒化膜
１５ 太陽電池
１５ａ カソード
１５ｂ アノード
１６ MOSFET
１６ａ ソース電極
１６ｂ ドレイン電極
１６ｃ ゲート電極
１７ GND端子フレーム
１８ ボンディングワイヤ
１９ 出力端子フレーム
２０ 入力端子フレーム
２１ 発光ダイオード
２２ 遮光性樹脂
２３ 透光性樹脂
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 裕二
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 白井 良史
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 岸田 貴司
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 吉田 岳司
大阪府門真市大字門真1048番地松下電工
株式会社内
(56)参考文献 特開 平９−289319（ＪＰ，Ａ)
特開 平８−46138（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 29/786
H01L 21/336
Claims (4)
- 【請求項１】 半導体基板と該半導体基板上に第一の絶
縁層を介して形成された第一導電型半導体層とから成る
SOI基板と、該第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された高濃度第一
導電型ドレイン領域と、前記高濃度第一導電型ドレイン
領域と離間して囲むとともに、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に形
成された第二導電型ウェル領域と、該第二導電型ウェル
領域に内包され、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記高濃度第一導電型ドレ
イン領域と前記高濃度第一導電型ソース領域との間に介
在する前記第二導電型ウェル領域上に第二の絶縁層を介
して形成された絶縁ゲートと、前記高濃度第一導電型ソ
ース領域を囲むとともに、前記第一導電型半導体層の表
面から前記第一の絶縁層に達するように形成された素子
分離領域と、前記高濃度第一導電型ドレイン領域と電気
的に接続されたドレイン電極と、該ドレイン電極に電気
的に接続されたドレインボンディングパッドとを有して
成る半導体装置において、前記ドレイン電極が第三の絶
縁層を介して前記絶縁ゲート及び前記高濃度第一導電型
ソース領域を跨いで引き出され、引き出された先で前記
ドレインボンディングパッドと電気的に接続され、該ド
レインボンディングパッド下部及びその近傍に前記第一
の絶縁層に達する酸化層が形成されて成ることを特徴と
する半導体装置。 - 【請求項２】 前記素子分離領域が、前記酸化層で構成
されて成ることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記ドレインボンディングパッド直下及
びその近傍の前記半導体基板に、前記第一の絶縁層に達
する貫通孔を形成したことを特徴とする請求項１または
請求項２記載の半導体装置。 - 【請求項４】 少なくとも前記ドレインボンディングパ
ッドと前記酸化層との間に、シリコン窒化膜を介在させ
たことを特徴とする請求項１乃至請求項３のいずれかに
記載の半導体装置。
Priority Applications (15)
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