JPH1154787A - 光結合型半導体リレー - Google Patents

Abstract

(57)【要約】 【課題】 リレーオフ時の出力端子間容量の増加を引き
起こすことのない光結合型半導体リレーを提供する。 【解決手段】 太陽電池１及びＬＤＭＯＳＦＥＴ２，３
がＧＮＤ端子フレーム４上に配設されている。このと
き、ＬＤＭＯＳＦＥＴ２，３は、絶縁ペースト５を介し
てＧＮＤ端子フレーム４上に配設されている。そして、
太陽電池１のアノード１ａ，１ｂとＬＤＭＯＳＦＥＴ
２，３のゲート電極２ａ，３ａとがそれぞれボンディン
グワイヤ６により電気的に接続され、太陽電池１のカソ
ード１ｃ及びＬＤＭＯＳＦＥＴ２ｂ，３ｂがボンディン
グワイヤ６によりＧＮＤ端子フレーム４に電気的に接続
され、ＬＤＭＯＳＦＥＴ２，３のドレイン電極２ｃ，３
ｃが出力端子フレーム７ａ，７ｂに電気的に接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発光素子と受光素
子とを光結合し、受光素子の出力によってＭＯＳＦＥＴ
にスイッチング動作を行わせる光結合型半導体リレーに
関するものである。

【０００２】

【従来の技術】図１０に示すように、従来の縦型ＭＯＳ
ＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリ
レーは、受光素子である太陽電池１がＧＮＤ端子フレー
ム４上に配設され、このＧＮＤ端子フレーム４の両側に
並設された出力端子フレーム７ａ，７ｂ上に縦型ＭＯＳ
ＦＥＴ１６，１７が配設されている。

【０００３】また、図１１に示すように、ＧＮＤ端子フ
レーム４に対向して配置された入力端子フレーム１９上
には発光素子である発光ダイオード１８が配設され、太
陽電池１のアノード１ａ，１ｂと縦型ＭＯＳＦＥＴ１
６，１７のゲート電極１６ａ，１７ａとは、それぞれボ
ンディングワイヤ６により電気的に接続され、太陽電池
１のカソード１ｃ及び縦型ＭＯＳＦＥＴ１６，１７のソ
ース電極１６ｂ，１７ｂは、ボンディングワイヤ６によ
りＧＮＤ端子フレーム４に電気的に接続されている。

【０００４】そして、全体を不透明な樹脂パッケージ２
０でモールドして１パッケージ化し、太陽電池１と発光
ダイオード１８との間を透明なシリコン樹脂２１からな
る導光路により光結合し、発光ダイオード１８からの光
を受光素子である太陽電池１で受光できるようになって
いる。

【０００５】このように構成されたフォトモスリレー
は、発光ダイオード１８を外部駆動信号で発光させ、そ
の発光ダイオード１８からの光を受光した太陽電池１は
電圧を発生し、この電圧が一定レベルに達すると出力用
の縦型ＭＯＳＦＥＴ１６，１７がスイッチングし、フォ
トモスリレーがオン、またはオフする。

【０００６】ところで、このようなフォトモスリレーに
おいて、リレーの出力端子間容量は、リレーオフ時の絶
縁特性に関わる重要な特性である。出力端子間容量は、
出力用ＭＯＳＦＥＴの特性によって決まり、出力端子間
容量が小さいほど、リレーの高周波絶縁性は大きくな
る。

【０００７】近年、リレーオフ時の出力容量低減化を目
的として、出力用ＭＯＳＦＥＴとして縦型ＭＯＳＦＥＴ
１６，１７の代わりに、ＳＯＩ（Silicon on Insulat
or）構造を有する横型２重拡散ＭＯＳ電解効果トランジ
スタ、いわゆるＬＤＭＯＳＦＥＴ（Lateral Double D
iffused MOSFET）が用いられている。

【０００８】これは、ＭＯＳＦＥＴの出力容量は、ドレ
イン・ソース関容量Ｃds、ゲート・ドレイン間容量Ｃgd
の和で表され、ＳＯＩ構造を有するＬＤＭＯＳＦＥＴは
縦型ＭＯＳＦＥＴに比べ、ドレイン・ソース間容量Ｃds
を大幅に小さくできるからである。

【０００９】図１２に示すように、ＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用
いたフォトモスリレーは、出力用ＭＯＳＦＥＴとして縦
型ＭＯＳＦＥＴ１６，１７を用いた場合と同様、受光素
子である太陽電池１がＧＮＤ端子フレーム４上に配設さ
れ、このＧＮＤ端子フレーム４の両側に並設された出力
端子フレーム７ａ，７ｂ上にＬＤＭＯＳＦＥＴ２，３が
配設されている。そして、太陽電池１のアノード１ａ，
１ｂとＬＤＭＯＳＦＥＴ２，３のゲート電極３ａ，４ａ
とは、それぞれボンディングワイヤ６により電気的に接
続され、太陽電池１のカソード１ｃ及びＬＤＭＯＳＦＥ
Ｔ２，３のソース電極３ｂ，４ｂは、ボンディングワイ
ヤ６によりＧＮＤ端子フレーム４に電気的に接続され、
ＬＤＭＯＳＦＥＴ２，３のドレイン電極３ｃ，４ｃは出
力端子フレーム７ａ，７ｂにボンディングワイヤ６によ
り電気的に接続されている。

【００１０】

【発明が解決しようとする課題】ところが、ＳＯＩ構造
を有するＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴ
として用いた場合においては、出力用ＭＯＳＦＥＴが出
力端子フレーム７ａ，７ｂ上に配設されていると、リレ
ーオフ時の出力端子間容量の増加を引き起こしてしまう
という問題が発生する。

【００１１】つまり、ＬＤＭＯＳＦＥＴ２，３におい
て、リレーオフ時の出力端子間容量は、通常、ドレイン
・ソース間容量Ｃdsとゲート・ドレイン間容量Ｃgdの和
であるが、図１２に示すような実装状態において出力端
子フレーム７ａ，７ｂの電位が上がった場合には、図１
３に示すように、ＬＤＭＯＳＦＥＴ２，３の支持基板８
ａがドレインの電位まで上昇するので、埋込酸化膜８ｂ
を介してゲート・支持基板間容量Ｃgsubとソース・支持
基板間容量Ｃssubが発生する。

【００１２】その結果、図１４に示すように、通常のド
レイン・ソース間容量Ｃds，ゲート・ドレイン間容量Ｃ
gdに加え、ゲート・支持基板間容量Ｃgsub，ソース・支
持基板間容量Ｃssubが並列に重畳されるため、出力端子
間容量の増加を引き起こしてしまうことになる。

【００１３】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、リレーオフ時の出力
端子間容量の増加を引き起こすことのない光結合型半導
体リレーを提供することにある。

【００１４】

【課題を解決するための手段】請求項１記載の発明は、
入力側の信号に応答して発光する発光素子と、該発光素
子からの光信号を受けて光起電力を発生する受光素子
と、該受光素子の光起電力に呼応してオン／オフする出
力開閉素子とから成る光結合型半導体リレーにおいて、
前記出力開閉素子としてＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを用い、前記受光素子をＧＮＤ端子フレーム上に
配設し、前記ＬＤＭＯＳＦＥＴを前記ＧＮＤ端子フレー
ム上か、出力端子フレーム上のいずれか一方に、絶縁性
部材を介して配設し、前記受光素子のアノードと前記Ｌ
ＤＭＯＳＦＥＴのゲート電極とをボンディングワイヤに
より電気的に接続し、前記受光素子のカソード及び前記
ＬＤＭＯＳＦＥＴのソース電極をＧＮＤ端子フレームに
ボンディングワイヤにより電気的に接続し、前記ＬＤＭ
ＯＳＦＥＴのドレイン電極を前記出力端子フレームにボ
ンディングワイヤにより電気的に接続するようにしたこ
とを特徴とするものである。

【００１５】請求項２記載の発明は、請求項１記載の光
結合型半導体リレーにおいて、前記絶縁性部材として、
絶縁ペーストを用いたことを特徴とするものである。

【００１６】請求項３記載の発明は、請求項２記載の光
結合型半導体リレーにおいて、前記ＧＮＤ端子フレーム
または前記出力端子フレームの前記ＬＤＭＯＳＦＥＴが
配設される個所に、溝部を設けたことを特徴とするもの
である。

【００１７】請求項４記載の発明は、請求項２または請
求項３記載の光結合型半導体リレーにおいて、前記ＧＮ
Ｄ端子フレームまたは前記出力端子フレームの前記ＬＤ
ＭＯＳＦＥＴが配設される個所に、突起部を形成し、該
突起部上に前記ＬＤＭＯＳＦＥＴを配設するようにした
ことを特徴とするものである。

【００１８】請求項５記載の発明は、請求項２または請
求項３記載の光結合型半導体リレーにおいて、前記ＧＮ
Ｄ端子フレームまたは前記出力端子フレームの前記ＬＤ
ＭＯＳＦＥＴが配設される個所に、絶縁性の支持部を配
設し、該支持部上に前記ＬＤＭＯＳＦＥＴを配設するよ
うにしたことを特徴とするものである。

【００１９】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。

【００２０】＝実施形態１＝ 図１は、本発明の一実施形態に係るＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用
いたフォトモスリレーの実装状態を示す略平面図であ
り、図２は、本実施形態に係るＳＯＩ構造を有するＬＤ
ＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す略断面図であり、図
３は、本実施形態に係るフォトモスリレーのＬＤＭＯＳ
ＦＥＴ２，３の出力端子間容量の等価回路図である。本
実施形態に係るフォトモスリレーは、受光素子である太
陽電池１及び出力開閉素子であるＳＯＩ（Silicon On
Insulator）構造を有するＬＤＭＯＳＦＥＴ２，３が
ＧＮＤ端子フレーム４上に配設されている。このとき、
ＬＤＭＯＳＦＥＴ２，３は、絶縁性部材としての絶縁ペ
ースト５を介してＧＮＤ端子フレーム４上に配設されて
いる。

【００２１】そして、太陽電池１のアノード１ａ，１ｂ
とＬＤＭＯＳＦＥＴ２，３のゲート電極２ａ，３ａとが
それぞれボンディングワイヤ６により電気的に接続さ
れ、太陽電池１のカソード１ｃ及びＬＤＭＯＳＦＥＴ２
ｂ，３ｂがボンディングワイヤ６によりＧＮＤ端子フレ
ーム４に電気的に接続され、ＬＤＭＯＳＦＥＴ２，３の
ドレイン電極２ｃ，３ｃが出力端子フレーム７ａ，７ｂ
に電気的に接続されている。

【００２２】本実施形態に用いたＬＤＭＯＳＦＥＴ２
（３）は、図２に示すように、支持基板８ａと、支持基
板８ａ上に埋込酸化膜８ｂを介して形成されたＳＯＩ層
８ｃとから成るＳＯＩ基板のＳＯＩ層８ｃ内に、互いに
離間し、かつ、表面に露出するように、ｐ型ウェル領域
９及びｎ＋型ドレイン領域１０が形成され、ｐ型ウェル
領域９に内包され、かつ、ＳＯＩ層８ｃの表面に露出す
るようにｎ＋型ソース領域１１が形成されている。

【００２３】また、ｎ＋型ドレイン領域１０とｎ＋型ソ
ース領域１１との間に介在するｐ型ウェル領域９上に薄
い膜厚のゲート酸化膜（図示せず）を介してポリシリコ
ン等の絶縁ゲート１２が形成され、ｐ型ウェル領域９及
びｎ＋型ソース領域１１と電気的に接続されるようにア
ルミニウム（Ａｌ）等から成るソース電極２ｂ（３ｂ）
が形成され、ｎ＋型ドレイン領域１０と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るドレイン電
極２ｃ（３ｃ）が形成され、絶縁ゲート１２と電気的に
接続されるようにアルミニウム等から成るゲート電極
（図示せず）が形成されている。

【００２４】そして、ＬＤＭＯＳＦＥＴ２，３は、ＧＮ
Ｄ端子フレーム２上に絶縁ペースト５を介して配設さ
れ、ソース電極２ｂ，３ｂはボンディングワイヤ６によ
りＧＮＤ端子フレーム４に電気的に接続されている。

【００２５】本実施形態においては、ＬＤＭＯＳＦＥＴ
２，３がＧＮＤ端子フレーム４上に絶縁ペースト５を介
して配設されているので、ドレイン電極２ｃ，３ｃとＧ
ＮＤ端子フレーム４との間にはドレイン・支持基板間容
量Ｃdsub，絶縁ペースト容量Ｃ１といった２つの容量成
分がある。

【００２６】ここで、本実施形態に用いた絶縁ペースト
５の厚みは約２０μｍ，比誘電率は約４であり、また、
ＬＤＭＯＳＦＥＴ２，３のチップサイズが０．８ｍｍで
あるため、絶縁ペースト容量Ｃ１は約１ｐＦになる。ま
た、ＬＤＭＯＳＦＥＴ２，３のドレイン・支持基板間容
量Ｃdsubは、ドレイン面積や埋込酸化膜８ｂの厚みとい
った素子の構造に依存する値であるが、本実施形態では
Ｃdsub＝１ｐＦの場合を考える。

【００２７】従って、本実施形態においては、図３に示
すように、絶縁ペースト容量Ｃ１はドレイン・支持基板
間容量Ｃdsubと直列に接続されているので、Ｃ１とＣds
ubの直列の合成容量は０．５ｐＦとなり、絶縁ペースト
５がない場合と比べると、ドレイン電極２ｃ，３ｃとＧ
ＮＤ端子フレーム４との間の容量は約５０％削減され、
出力端子間容量は小さくなる。

【００２８】なお、本実施形態に用いた絶縁ペーストの
厚み，比誘電率やＬＤＭＯＳＦＥＴ２，３のチップサイ
ズは一例であって、これに限定されるものではない。

【００２９】＝実施形態２＝ 図４は、本発明の一実施形態に係るＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用
いたフォトモスリレーの実装状態を示す略平面図であ
り、図５は、本実施形態に係るＳＯＩ構造を有するＬＤ
ＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す略断面図であり、図
６は、本実施形態に係るフォトモスリレーのＬＤＭＯＳ
ＦＥＴ２，３の出力端子間容量の等価回路図である。本
実施形態に係るフォトモスリレーは、受光素子である太
陽電池１がＧＮＤ端子フレーム４上に配設され、出力開
閉素子であるＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，
３が絶縁ペースト５を介して出力端子フレーム７ａ，７
ｂ上にそれぞれ配設されている。

【００３０】そして、太陽電池１のアノード１ａ，１ｂ
とＬＤＭＯＳＦＥＴ２ａ，２ｂのゲート電極２ａ，２ｂ
とがそれぞれボンディングワイヤ６により電気的に接続
され、太陽電池１のカソード１ｃ及びＬＤＭＯＳＦＥＴ
２，３のソース電極２ｂ，３ｂがＧＮＤ端子フレーム４
とボンディングワイヤ６により電気的に接続され、ＬＤ
ＭＯＳＦＥＴ２，３のドレイン電極２ｃ，３ｃがボンデ
ィングワイヤ６によりそれぞれ出力端子フレーム７ａ，
７ｂに電気的に接続されている。

【００３１】なお、本実施形態におけるＬＤＭＯＳＦＥ
Ｔ２，３の概略構成は、実施形態１として図２で説明し
たＬＤＭＯＳＦＥＴ２，３の概略構成と同様であるの
で、ここでは説明を省略する。

【００３２】本実施形態においては、ＬＤＭＯＳＦＥＴ
２，３が出力端子フレーム７ａ，７ｂとゲート電極２
ａ，３ａ及びソース電極２ｂ，３ｂとの間には、ゲート
・支持基板間容量Ｃgsub，ソース・支持基板間容量Ｃss
ub，絶縁ペースト容量Ｃ１といった３つの容量成分があ
り、ＣgsubとＣssubとが並列に存在し、Ｃ１が直列の容
量成分として存在する。

【００３３】ここで、絶縁ペースト容量Ｃ１の値は、実
施形態１と同様に１ｐＦで、ＣgsubとＣssubの並列接続
の合成容量が６ｐＦの場合を考えると、絶縁ペースト容
量Ｃ１は、ＣgsubとＣssubの並列接続回路と直列に接続
されており、その合成容量は、０．８５ｐＦとなり、絶
縁ペースト５がない場合と比べると、出力端子フレーム
７ａ，７ｂとゲート電極２ａ，３ａ及びソース電極２
ｂ，３ｂとの間の容量は約８６％削減され、出力端子間
容量は小さくなる。

【００３４】なお、Ｃ１，Ｃgsub，Ｃssubの容量の値は
一例であって、これに限定されるものではない。

【００３５】＝実施形態３＝ 図７は、本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして
用いたフォトモスリレーの実装状態を示す略断面図であ
る。本実施形態に係るフォトモスリレーは、実施形態
１，２において、ＧＮＤ端子フレーム４，出力端子フレ
ーム７ａ，７ｂのＬＤＭＯＳＦＥＴ２，３を配設する個
所に、溝部１３を設け、溝部１３上に絶縁ペースト５を
介してＬＤＭＯＳＦＥＴ２，３を配設した構成である。

【００３６】実施形態１，２のように、ＧＮＤ端子フレ
ーム４や出力端子フレーム７ａ，７ｂ上に絶縁ペースト
５を塗布して、その上にＬＤＭＯＳＦＥＴ２，３を配設
する場合、ＬＤＭＯＳＦＥＴ２，３を載せる際の圧力に
より、絶縁ペースト５が潰されて厚みが２０μｍ程度に
なってしまい、絶縁ペースト５の厚みを厚くすることが
できなかったが、本実施形態においては、溝部１３を設
けて、溝部１３上に絶縁ペースト５を介してＬＤＭＯＳ
ＦＥＴ２，３を配設するようにしたので、絶縁ペースト
５の厚みを増すことができ、これにより出力端子間容量
を小さくすることができる。

【００３７】＝実施形態４＝ 図８は、本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして
用いたフォトモスリレーの実装状態を示す概略構成図で
あり、（ａ）は略断面図であり、（ｂ）は略平面図であ
る。本実施形態に係るフォトモスリレーは、実施形態
１，２に示すＬＤＭＯＳＦＥＴ２，３において、ＧＮＤ
端子フレーム４，出力端子フレーム７ａ，７ｂのＬＤＭ
ＯＳＦＥＴ２，３を配設する個所に、突起部１４を設
け、突起部１４上にＬＤＭＯＳＦＥＴ２，３を配設した
際にＬＤＭＯＳＦＥＴ２，３の下部に絶縁ペースト５を
設けた構成である。

【００３８】従って、本実施形態においては、突起部１
４が形成されているので、実装時にＬＤＭＯＳＦＥＴ
２，３が載った際にもチップ重みで絶縁ペースト５が潰
れることがなく、絶縁ペースト５の厚みを厚くすること
ができる。また、ＬＤＭＯＳＦＥＴ２，３に直接接触す
る突起部１４の先端部分の面積は非常に小さいので、殆
ど容量成分に寄与しない。これにより、結果的に出力端
子間容量を小さくすることができる。

【００３９】なお、本実施形態においては、ＬＤＭＯＳ
ＦＥＴ２，３の支持基板８ａの四隅を突起部１４により
支持するようにしたが、これに限定される必要はなく、
接触部分の面積が小さな突起部により支持基板８ａを支
持できればよい。

【００４０】＝実施形態５＝ 図９は、本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして
用いたフォトモスリレーの実装状態を示す概略構成図で
あり、（ａ）は略断面図であり、（ｂ）は略平面図であ
る。本実施形態に係るフォトモスリレーは、実施形態４
に示すフォトモスリレーにおいて、突起部１４の代わり
に絶縁性の支持部１５によりＬＤＭＯＳＦＥＴ２，３を
支持した構成である。

【００４１】従って、本実施形態においては、支持部１
５上にＬＤＭＯＳＦＥＴ２，３を配設するようにしてい
るので、ＬＤＭＯＳＦＥＴ２，３のチップ重みで絶縁ペ
ースト５が潰れることがなく、絶縁ペースト５の厚みを
厚くすることができ、結果的に出力端子間容量を小さく
することができる。また、本実施形態においては、絶縁
性の支持部１５によりＬＤＭＯＳＦＥＴ２，３を支持す
るようにしているので、ＬＤＭＯＳＦＥＴ２，３の支持
部１５との接触個所に絶縁性膜を形成しておく必要がな
い。

【００４２】なお、本実施形態においては、ＬＤＭＯＳ
ＦＥＴ２，３の支持基板８ａの四隅を支持部１５により
支持するようにしたが、これに限定される必要はなく、
ＬＤＭＯＳＦＥＴ２，３を支持できるような構成であれ
ばよい。

【００４３】また、上述の実施形態１〜５においては、
ＬＤＭＯＳＦＥＴ２，３として図１３に示すようなｎ型
ＭＯＳＦＥＴを用いたが、これに限定される必要はな
く、ｐ型ＭＯＳＦＥＴを用いても良い。

【００４４】また、上述の実施形態１〜５においては、
出力開閉素子としてＳＯＩ構造を有するＬＤＭＯＳＦＥ
Ｔ２，３を用いたが、これに限定される必要はなく、Ｓ
ＯＩ構造を有するＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥ
Ｔ，バイポーラトランジスタでも良く、また、エピ基板
上に形成されたＬＤＭＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢ
Ｔ，ＵＭＯＳＦＥＴでも良く、また、バルク基板上に形
成されたＬＤＭＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭ
ＯＳＦＥＴでも良い。

【００４５】また、上述の実施形態１〜５においては、
絶縁性部材として絶縁ペースト５を用いたが、これに限
定される必要はなく、絶縁性のシートや絶縁性の台座等
を用いても良い。ただし、絶縁ペーストを用いた場合に
は、別途ＬＤＭＯＳＦＥＴの接着工程を行う必要がな
く、工程数を減らすことができるとともに、コストを削
減することができる。

【００４６】更に、本実施形態においては、受光素子と
して太陽電池１を用いるようにしたが、これに限定され
る必要はなく、フォトダイオードを用いるようにしても
良い。

【００４７】

【発明の効果】請求項１記載の発明は、入力側の信号に
応答して発光する発光素子と、発光素子からの光信号を
受けて光起電力を発生する受光素子と、受光素子の光起
電力に呼応してオン／オフする出力開閉素子とから成る
光結合型半導体リレーにおいて、出力開閉素子としてＳ
ＯＩ構造を有するＬＤＭＯＳＦＥＴを用い、受光素子を
ＧＮＤ端子フレーム上に配設し、ＬＤＭＯＳＦＥＴをＧ
ＮＤ端子フレーム上か、出力端子フレーム上のいずれか
一方に、絶縁性部材を介して配設し、受光素子のアノー
ドとＬＤＭＯＳＦＥＴのゲート電極とをボンディングワ
イヤにより電気的に接続し、受光素子のカソード及びＬ
ＤＭＯＳＦＥＴのソース電極をＧＮＤ端子フレームにボ
ンディングワイヤにより電気的に接続し、ＬＤＭＯＳＦ
ＥＴのドレイン電極を出力端子フレームにボンディング
ワイヤにより電気的に接続するようにしたので、支持基
板に起因する寄生容量成分が発生せず、リレーオフ時の
出力端子間容量の増加を引き起こすことのない光結合型
半導体リレーを提供することができた。

【００４８】請求項２記載の発明は、請求項１記載の光
結合型半導体リレーにおいて、絶縁性部材として、絶縁
ペーストを用いたので、別途ＬＤＭＯＳＦＥＴの接着工
程を行う必要がなく、工程数を減らすことができるとと
もに、コストを削減することができる。

【００４９】請求項３記載の発明は、請求項２記載の光
結合型半導体リレーにおいて、ＧＮＤ端子フレームまた
は出力端子フレームのＬＤＭＯＳＦＥＴが配設される個
所に、溝部を設けたので、絶縁ペーストの厚みを増すこ
とができ、これにより出力端子間容量を小さくすること
ができる。

【００５０】請求項４記載の発明は、請求項２または請
求項３記載の光結合型半導体リレーにおいて、ＧＮＤ端
子フレームまたは出力端子フレームのＬＤＭＯＳＦＥＴ
が配設される個所に、突起部を形成し、突起部上にＬＤ
ＭＯＳＦＥＴを配設するようにしたので、実装時にＬＤ
ＭＯＳＦＥＴが載った際にもチップ重みで絶縁ペースト
が潰れることがなく、絶縁ペーストの厚みを厚くするこ
とができる。

【００５１】請求項５記載の発明は、請求項２または請
求項３記載の光結合型半導体リレーにおいて、ＧＮＤ端
子フレームまたは出力端子フレームのＬＤＭＯＳＦＥＴ
が配設される個所に、絶縁性の支持部を配設し、該支持
部上に前記ＬＤＭＯＳＦＥＴを配設するようにしたの
で、実装時にＬＤＭＯＳＦＥＴが載った際にもチップ重
みで絶縁ペーストが潰れることがなく、絶縁ペーストの
厚みを厚くすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフ
ォトモスリレーの実装状態を示す略平面図である。

【図２】本実施形態に係るＳＯＩ構造を有するＬＤＭＯ
ＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモス
リレーの実装状態を示す略断面図である。

【図３】本実施形態に係るフォトモスリレーのＬＤＭＯ
ＳＦＥＴの出力端子間容量の等価回路図である。

【図４】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す略平面図である。

【図５】本実施形態に係るＳＯＩ構造を有するＬＤＭＯ
ＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモス
リレーの実装状態を示す略断面図である。

【図６】本実施形態に係るフォトモスリレーのＬＤＭＯ
ＳＦＥＴの出力端子間容量の等価回路図である。

【図７】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す略断面図である。

【図８】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す概略構成図であり、
（ａ）は略断面図であり、（ｂ）は略平面図である。

【図９】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレーの実装状態を示す概略構成図であり、
（ａ）は略断面図であり、（ｂ）は略平面図である。

【図１０】従来例に係る縦型ＭＯＳＦＥＴを出力用ＭＯ
ＳＦＥＴとして用いたフォトモスリレーの実装状態を示
す略平面図である。

【図１１】従来例に係るフォトモスリレーの概略構成図
である。

【図１２】従来例に係るＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリ
レーの実装状態を示す略平面図である。

【図１３】従来例に係るＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリ
レーの実装状態を示す略断面図である。

【図１４】従来例に係るフォトモスリレーのＬＤＭＯＳ
ＦＥＴの出力端子間容量の等価回路図である。

【符号の説明】

１ 太陽電池 １ａ，１ｂ アノード １ｃ カソード ２，３ ＬＤＭＯＳＦＥＴ ２ａ，３ａ ゲート電極 ２ｂ，３ｂ ソース電極 ２ｃ，３ｃ ドレイン電極 ４ ＧＮＤ端子フレーム ５ 絶縁ペースト ６ ボンディングワイヤ ７ａ，７ｂ 出力端子フレーム ８ａ 支持基板 ８ｂ 埋込酸化膜 ８ｃ ＳＯＩ層 ９ ｐ型ウェル領域 １０ ｎ＋型ドレイン領域 １１ ｎ＋型ソース領域 １２ 絶縁ゲート １３ 溝部 １４ 突起部 １５ 支持部 １６，１７ 縦型ＭＯＳＦＥＴ １６ａ，１７ａ ゲート電極 １６ｂ ，１７ｂ ソース電極 １８ 発光ダイオード １９ 入力端子フレーム ２０ 樹脂パッケージ ２１ シリコン樹脂

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力側の信号に応答して発光する発光素
   子と、該発光素子からの光信号を受けて光起電力を発生
   する受光素子と、該受光素子の光起電力に呼応してオン
   ／オフする出力開閉素子とから成る光結合型半導体リレ
   ーにおいて、前記出力開閉素子としてＳＯＩ構造を有す
   るＬＤＭＯＳＦＥＴを用い、前記受光素子をＧＮＤ端子
   フレーム上に配設し、前記ＬＤＭＯＳＦＥＴを前記ＧＮ
   Ｄ端子フレーム上か、出力端子フレーム上のいずれか一
   方に、絶縁性部材を介して配設し、前記受光素子のアノ
   ードと前記ＬＤＭＯＳＦＥＴのゲート電極とをボンディ
   ングワイヤにより電気的に接続し、前記受光素子のカソ
   ード及び前記ＬＤＭＯＳＦＥＴのソース電極をＧＮＤ端
   子フレームにボンディングワイヤにより電気的に接続
   し、前記ＬＤＭＯＳＦＥＴのドレイン電極を前記出力端
   子フレームにボンディングワイヤにより電気的に接続す
   るようにしたことを特徴とする光結合型半導体リレー。
2. 【請求項２】 前記絶縁性部材として、絶縁ペーストを
   用いたことを特徴とする請求項１記載の光結合型半導体
   リレー。
3. 【請求項３】 前記ＧＮＤ端子フレームまたは前記出力
   端子フレームの前記ＬＤＭＯＳＦＥＴが配設される個所
   に、溝部を設けたことを特徴とする請求項２記載の光結
   合型半導体リレー。
4. 【請求項４】 前記ＧＮＤ端子フレームまたは前記出力
   端子フレームの前記ＬＤＭＯＳＦＥＴが配設される個所
   に、突起部を形成し、該突起部上に前記ＬＤＭＯＳＦＥ
   Ｔを配設するようにしたことを特徴とする請求項２また
   は請求項３記載の光結合型半導体リレー。
5. 【請求項５】 前記ＧＮＤ端子フレームまたは前記出力
   端子フレームの前記ＬＤＭＯＳＦＥＴが配設される個所
   に、絶縁性の支持部を配設し、該支持部上に前記ＬＤＭ
   ＯＳＦＥＴを配設するようにしたことを特徴とする請求
   項２または請求項３記載の光結合型半導体リレー。