JPH1126805A - 光結合型半導体リレー - Google Patents

光結合型半導体リレー

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JPH1126805A
JPH1126805A JP17472397A JP17472397A JPH1126805A JP H1126805 A JPH1126805 A JP H1126805A JP 17472397 A JP17472397 A JP 17472397A JP 17472397 A JP17472397 A JP 17472397A JP H1126805 A JPH1126805 A JP H1126805A
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light
electrically connected
relay
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ldmosfets
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Masamichi Takano
仁路 高野
Masahiko Suzumura
正彦 鈴村
Yuji Suzuki
裕二 鈴木
Yoshiki Hayazaki
嘉城 早崎
Yoshifumi Shirai
良史 白井
Takashi Kishida
貴司 岸田
Takeshi Yoshida
岳司 吉田
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Matsushita Electric Works Ltd
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Abstract

(57)【要約】 【課題】 リレーオフ時の出力端子間容量の増加を引き
起こすことのない光結合型半導体リレーを提供する。 【解決手段】 導電性配線５〜８が形成されたプラスチ
ック基板４上に太陽電池１及びＬＤＭＯＳＦＥＴ２，３
が配設されている。ＬＤＭＯＳＦＥＴ２，３のゲート電
極２ａ，３ａは、フリップチップ実装を用いてバンプ１
０により導電性配線５と電気的に接続され、ＬＤＭＯＳ
ＦＥＴ２，３のソース電極２ｂ，３ｂは、バンプ１０に
より導電性配線６と電気的に接続され、ＬＤＭＯＳＦＥ
Ｔ２，３のドレイン電極２ｃ，３ｃは、バンプ１０によ
り導電性配線７，８とそれぞれ電気的に接続されてい
る。ここで、ゲート電極２ａ，３ａは、導電性配線５を
介して電気的に接続され、ソース電極２ｂ，３ｂは、導
電性配線６を介して電気的に接続されている。そして、
太陽電池１のアノード１ａと導電性配線５とは、ボンデ
ィングワイヤ９により電気的に接続され、太陽電池１の
カソード１ｃと導電性配線６とはボンディングワイヤ９
により電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発光素子と受光素
子とを光結合し、受光素子の出力によってＭＯＳＦＥＴ
にスイッチング動作を行わせる光結合型半導体リレーに
関するものである。
【０００２】
【従来の技術】図４に示すように、従来の縦型ＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
ーは、受光素子である太陽電池１がＧＮＤ端子フレーム
１１上に配設され、このＧＮＤ端子フレーム１１の両側
に並設された出力端子フレーム１２ａ，１２ｂ上に縦型
ＭＯＳＦＥＴ１３，１４が配設されている。
【０００３】また、図５に示すように、ＧＮＤ端子フレ
ーム１１に対向して配置された入力端子フレーム１６上
には発光素子である発光ダイオード１５が配設され、太
陽電池１のアノード１ａ，１ｂと縦型ＭＯＳＦＥＴ１
３，１４のゲート電極１３ａ，１４ａとは、それぞれボ
ンディングワイヤ９により電気的に接続され、太陽電池
１のカソード１ｃ及び縦型ＭＯＳＦＥＴ１３，１４のソ
ース電極１３ｂ，１４ｂは、ボンディングワイヤ９によ
りＧＮＤ端子フレーム１１に電気的に接続されている。
【０００４】そして、全体を不透明な樹脂パッケージ１
７でモールドして１パッケージ化し、太陽電池１と発光
ダイオード１５との間を透明なシリコン樹脂１８からな
る導光路により光結合し、発光ダイオード１５からの光
を受光素子である太陽電池１で受光できるようになって
いる。
【０００５】このように構成されたフォトモスリレー
は、発光ダイオード１５を外部駆動信号で発光させ、そ
の発光ダイオード１５からの光を受光した太陽電池１は
電圧を発生し、この電圧が一定レベルに達すると出力用
の縦型ＭＯＳＦＥＴ１３，１４がスイッチングし、フォ
トモスリレーがオン、またはオフする。
【０００６】ところで、このようなフォトモスリレーに
おいて、リレーの出力端子間容量は、リレーオフ時の絶
縁特性に関わる重要な特性である。出力端子間容量は、
出力用ＭＯＳＦＥＴの特性によって決まり、出力端子間
容量が小さいほど、リレーの高周波絶縁性は大きくな
る。
【０００７】近年、リレーオフ時の出力容量低減化を目
的として、出力用ＭＯＳＦＥＴとして縦型ＭＯＳＦＥＴ
１３，１４の代わりに、ＳＯＩ（Silicon on Insulat
or）構造を有する横型２重拡散ＭＯＳ電解効果トランジ
スタ、いわゆるＬＤＭＯＳＦＥＴ（Lateral Double D
iffused MOSFET）が用いられている。
【０００８】これは、ＭＯＳＦＥＴの出力容量は、ドレ
イン・ソース関容量Ｃds、ゲート・ドレイン間容量Ｃgd
の和で表され、ＳＯＩ構造を有するＬＤＭＯＳＦＥＴは
縦型ＭＯＳＦＥＴに比べ、ドレイン・ソース間容量Ｃds
を大幅に小さくできるからである。
【０００９】図６に示すように、ＳＯＩ構造を有するＬ
ＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用い
たフォトモスリレーは、出力用ＭＯＳＦＥＴとして縦型
ＭＯＳＦＥＴ１３，１４を用いた場合と同様、受光素子
である太陽電池１がＧＮＤ端子フレーム１１上に配設さ
れ、このＧＮＤ端子フレーム１１の両側に並設された出
力端子フレーム１２ａ，１２ｂ上にＬＤＭＯＳＦＥＴ
２，３が配設されている。そして、太陽電池１のアノー
ド１ａ，１ｂとＬＤＭＯＳＦＥＴ２，３のゲート電極３
ａ，４ａとは、それぞれボンディングワイヤ９により電
気的に接続され、太陽電池１のカソード１ｃ及びＬＤＭ
ＯＳＦＥＴ２，３のソース電極３ｂ，４ｂは、ボンディ
ングワイヤ９によりＧＮＤ端子フレーム１１に電気的に
接続され、ＬＤＭＯＳＦＥＴ２，３のドレイン電極３
ｃ，４ｃは出力端子フレーム１２ａ，１２ｂにボンディ
ングワイヤ９により電気的に接続されている。
【００１０】
【発明が解決しようとする課題】ところが、ＳＯＩ構造
を有するＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴ
として用いた場合においては、出力用ＭＯＳＦＥＴが出
力端子フレーム１２ａ，１２ｂ上に配設されていると、
リレーオフ時の出力端子間容量の増加を引き起こしてし
まうという問題が発生する。
【００１１】つまり、ＬＤＭＯＳＦＥＴ２，３におい
て、リレーオフ時の出力端子間容量は、通常、ドレイン
・ソース間容量Ｃdsとゲート・ドレイン間容量Ｃgdの和
であるが、図６に示すような実装状態において出力端子
フレーム１２ａ，１２ｂの電位が上がった場合には、図
７に示すように、ＬＤＭＯＳＦＥＴ２，３の支持基板１
９ａがドレインの電位まで上昇するので、埋込酸化膜１
９ｂを介してゲート・支持基板間容量Ｃgsubとソース・
支持基板間容量Ｃssubが発生する。
【００１２】その結果、図８に示すように、通常のドレ
イン・ソース間容量Ｃds，ゲート・ドレイン間容量Ｃgd
に加え、ゲート・支持基板間容量Ｃgsub，ソース・支持
基板間容量Ｃssubが並列に重畳されるため、出力端子間
容量の増加を引き起こしてしまうことになる。
【００１３】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、リレーオフ時の出力
端子間容量の増加を引き起こすことのない光結合型半導
体リレーを提供することにある。
【００１４】
【課題を解決するための手段】請求項１記載の発明は、
入力側の信号に応答して発光する発光素子と、該発光素
子からの光信号を受けて光起電力を発生する受光素子
と、該受光素子の光起電力に呼応してオン／オフする出
力開閉素子とから成る光結合型半導体リレーにおいて、
前記出力開閉素子としてＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを用い、該ＬＤＭＯＳＦＥＴのゲート電極，ソー
ス電極及びドレイン電極をフリップチップ実装により実
装基板上に形成された第１乃至第３の導電性配線にそれ
ぞれ電気的に接続し、前記受光素子のアノード及びカソ
ードをボンディングワイヤにより前記第一及び第二の導
電性配線にそれぞれ電気的に接続することにより、前記
アノードと前記ゲート電極とを前記第一の導電性配線を
介して電気的に接続し、前記カソードと前記ソース電極
とを前記第二の導電性配線を介して電気的に接続するよ
うにしたことを特徴とするものである。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を出
力用ＭＯＳＦＥＴとして用いたフォトモスリレーの実装
状態を示す略平面図であり、図２は、本実施形態に係る
ＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を出力用Ｍ
ＯＳＦＥＴとして用いたフォトモスリレーの実装状態を
示す略斜視図であり、図３は、本実施形態に係るＳＯＩ
構造を有するＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦ
ＥＴとして用いたフォトモスリレーの実装状態を示す略
断面図である。本実施形態に係るフォトモスリレーは、
導電性配線５〜８が形成された実装基板であるプラスチ
ック基板４上に受光素子である太陽電池１及び出力開閉
素子であるＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３
が配設されている。ＬＤＭＯＳＦＥＴ２，３のゲート電
極２ａ，３ａは、フリップチップ実装を用いて半田等か
ら成るバンプ１０により導電性配線５と電気的に接続さ
れ、ＬＤＭＯＳＦＥＴ２，３のソース電極２ｂ，３ｂ
は、フリップチップ実装を用いて半田等から成るバンプ
１０により導電性配線６と電気的に接続され、ＬＤＭＯ
ＳＦＥＴ２，３のドレイン電極２ｃ，３ｃは、フリップ
チップ実装を用いて半田等から成るバンプ１０により導
電性配線７，８とそれぞれ電気的に接続されている。こ
こで、ゲート電極２ａ，３ａは、導電性配線５を介して
電気的に接続され、ソース電極２ｂ，３ｂは、導電性配
線６を介して電気的に接続されている。
【００１６】そして、太陽電池１のアノード１ａと導電
性配線５とは、ボンディングワイヤ９により電気的に接
続され、太陽電池１のカソード１ｃと導電性配線６とは
ボンディングワイヤ９により電気的に接続されている。
【００１７】従って、本実施形態においては、導電性配
線５〜８が形成されたプラスチック基板４上にＬＤＭＯ
ＳＦＥＴ２，３をフリップチップ実装するようにしたの
で、ＬＤＭＯＳＦＥＴの支持基板１９ａがいずれの電位
にも依存せず、電気的に浮遊状態となるので、支持基板
１９ａに起因する寄生容量成分が発生せず、出力端子間
容量を小さくすることができる。
【００１８】なお、本実施形態においては、ＬＤＭＯＳ
ＦＥＴ２，３として図７に示すようなｎ型ＭＯＳＦＥＴ
を用いたが、これに限定される必要はなく、ｐ型ＭＯＳ
ＦＥＴを用いても良い。
【００１９】また、本実施形態においては、出力開閉素
子としてＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を
用いたが、これに限定される必要はなく、ＳＯＩ構造を
有するＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴ，バイポー
ラトランジスタでも良く、また、エピ基板上に形成され
たＬＤＭＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦ
ＥＴでも良く、また、バルク基板上に形成されたＬＤＭ
ＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴでも
良い。
【００２０】更に、本実施形態においては、受光素子と
して太陽電池１を用いるようにしたが、これに限定され
る必要はなく、フォトダイオードを用いるようにしても
良い。
【００２１】
【発明の効果】請求項１記載の発明は、入力側の信号に
応答して発光する発光素子と、発光素子からの光信号を
受けて光起電力を発生する受光素子と、受光素子の光起
電力に呼応してオン／オフする出力開閉素子とから成る
光結合型半導体リレーにおいて、出力開閉素子としてＳ
ＯＩ構造を有するＬＤＭＯＳＦＥＴを用い、ＬＤＭＯＳ
ＦＥＴのゲート電極，ソース電極及びドレイン電極をフ
リップチップ実装により実装基板上に形成された第１乃
至第３の導電性配線にそれぞれ電気的に接続し、受光素
子のアノード及びカソードをボンディングワイヤにより
第一及び第二の導電性配線にそれぞれ電気的に接続する
ことにより、アノードとゲート電極とを第一の導電性配
線を介して電気的に接続し、カソードとソース電極とを
第二の導電性配線を介して電気的に接続するようにした
ので、ＬＤＭＯＳＦＥＴの支持基板がいずれの電位にも
依存せず、電気的に浮遊状態となるので、支持基板に起
因する寄生容量成分が発生せず、リレーオフ時の出力端
子間容量の増加を引き起こすことのない光結合型半導体
リレーを提供することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフ
ォトモスリレーの実装状態を示す略平面図である。
【図２】本実施形態に係るＳＯＩ構造を有するＬＤＭＯ
ＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモス
リレーの実装状態を示す略斜視図である。
【図３】本実施形態に係るＳＯＩ構造を有するＬＤＭＯ
ＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモス
リレーの実装状態を示す略断面図である。
【図４】従来例に係る縦型ＭＯＳＦＥＴを出力用ＭＯＳ
ＦＥＴとして用いたフォトモスリレーの実装状態を示す
略平面図である。
【図５】従来例に係るフォトモスリレーの概略構成図で
ある。
【図６】従来例に係るＳＯＩ構造を有するＬＤＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
ーの実装状態を示す略平面図である。
【図７】従来例に係るフォトモスリレーのＬＤＭＯＳＦ
ＥＴの略断面図である。
【図８】従来例に係るフォトモスリレーのＬＤＭＯＳＦ
ＥＴの出力端子間容量の等価回路図である。
【符号の説明】
１ 太陽電池 １ａ，１ｂ アノード １ｃ カソード ２，３ ＬＤＭＯＳＦＥＴ ２ａ，３ａ ゲート電極 ２ｂ，３ｂ ソース電極 ２ｃ，３ｃ ドレイン電極 ４ プラスチック基板 ５〜８ 導電性配線 ９ ボンディングワイヤ １０ バンプ １１ ＧＮＤ端子フレーム １２ａ，１２ｂ 出力端子フレーム １３，１４ 縦型ＭＯＳＦＥＴ １３ａ，１４ａ ゲート電極 １３ｂ，１４ｂ ソース電極 １５ 発光ダイオード １６ 入力端子フレーム １７ 樹脂パッケージ １８ シリコン樹脂 １９ａ 支持基板 １９ｂ 埋込酸化膜 １９ｃ ＳＯＩ層 ２０ ｐ型ウェル領域 ２１ ｎ＋型ドレイン領域 ２２ ｎ＋型ソース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力側の信号に応答して発光する発光素
    子と、該発光素子からの光信号を受けて光起電力を発生
    する受光素子と、該受光素子の光起電力に呼応してオン
    ／オフする出力開閉素子とから成る光結合型半導体リレ
    ーにおいて、前記出力開閉素子としてＳＯＩ構造を有す
    るＬＤＭＯＳＦＥＴを用い、該ＬＤＭＯＳＦＥＴのゲー
    ト電極，ソース電極及びドレイン電極をフリップチップ
    実装により実装基板上に形成された第１乃至第３の導電
    性配線にそれぞれ電気的に接続し、前記受光素子のアノ
    ード及びカソードをボンディングワイヤにより前記第一
    及び第二の導電性配線にそれぞれ電気的に接続すること
    により、前記アノードと前記ゲート電極とを前記第一の
    導電性配線を介して電気的に接続し、前記カソードと前
    記ソース電極とを前記第二の導電性配線を介して電気的
    に接続するようにしたことを特徴とする光結合型半導体
    リレー。
JP17472397A 1997-06-30 1997-06-30 光結合型半導体リレー Pending JPH1126805A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809078B1 (en) * 2013-02-13 2014-08-19 Freescale Semiconductor, Inc. Solar powered IC chip

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