JP5962843B2 - 半導体装置 - Google Patents

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Description

この発明は、車載用リニアソレノイド駆動システムに用いられ、同一半導体基板上に縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴによって同期整流回路が構成されたパワーＩＣ（集積回路）などの半導体装置に関する。
図９および図１０を用いて、従来の同期整流型リニアソレノイド駆動システムについて説明する。図９は、同期整流型リニアソレノイド駆動システムの回路図である。図９においては、負荷であるリニアソレノイドを駆動するスイッチング回路である同期整流回路を示している。図９に示した同期整流回路においては、電源端子５７とグランド端子５８との間に、ハイサイドスイッチとしてｎチャネル型の縦型ＭＯＳＦＥＴ５２と、ローサイドスイッチとしてｎチャネル型の横型ＭＯＳＦＥＴ５３と、が直列に接続されている。
図９において、符号５４および符号５５は、それぞれ、縦型ＭＯＳＦＥＴ５２のボディダイオード（寄生ダイオード）と、横型ＭＯＳＦＥＴ５３のボディダイオード（寄生ダイオード）を示している。縦型ＭＯＳＦＥＴ５２のソースと横型ＭＯＳＦＥＴ５３のドレインとの接続部分である出力端子５９には、リニアソレノイド５６が負荷として接続されている。制御回路５１は、ゲート端子６０、ゲート端子６１に信号を出力し、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３との動作を制御する。図９において、符号６２はグランド端子である。
図１０は、制御回路５１の出力信号を示したタイムチャートである。図１０において、上側に示した波形は縦型ＭＯＳＦＥＴ５２のタイムチャートであり、下側に示した波形は横型ＭＯＳＦＥＴ５３のタイムチャートである。
つぎに、図９に示した同期整流型リニアソレノイド駆動システムにおいて、制御回路５１から図１０に示した信号を出力した場合の同期整流動作について説明する。Ｔｏｎ１期間中は、縦型ＭＯＳＦＥＴ５２がオンして、電源端子５７からリニアソレノイド５６に電流が供給される。Ｔｏｎ１期間が終了すると、縦型ＭＯＳＦＥＴ５２がオフして、リニアソレノイド５６に流れる電流が減少し始める。この時、リニアソレノイド５６には電流を流し続けようと起電力が発生し、出力端子５９はグランド電位よりも低くなる。
Ｔｏｎ２期間中は、横型ＭＯＳＦＥＴ５３がオンして、グランド端子５８から出力端子５９に電流が流れ、リニアソレノイド５６へ還流電流ＩＬを供給する。同期整流回路では還流電流ＩＬを抵抗の小さい横型ＭＯＳＦＥＴ５３に流すことで損失を抑えている。この還流電流ＩＬは、横型ＭＯＳＦＥＴ５３をオンすることでチャネルが開くと、このチャネルを介して、横型ＭＯＳＦＥＴ５３のソースからドレインに向かって流れる。
縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３とが同時にオンした場合、電源端子５７からグランド端子５８へ過大な電流が流れてシステムに不具合をもたらす虞がある。このため、同期整流型リニアソレノイド駆動システムにおいては、同期整流動作に際して、Ｔｏｎ１とＴｏｎ２との間にデッドタイム期間Ｔｄを設定し、ハイサイドの縦型ＭＯＳＦＥＴ５２およびローサイドの横型ＭＯＳＦＥＴ５３が同時にオンすることを防止している。Ｔｄ期間中は、縦型ＭＯＳＦＥＴ５２および横型ＭＯＳＦＥＴ５３はオンしないため、リニアソレノイド５６への還流電流ＩＬはグランド端子５８から横型ＭＯＳＦＥＴ５３のボディダイオード５５を介して供給される。この同期整流回路では、Ｔｏｎ１およびＴｏｎ２の長さを変化させるＰＷＭ制御によって供給電流量を変化させ、リニアソレノイド５６の動作を制御する。
同期整流回路のハイサイドスイッチ、ローサイドスイッチをＭＯＳＦＥＴで実現する場合、縦型ＭＯＳＦＥＴを２個使用する構成、横型ＭＯＳＦＥＴを２個使用する構成、縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴを１個ずつ使用する構成が考えられる。
縦型ＭＯＳＦＥＴを２個使用する場合、縦型ＭＯＳＦＥＴを直列に接続するためには各々を別チップで構成する必要がある。また、縦型ＭＯＳＦＥＴを２個使用する場合、一般的に横型ＭＯＳＦＥＴで構成される制御回路は、さらに別チップに形成されるか、どちらかのＭＯＳＦＥＴチップと一緒に同一チップに形成される。
横型ＭＯＳＦＥＴを２個使用する場合、または縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴを使用する場合、縦型ＭＯＳＦＥＴを２個使用する場合と同様に別チップ構成とすることも可能であるし、制御回路を含めてすべてを同一チップに形成する、いわゆるパワーＩＣと呼ばれる形態にすることも可能である。
同期整流回路はＤＣ−ＤＣコンバータのシステムで使用されることが多く、システムの小型化と低コスト化を図るために、上記のチップを同一パッケージ内に収めるような半導体装置が提案されている。従来、たとえば、横型ＭＯＳＦＥＴを２個使用した１チップ構成の同期整流用半導体装置と、縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴを使用した２チップ構成の同期整流用半導体装置が提案されている（たとえば、下記特許文献１を参照）。
また、従来、たとえば、部分ＳＯＩを用いて、ハイサイド側にｎチャネルの縦型ＭＯＳＦＥＴ、ローサイド側にｎチャネルの横型ＭＯＳＦＥＴを形成したパワーＩＣが開示されている（たとえば、下記特許文献２を参照）。また、従来、たとえば、ハイサイド側にｎチャネルの横型ＭＯＳＦＥＴ、ローサイド側にｎチャネルの縦型ＭＯＳＦＥＴを用いたパワーＩＣが開示されている（たとえば、下記特許文献３を参照）。また、従来、たとえば、ｐチャネルのＭＯＳＦＥＴでシャントさせて寄生ダイオードの動作を抑制した半導体装置が開示されている（たとえば、下記特許文献４を参照）。
特開２０１０−１６０３５号公報 特開２００５−３４０６２４号公報 特開２００９−１７０７４７号公報 特開２００９−６５１８５号公報
同期整流回路のハイサイドスイッチおよびローサイドスイッチに縦型ＭＯＳＦＥＴを２個使用する場合、一般的に縦型ＭＯＳＦＥＴの単位面積当たりのオン抵抗は小さいため、他の構成と比べてＭＯＳＦＥＴチップの面積を小さくすることが可能である。これにより、チップ面積は小さくなりチップコストを下げることが可能である。
一方で、２つの縦型ＭＯＳＦＥＴチップを同一のパッケージ内に搭載し直列に接続するためは、リードフレームを分割しチップ間をワイヤで接続する必要がある。これにより、実装面積や組立工数が上昇し、組立コストが上がる。横型ＭＯＳＦＥＴを２個使用する場合、上記のように組立コストが上がることはないが、一般的に横型ＭＯＳＦＥＴの単位面積当たりのオン抵抗は大きいため、ＭＯＳＦＥＴチップの面積が大きくなりチップコストが上がる。
ハイサイドスイッチとして縦型ＭＯＳＦＥＴ、ローサイドスイッチとして横型ＭＯＳＦＥＴを同一チップに形成する場合、縦型ＭＯＳＦＥＴの単位面積当たりのオン抵抗は小さいことから、横型ＭＯＳＦＥＴを２個使用する場合に比べてチップ面積が小さくなり、チップコストは下がる。さらに、同一チップ構成であることから組立コストも抑制することが可能である。
従って、チップコストと組立コストを合わせたトータルコストの面から考慮すると、同期整流回路を同一パッケージ内で実現するには、縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴを使用し、制御回路を含めて同一チップ上に形成したパワーＩＣの形態とすることが望ましい。
しかしながら、縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴを使用し、制御回路を含めて同一チップ上に形成したパワーＩＣの形態とする場合、以下に示す問題がある。図１１および図１２を用いて、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３を使用した同期整流型パワーＩＣについて説明する。
図１１は、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３を使用した同期整流型パワーＩＣについて説明した図であり、同図（ａ）は要部断面図、同図（ｂ）は等価回路図である。また、図１２は、寄生トランジスタ６３のＩ−Ｖ特性図である。
図１１では、ハイサイドスイッチの縦型ＭＯＳＦＥＴ５２にトレンチゲート型ＭＯＳＦＥＴを適用し、ローサイドスイッチに横型ＭＯＳＦＥＴ５３を適用した場合を示している。図１１において、横型ＭＯＳＦＥＴ５３にはｎ-オフセット拡散領域８が形成されており、縦型ＭＯＳＦＥＴ５２と同等の耐圧となるように設計されている。
図１１において、符号５２は縦型ＭＯＳＦＥＴ、符号５３は横型ＭＯＳＦＥＴを示している。符号１は裏面電極、符号２はｎ+基板、符号３はｎ-エピタキシャル層を示している。符号４ａは縦型ＭＯＳＦＥＴ５２におけるｐ-ウェル拡散領域、符号４ｂは横型ＭＯＳＦＥＴ５３におけるｐ-ウェル拡散領域、符号５は縦型ＭＯＳＦＥＴ５２におけるｐボディ拡散領域を示している。
また、図１１において、符号６ａはｐ+拡散領域であるｐコンタクト領域、符号７ｂ，７ｃは横型ＭＯＳＦＥＴ５３におけるｎ+拡散領域であるｎドレイン領域、横型ＭＯＳＦＥＴ５３におけるｎソース領域、符号８は横型ＭＯＳＦＥＴ５３におけるｎ-オフセット拡散領域を示している。符号１０は縦型ＭＯＳＦＥＴ５２におけるゲート端子、符号１１ａは横型ＭＯＳＦＥＴ５３におけるゲート酸化膜、符号１２ａは横型ＭＯＳＦＥＴ５３におけるゲート電極を示している。符号１３ａはＬＯＣＯＳ領域、１４ａは金属配線、５１は制御回路を示している。
また、図１１において、符号５４は縦型ＭＯＳＦＥＴ５２におけるボディダイオード（縦型ＭＯＳＦＥＴ５２）、符号５５は横型ＭＯＳＦＥＴ５３におけるボディダイオードを示している。符号５６はリニアソレノイド、符号５７は電源端子、符号５８はグランド端子、符号６３は横型ＭＯＳＦＥＴ５３における寄生トランジスタ、符号６６は寄生抵抗を示している。
図１１に示した同期整流型パワーＩＣにおいて同期整流を行う場合、デッドタイム期間中に、ｐ-ウェル拡散領域４ｂとｎ-オフセット拡散領域８によって形成されるボディダイオード５５には還流電流ＩＬの一部が流れる。この時、ｎ-エピタキシャル層３とｐ-ウェル拡散領域４ｂとｎ-オフセット拡散領域８は縦方向の寄生トランジスタ６３を形成しているため、上記の電流がベース電流（電流２０１）となって寄生トランジスタ６３が動作して、電源端子５７から出力端子５９へベース電流のｈＦＥ倍の大きなコレクタ電流２０２が流れる（図１２参照）。
このため、寄生トランジスタ６３にはゲート電流（電流２０１）とコレクタ電流２０２を合わせた大きなエミッタ電流ＩＥ（ベース電流×（１＋ｈＦＥ））が流れる。この大きなエミッタ電流ＩＥは、オフ期間に還流電流ＩＬとなってリニアソレノイド５６に流れる。寄生トランジスタ６３のコレクタ-エミッタ間電圧は電源電圧程度であり、コレクタ電流２０２による損失は大きい。このために、発熱によって半導体装置５００が破壊する可能性があるという問題があった。
また、横型ＭＯＳＦＥＴ５３は縦方向を流れる電流を考慮していないため、コレクタ電流２０２が半導体装置５００に誤動作を発生させる可能性があるという問題があった。このため、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３を使用した同期整流型パワーＩＣにおいては、横型ＭＯＳＦＥＴ５３の寄生ダイオード（ボディダイオード５５）に流れる電流２０１を減らして、如何に寄生トランジスタ６４に流れる電流２０１，２０２を減らすかが課題となる。
上述した特許文献１〜４では、リニアソレノイドを負荷とした同期整流回路を縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴで構成し、横型ＭＯＳＦＥＴの寄生ダイオード（寄生トランジスタ）に流れる電流を減少させる方法についての記載はない。
この発明は、上述した従来技術による問題点を解消するため、横型ＭＯＳＦＥＴに内蔵される寄生トランジスタに流れる電流を低減することで、同期整流回路を構成する半導体装置の誤動作や破壊を防止することができる半導体装置を提供することを目的とする。
前記の目的を達成するために、この発明は、同一半導体基板上に、第１導電型（第１導電型とは第１導電型チャネルのこと）の縦型ＭＯＳＦＥＴと、第１導電型の横型ＭＯＳＦＥＴと、前記第１導電型の縦型ＭＯＳＦＥＴおよび前記第１導電型の横型ＭＯＳＦＥＴを制御する回路を備え、前記第１導電型の縦型ＭＯＳＦＥＴのドレインが電源端子に接続されており、前記第１導電型の横型ＭＯＳＦＥＴのソースがグランド端子に接続されており、前記第１導電型の縦型ＭＯＳＦＥＴのソースおよび前記第１導電型の横型ＭＯＳＦＥＴのドレインが出力端子に接続されて同期整流回路を構成している半導体装置であって、前記出力端子と前記グランド端子の間に、前記第１導電型の横型ＭＯＳＦＥＴと並列に接続された第２導電型（第２導電型とは第２導電型チャネルのこと）の横型ＭＯＳＦＥＴを備え、前記第２導電型の横型ＭＯＳＦＥＴのドレインが前記第１導電型の横型ＭＯＳＦＥＴのソースと接続され、前記第２導電型の横型ＭＯＳＦＥＴのバックゲートが前記第１導電型の横型ＭＯＳＦＥＴのソースと別電位であり、前記第２導電型の横型ＭＯＳＦＥＴのゲートが前記第１導電型の横型ＭＯＳＦＥＴのソースと接続されている構成とする。
また、この発明は、上記の発明において、前記第１導電型の横型ＭＯＳＦＥＴのチャネル層が形成されるウェル拡散領域と、前記第２導電型の横型ＭＯＳＦＥＴのドレイン領域が形成されるウェル拡散領域とが、共通の拡散領域で形成されているとよい。
また、この発明は、上記の発明において、前記第１導電型の横型ＭＯＳＦＥＴのバックゲートコンタクト領域（ｐコンタクト領域６ａ）とソース拡散領域（ｎソース領域７ｃ）との間に、高抵抗領域が形成されているとよい。
また、この発明は、上記の発明において、前記第１導電型の縦型ＭＯＳＦＥＴと前記第１導電型の横型ＭＯＳＦＥＴと前記第２導電型の横型ＭＯＳＦＥＴとが、同程度の耐圧をもつＭＯＳＦＥＴで構成されているとよい。
また、この発明は、上記の発明において、前記第１導電型の縦型ＭＯＳＦＥＴが、トレンチゲート型のＭＯＳＦＥＴであるとよい。
また、この発明は、上記の発明において、前記第２導電型の横型ＭＯＳＦＥＴが、エンハンスメント型ＭＯＳＦＥＴまたはデプレッション型ＭＯＳＦＥＴであるとよい。
この発明によれば、同期整流回路の主電流を流すＭＯＳＦＥＴを縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴで構成し、横型ＭＯＳＦＥＴと並列に導電型の異なる横型ＭＯＳＦＥＴを接続することで、横型ＭＯＳＦＥＴに内蔵される寄生トランジスタの電流を減少させることができる。寄生トランジスタの電流を減少させることで、半導体装置の誤動作と破壊を防止することができる。
図１は、この発明の実施例１に係る半導体装置１００を説明する図であり、図１（ａ）は要部断面図、図１（ｂ）は等価回路図である。 図２は、図１の半導体装置１００の動作を説明する図である。 図３は、図１の接続状態の横型ＭＯＳＦＥＴ６４とボディダイオード５５を含む寄生トランジスタ６３のＩ−Ｖ波形例の図である。 図４は、横型ＭＯＳＦＥＴ６４とボディダイオード５５を含む寄生トランジスタ６３の別のＩ−Ｖ波形図である。 図５は、この発明の実施例２に係る半導体装置２００の要部断面図である。 図６は、図５に示したこの発明の実施例２に係る半導体装置２００に搭載される横型ＭＯＳＦＥＴ６４および横型ＭＯＳＦＥＴ５３の平面レイアウト図である。 図７は、この発明の実施例３に係る半導体装置３００の要部断面図である。 図８は、この発明の実施例４に係る半導体装置４００について説明する図であり、図８（ａ）は等価回路図、図８（ｂ）はＩ−Ｖ特性図である。 図９は、同期整流型リニアソレノイド駆動システムの回路図である。 図１０は、制御回路５１の出力信号を示したタイムチャートである。 図１１は、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３を使用した同期整流型パワーＩＣについて説明した図であり、図１１（ａ）は要部断面図、図１１（ｂ）は等価回路図である。 図１２は、寄生トランジスタ６３のＩ−Ｖ特性図である。
実施の形態を以下の実施例で説明する。以下の説明において、従来と同一部位には同一の符号を付した。また、下記実施例では、第１導電型をｎ型、第２導電型をｐ型としたが、逆の場合もある。また、以下のＭＯＳＦＥＴにおいて、デプレッション型と表示しない限りエンハンスメント型である。
図１は、この発明の実施例１に係る半導体装置１００を説明する図であり、図１（ａ）は要部断面図、図１（ｂ）は等価回路図である。図１（ｂ）においては、この発明の実施例１に係る半導体装置１００における特徴的な部分を、点線６７によって示している。実施例１においては、パワーＩＣに搭載されるハイサイド側のｎチャネルの縦型ＭＯＳＦＥＴ（縦型ｎチャネルＭＯＳＦＥＴ）５２、ローサイド側のｎチャネルの横型ＭＯＳＦＥＴ（横型ｎチャネルＭＯＳＦＥＴ）５３、および、ローサイド側のｐチャネルの横型ＭＯＳＦＥＴ（横型ｐチャネルＭＯＳＦＥＴ）６４を備えた半導体装置１００を例に説明する。
図１において、縦型ＭＯＳＦＥＴ５２には、寄生ダイオードであるボディダイオード５４が形成されている。図１において、符号４ｃ，４ｄはｐ-ウェル拡散領域、６ｂ，６ｃはｐ+拡散領域であるｐソース領域、ｐドレイン領域、符号１１ｂはゲート酸化膜、符号１２ｃはゲート電極、符号１３ａ，１３ｂ，１３ｃ，１３ｄはＬＯＣＯＳ領域（ＬＯＣＯＳ、ＬＯＣＯＳ酸化膜）、符号１４ａ，１４ｂ，１４ｃ，１５は金属配線を示している。
図１（ａ）に示すように、この半導体装置１００では、ｎ+基板２上のｎ-エピタキシャル層３に、ハイサイドスイッチとなる縦型ＭＯＳＦＥＴ５２とローサイドスイッチとなる横型ＭＯＳＦＥＴ５３とが形成されている。図１（ａ）においては、縦型ＭＯＳＦＥＴ５２がトレンチゲート型ＭＯＳＦＥＴの例を示した。
制御回路５１は、縦型ＭＯＳＦＥＴ５２および横型ＭＯＳＦＥＴ５３を制御する役割を果たす。制御回路５１は、同一半導体基板内に形成された横型ＭＯＳＦＥＴや各種受動素子（いずれも図示を省略する）などによって構成されている。符号５４は縦型ＭＯＳＦＥＴ５２のボディダイオード、符号５５は横型ＭＯＳＦＥＴ５３のボディダイオード、符号６３はボディダイオード５５とｎ-エピタキシャル層３で構成される縦方向の寄生トランジスタを示している。
符号６０，６１は、それぞれ、縦型ＭＯＳＦＥＴ５２および横型ＭＯＳＦＥＴ５３のゲートを示している。縦型ＭＯＳＦＥＴ５２および横型ＭＯＳＦＥＴ５３のゲート６０，６１は、制御回路５１に接続されている。符号５６はリニアソレノイドを示している。リニアソレノイド５６は、縦型ＭＯＳＦＥＴ５２のソースＳと横型ＭＯＳＦＥＴ５３のドレイン（ｎドレイン領域７ｂ）が接続された出力端子５９に接続されている。
さらに、ｎ-エピタキシャル層３には、横型ＭＯＳＦＥＴ６４が形成されている。この横型ＭＯＳＦＥＴ６４は、ｐチャネルＭＯＳＦＥＴであり、ゲート電圧が上昇するとオフ状態となる。横型ｐチャネルＭＯＳＦＥＴ６４のソース（ｐソース領域６ｂ）とゲートＧは、端子６５に電気的に接続されている。横型ＭＯＳＦＥＴ６４の端子６５と出力端子５９は、電気的に接続されている。横型ＭＯＳＦＥＴ６４のドレイン（ｎドレイン領域６ｃ）と横型ＭＯＳＦＥＴ５３のソース（ｐソース領域６ａ）は、電気的に接続され、グランド端子５８に接続されている。電源端子５７は、外部の電圧源に接続されている。
つぎに、縦型ＭＯＳＦＥＴ５２の構造について説明する。ｎ+基板２の裏面側には、電極１が形成されている。電極１は、縦型ＭＯＳＦＥＴ５２のドレインになっている。ｎ-エピタキシャル層３の表面側のトレンチ１０ａ内には、ゲート酸化膜１０ｂが形成されている。トレンチ１０ａ（トレンチ１０ａ内に形成されたゲート酸化膜１０ｂ）内にはポリシリコンが充填されており、縦型ＭＯＳＦＥＴ５２のゲート端子１０に接続するゲート電極１０ｃを構成している。
ｐボディ拡散領域５は、トレンチゲートに接するように形成されている。ｐボディ拡散領域５内には、ｎ+拡散領域であるｎソース領域７ａと、第２のｐ+拡散領域であるｐコンタクト領域９と、が形成されている。ｎソース領域７ａとｐコンタクト領域９は、金属膜である金属配線１４ａで電気的に接続されており、縦型ＭＯＳＦＥＴ５２のソースになっている。
ｐボディ拡散領域５のトレンチゲートに接した表面は、反転層の形成されるチャネル領域となっている。トレンチゲートの終端部には、ｐボディ拡散領域５よりも低濃度のｐ-ウェル拡散領域４ａが形成されている。ｐ-ウェル拡散領域４ａにより、縦型ＭＯＳＦＥＴ５２の終端部の耐圧が低下するのを防ぐことができる。
つぎに、横型ＭＯＳＦＥＴ５３の構造について説明する。ｎ-エピタキシャル層３内には、ｐ-ウェル拡散領域４ｂが形成されている。ｐ-ウェル拡散領域４ｂ内には、ｎ+拡散領域であるｎドレイン領域７ｂが形成されている。ｎドレイン領域７ｂは、横型ＭＯＳＦＥＴ５３のドレインコンタクト領域となっている。
横型ＭＯＳＦＥＴ５３を高耐圧化するために、ｎドレイン領域７ｂを取り囲むようにｎ-オフセット拡散領域８が形成されており、さらにＬＯＣＯＳ領域１３ｂが形成されている。これにより、縦型ＭＯＳＦＥＴ５２と横型ＭＯＳＦＥＴ５３は同程度の耐圧となっている。横型ＭＯＳＦＥＴ５３のｎソース領域７ｃはｎ+拡散領域である。ｎ-オフセット拡散領域８の一部とｎソース領域７ｃの間には、ゲート酸化膜１１ａが形成されている。
ゲート酸化膜１１ａ上には、ポリシリコンで形成された横型ＭＯＳＦＥＴ５３のゲート電極１２ａが形成されている。ｐ-ウェル拡散領域４ｂ内にはバックゲートコンタクト領域として、ｐ+拡散領域であるｐコンタクト領域６ａが形成されている。ｐコンタクト領域６ａは、金属膜である金属配線１４ｂでｎソース領域７ｃと電気的に接続されている。ｐ-ウェル拡散領域４ｂのゲート酸化膜１１ａに接した表面は、反転層の形成されるチャネル領域になっている。
つぎに、ｐチャネルＭＯＳＦＥＴである横型ＭＯＳＦＥＴ６４の構造について説明する。横型ＭＯＳＦＥＴ６４においては、ｐ+拡散領域であるｐソース領域６ｂと、それを取り囲む用なｐ-ウェル拡散領域４ｃが形成されていており、横型ＭＯＳＦＥＴ６４のソースとなっている。ｐ-ウェル拡散領域４ｃは、ｎ+基板２とｐソース領域６ｂ間の耐圧を高耐圧化するために形成されている。ｐ+拡散領域であるｐドレイン領域６ｃは、横型ＭＯＳＦＥＴ６４のドレインコンタクト領域である。
ｐ-ウェル拡散領域４ｄとＬＯＣＯＳ領域１３ｄは、横型ＭＯＳＦＥＴ６４を高耐圧化するために、ｐドレイン領域６ｃを取り囲むように形成されている。ゲート酸化膜１１ｂは、ｐ-ウェル拡散領域４ｃ，４ｄの表面の一部とｎ-エピタキシャル層３の表面の一部に形成されている。
ゲート酸化膜１１ｂ上にはポリシリコンで形成された横型ＭＯＳＦＥＴ６４のゲート電極１２ｃが形成されている。横型ＭＯＳＦＥＴ６４のゲート電極１２ｃとｐソース領域６ｂは、金属膜である金属配線１４ｃにより端子６５に電気的に接続されている。端子６５は、第２の金属膜である金属配線１５，１４ａを介して、出力端子５９と電気的に接続されている。ｎ-エピタキシャル層３のゲート酸化膜１１ｂに接した表面が、反転層が形成されるチャネル領域となる。
本実施例１では、ｐ-ウェル拡散領域４ａ，４ｂ，４ｃ，４ｄを同一の工程で作成した同一濃度の拡散層で形成しているが、ｐ-ウェル拡散領域４ａ，４ｂ，４ｃ，４ｄはそれぞれを別の工程で作成し異なる濃度としてもよい。また、本実施例１では、横型ＭＯＳＦＥＴ５３，６４のゲート酸化膜１１ａ，１１ｂを同一の工程で作成した同一膜厚の酸化膜で形成しているが、ゲート酸化膜１１ａ，１１ｂはそれぞれを別の工程で作成し異なる膜厚としてもよい。
つぎに、図１の半導体装置１００の動作について説明する。図２は、図１の半導体装置１００の動作を説明する図である。図２において、図１０のような信号が入力された場合、Ｔｏｎ１期間において、縦型ＭＯＳＦＥＴ５２はオン状態、横型ＭＯＳＦＥＴ５３はオフ状態となり、出力端子５９は電源電位まで上昇する。
出力端子５９−グランド端子５８間に接続されたｐチャネル型の横型ＭＯＳＦＥＴ６４は、ゲート−ソース（高電位側）間が電気的に接続されており、ゲートに高電圧が印加されているため、オフ状態である。この時、横型ＭＯＳＦＥＴ５３にはドレイン−ソース間に正の値の電源電圧が印加され、横型ＭＯＳＦＥＴ６４のドレイン−ソース間にはドレインがマイナスでソースが正の電圧（順方向印加電圧）が印加されている。ソースとゲートは短絡されているので、チャネルは閉じた状態になり、横型ＭＯＳＦＥＴ６４はオフ状態となる。すなわち、両ＭＯＳＦＥＴ５３，６４とも電源電圧以上のオフ耐圧となるように設計されているため、降伏電流は流れない。
デッドタイム期間Ｔｄにおいては、縦型ＭＯＳＦＥＴ５２がオフ状態となり、リニアソレノイド５６の起電力により出力端子５９は、グランド端子５８の電位よりも低くなる。この時、ＭＯＳＦＥＴ６４のドレイン−ソース間には正の値の電圧が印加され、ドレインにグランド端子５８の電位が印加され、ソースにはグランド電位より低い出力端子５９の電位が印加される。
これにより、ゲート電位は、ドレイン電位より低くなる。さらに、横型ＭＯＳＦＥＴ６４のバックゲート領域はｎ-エピタキシャル層３であり、ｐソース領域６ｂよりも高い電源電位となっている。このため、ゲート電極１２ｃにゲート酸化膜を挟んで対向するバックゲート領域は空乏化しており、ゲート電極１２ｃよりも高電位となる。これにより、ｐチャネルが開いて横型ＭＯＳＦＥＴ６４はオン状態となり、ドレインからソースへ電流２０３が流れるようになる。
さらに、横型ＭＯＳＦＥＴ６４のソース−ゲート間は電気的に接続されている（短絡されている）ため、ゲートにマイナス電圧が印加され、ゲート下のｎ-エピタキシャル層３の表面に反転層が形成され、ドレインからソース方向へ電流２０３が流れる。同時に、ボディダイオード５５にも電流２０１が流れる。
ボディダイオード５５に流れる電流２０１は寄生トランジスタ６３のベース電流となるため、寄生トランジスタ６３にはベース電流（＝ボディダイオード電流２０１）のｈＦＥ倍の電流がコレクタ電流２０２となって流れる。これはエミッタ電流ＩＥとしてはボディダイオード５５の電流２０１の（１＋ｈＦＥ）倍の電流である。そのため、横型ＭＯＳＦＥＴ６４の電流２０３とボディダイオードの電流２０１と寄生トランジスタ６３のコレクタ電流２０２を合計した電流が還流電流ＩＬとしてリニアソレノイド５６に流れる。
その結果、横型ＭＯＳＦＥＴ６４に流れる電流２０３の分だけ寄生トランジスタ６３に流れる電流２０１と電流２０２が減少するため、寄生トランジスタ６３の損失が低減して、発熱による半導体装置１００の破壊は防止される。尚、寄生トランジスタ６３のベース電流（＝電流２０１）とコレクタ電流２０２を合計した電流が、エミッタ電流ＩＥとなる。このエミッタ電流ＩＥに電流２０３を加えた電流が、リニアソレノイド５６に流れる還流電流ＩＬとなる。
また、デッドタイム期間Ｔｄにおいて、横型ＭＯＳＦＥＴ６４のバックゲート領域はｎ-エピタキシャル層３であり、ｐソース領域６ｂよりも高い電源電位となっている。従って、ｐ-ウェル拡散領域４ｃとｎ-エピタキシャル層３より形成される横型ＭＯＳＦＥＴ６４のボディダイオードは、逆バイアス状態になり、電流が流れることはない。つまり、ｎ-エピタキシャル層３からｐソース領域６ｂに向かって流れるボディダイオード電流はない。
つぎに、Ｔｏｎ２期間について説明する。Ｔｏｎ２期間においては、横型ＭＯＳＦＥＴ５３がオンして、還流電流ＩＬは横型ＭＯＳＦＥＴ５３のチャネル部分を流れるようになる。これにより、横型ＭＯＳＦＥＴ６４に流れる電流２０３とボディダイオード５５に流れる電流２０１および寄生トランジスタ６３のコレクタ電流２０２は、横型ＭＯＳＦＥＴ５３のチャネルを介して流れる電流に置き換わる。
図３は、図１の接続状態の横型ＭＯＳＦＥＴ６４とボディダイオード５５を含む寄生トランジスタ６３のＩ−Ｖ波形例の図である。横型ＭＯＳＦＥＴ６４が接続されていない従来型の場合、デッドタイム期間Ｔｄ中における出力端子５９の電圧Ｖ１０９がボディダイオード５５に印加されると、ボディダイオード５５に流れる電流値はＩ２０１となる。この電流値Ｉ２０１は寄生トランジスタ６３のベース電流値となるため、このベース電流値のｈＦＥ倍の電流が寄生トランジスタ６３のコレクタにコレクタ電流値Ｉ２０２となって流れる。これらの電流値Ｉ２０１、Ｉ２０２を合せた電流が還流電流ＩＬとなってリニアソレノイド５６に流れる。
これに対し、横型ｐチャネルＭＯＳＦＥＴ６４を接続した本発明の実施例１の場合、リニアソレノイド５６に流れる電流値は、前記の電流値Ｉ２０１＋Ｉ２０２と同じである。横型ＭＯＳＦＥＴ６４に流れる電流２０３の電流値をＩ２０３’、ボディダイオード５５に流れる電流２０１の電流値をＩ２０１’、寄生トランジスタ６３のコレクタ電流２０２の電流値をＩ２０２’としたとき、これらを合せた電流の電流値Ｉ２０１’＋Ｉ２０２’＋Ｉ２０３’が、前記の電流値Ｉ２０１＋Ｉ２０２と同じになるように動作点であるＶ１０９がＶ１０９’に移動する。その結果、ＩＬ＝Ｉ２０１＋Ｉ２０２＝Ｉ２０１’＋Ｉ２０２’＋Ｉ２０３’となる。そうすると、Ｉ２０１＋Ｉ２０２はＩ２０１’＋Ｉ２０２’に減少する。このように寄生トランジスタ６３に流れる電流が減少するため、寄生トランジスタ６３の損失は低減し、半導体装置１００の誤動作や破壊を防ぐことができる。
図４は、横型ＭＯＳＦＥＴ６４とボディダイオード５５を含む寄生トランジスタ６３の別のＩ−Ｖ波形図である。図４においては、図３に比べて、横型ＭＯＳＦＥＴ５３のチップサイズを小さくしてボディダイオード５５の抵抗成分を大きくし、横型ＭＯＳＦＥＴ６４のチップサイズを大きくして電流駆動能力を大きく設計した場合における、横型ＭＯＳＦＥＴ６４とボディダイオード５５を含む寄生トランジスタ６３の別のＩ−Ｖ波形図の例を示している。
このような場合は、図３に比べて、横型ＭＯＳＦＥＴ６３に流れる電流２０３が大きくなり、ボディダイオード５５の電流２０１は小さくなる。その結果、寄生トランジスタ６３のコレクタ電流２０２が小さくなり、寄生トランジスタ６３の損失を低減できて、半導体装置１００の誤動作や破壊をより効果的に防止できる。
また、前記の横型ＭＯＳＦＥＴ６４は、Ｔｏｎ１およびＴｏｎ２期間中は動作に影響を与えることなく、デッドタイム期間Ｔｄ中だけボディダイオード５５に流れる電流２０１（寄生トランジスタ６３のベース電流）を低減し、寄生トランジスタ６３のコレクタ電流２０２を低減する働きを有する。また、この実施例１では、１チップで同期整流回路を構成しているため、システムの小型化と低コスト化を図ることができる。
図５は、この発明の実施例２に係る半導体装置２００の要部断面図である。図１との違いは、図１に示した横型ＭＯＳＦＥＴ６４のｐ-ウェル拡散領域４ｄとｐドレイン領域６ｃが、横型ＭＯＳＦＥＴ５３のｐ-ウェル拡散領域４ｂとｐコンタクト領域６ａと共通化されていることである。この共通化により、横型ＭＯＳＦＥＴ５３，５４を合せた面積を図１に示した半導体装置１００より小さくできるため、半導体装置２００のチップコストを削減できる。
図６は、図５に示したこの発明の実施例２に係る半導体装置２００に搭載される横型ＭＯＳＦＥＴ６４および横型ＭＯＳＦＥＴ５３の平面レイアウト図である。図６においては、この発明の実施例２に係る半導体装置２００に搭載される横型ＭＯＳＦＥＴ６４および横型ＭＯＳＦＥＴ５３の平面レイアウトの例を示している。図６において、マルチフィンガー型にドレインとソースが配置された横型ＭＯＳＦＥＴ５３の周辺を囲むように、バックゲートコンタクト領域（ｐコンタクト領域６ａで図１のｐドレイン領域６ｃも兼ねる）が形成されている。
横型ＭＯＳＦＥＴ６４は、上記バックゲートコンタクト領域をｐドレイン領域として、その外周に配置されている。それぞれの領域は、第２の金属配線（金属配線１５，１７）によって接続されている。図６において、符号Ｓはソース電極、符号Ｇはゲート電極、符号Ｄはドレイン電極、符号ＢＧはバックゲートコンタクト領域に接続するコンタクト電極を示す。
この発明の実施例２に係る半導体装置２００においては、上記のような構成と第２の金属配線（金属配線１５，１７）を使用することにより、面積の増加を抑制し、図５に示す横型ＭＯＳＦＥＴ５３および横型ＭＯＳＦＥＴ６４を実現している。
図７は、この発明の実施例３に係る半導体装置３００の要部断面図である。図５との違いは、横型ＭＯＳＦＥＴ５３のバックゲートコンタクト領域（ｐコンタクト領域６ａ）と横型ＭＯＳＦＥＴ５３のｎソース領域７ｃの間のｐ-ウェル拡散領域１６を狭くして、抵抗６６を高くした点である。この抵抗成分６６により、ボディダイオード５５の電流２０１と寄生トランジスタ６３のコレクタ電流２０２が抑制され、図４のような関係性をもつＩ−Ｖ特性が実現しやすくなり、誤動作や素子破壊をより効果的に防ぐことができる。
本発明に関して、図１、図５、図７は縦型ＭＯＳＦＥＴ５２としてトレンチゲート型ＭＯＳＦＥＴを適用した例を示してあるが、縦型ＭＯＳＦＥＴ５２はプレーナーゲート型ＭＯＳＦＥＴであっても構わない。トレンチゲート型の縦型ＭＯＳＦＥＴ５２はプレーナーゲート型ＭＯＳＦＥＴよりも単位面積当たりのオン抵抗が小さいため、チップ面積とチップコストを下げる点で有効である。また、横型ＭＯＳＦＥＴ５３，６４はプレーナーゲートの横型ＭＯＳＦＥＴを適用した例であるが、これをトレンチゲート型の横型ＭＯＳＦＥＴとしてもよい。この場合は図１、図５、図７よりもさらにチップ面積とコストを下げるのに効果的である。
図８は、この発明の実施例４に係る半導体装置４００について説明する図であり、図８（ａ）は等価回路図、図８（ｂ）はＩ−Ｖ特性図である。実施例１〜３との違いは、エンハンスメント型ｐチャネルの横型ＭＯＳＦＥＴ６４を、デプレッション型ｐチャネルの横型ＭＯＳＦＥＴ６４ａにした点である。前記の実施例より大きな効果が得られる。点線６７ａが半導体装置４００の範囲である。
図８（ｂ）に示すように、動作電圧がＶ１０９からＶ１０９’に大幅に低下し、還流電流ＩＬの殆どがデプレッション型ｐチャネルの横型ＭＯＳＦＥＴ６４ａに流れ電流２０３’となるため、寄生トランジスタ６３に流れる電流２０１，２０２の電流値Ｉ２０１’，Ｉ２０２’は大幅に低減される。
１ 裏面電極
２ ｎ+基板
３ ｎ-エピタキシャル層
４ａ，４ｂ，４ｃ，４ｄ，１６ ｐ-ウェル拡散領域
６ｂ ｐソース領域
６ｃ ｐドレイン領域
７ｂ ｎドレイン領域
７ｃ ｎソース領域
８ ｎ-オフセット拡散領域
１０ｃ，１２ａ，１２ｃ，Ｇ ゲート電極
１３ａ，１３ｂ，１３ｃ，１３ｄ ＬＯＣＯＳ領域
１４ａ，１４ｂ，１４ｃ，１５，１７ 金属配線
５１ 制御回路
５２ 縦型ＭＯＳＦＥＴ（ｎチャネル型）
５３ 横型ＭＯＳＦＥＴ（ｎチャネル型）
５５ ボディダイオード
５６ リニアソレノイド
５７ 電源端子
５８，６２ グランド端子
５９ 出力端子
６３ 寄生トランジスタ
６４ 横型ＭＯＳＦＥＴ（ｐチャネル型）
６４ａ 横型ＭＯＳＦＥＴ（デプレッション型ｐチャネル）
６６ 抵抗
１００，２００，３００ 半導体装置
２０１，２０２，２０３ 電流
Ｉ２０１，Ｉ２０２，Ｉ２０３ 電流値
Ｓ ソース電極
Ｄ ドレイン電極
ＩＬ 還流電流

Claims (6)

  1. 同一半導体基板上に、
    第１導電型の縦型ＭＯＳＦＥＴと、
    第１導電型の横型ＭＯＳＦＥＴと、
    前記第１導電型の縦型ＭＯＳＦＥＴおよび前記第１導電型の横型ＭＯＳＦＥＴを制御する回路を備え、
    前記第１導電型の縦型ＭＯＳＦＥＴのドレインが電源端子に接続されており、
    前記第１導電型の横型ＭＯＳＦＥＴのソースがグランド端子に接続されており、
    前記第１導電型の縦型ＭＯＳＦＥＴのソースおよび前記第１導電型の横型ＭＯＳＦＥＴのドレインが出力端子に接続されて同期整流回路を構成している半導体装置であって、
    前記出力端子と前記グランド端子の間に、前記第１導電型の横型ＭＯＳＦＥＴと並列に接続された第２導電型の横型ＭＯＳＦＥＴを備え、
    前記第２導電型の横型ＭＯＳＦＥＴのドレインは前記第１導電型の横型ＭＯＳＦＥＴのソースと接続され、
    前記第２導電型の横型ＭＯＳＦＥＴのバックゲートは前記第１導電型の横型ＭＯＳＦＥＴのソースと別電位であり、
    前記第２導電型の横型ＭＯＳＦＥＴのゲートは前記第１導電型の横型ＭＯＳＦＥＴのソースと接続されていることを特徴とする半導体装置。
  2. 前記第１導電型の横型ＭＯＳＦＥＴのチャネル層が形成されるウェル拡散領域と、前記第２導電型の横型ＭＯＳＦＥＴのドレイン領域が形成されるウェル拡散領域とは、共通の拡散領域で形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１導電型の横型ＭＯＳＦＥＴのバックゲートコンタクト領域とソース拡散領域との間に、高抵抗領域が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型の縦型ＭＯＳＦＥＴと前記第１導電型の横型ＭＯＳＦＥＴと前記第２導電型の横型ＭＯＳＦＥＴとは、同程度の耐圧をもつＭＯＳＦＥＴで構成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１導電型の縦型ＭＯＳＦＥＴは、トレンチゲート型のＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第２導電型の横型ＭＯＳＦＥＴは、エンハンスメント型ＭＯＳＦＥＴまたはデプレッション型ＭＯＳＦＥＴであることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
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