JP4807768B2 - パワートランジスタ装置及びそれを用いたパワー制御システム - Google Patents

パワートランジスタ装置及びそれを用いたパワー制御システム Download PDF

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Description

本発明は、大電流を流すパワートランジスタさらには半導体集積回路化されたパワートランジスタに適用して有効な技術に関し、特にオン抵抗が小さく過電流保護機能を有するパワーＭＯＳトランジスタＩＣに利用して有効な技術に関する。
自動車のランプなどの電装部品やレギュレータのコイルなどには比較的大きな電流が流される。従来、大電流を必要とする負荷に電流を流す素子としてパワートランジスタと呼ばれる半導体素子が使用されている。かかるパワートランジスタには、バイポーラトランジスタを用いたものとＭＯＳＦＥＴを用いたものとがあるが、近年においてはＭＯＳＦＥＴを用いたパワーＭＯＳトランジスタが比較的多く使用されるようになっている。
ところで、パワートランジスタにより電流が流される負荷もしくは配線が短絡したりするとパワートランジスタに過電流が流れてパワートランジスタ自身が破壊されてしまうことがあるため、従来より、パワートランジスタに過電流が流れないように保護する過電流保護技術が種々提案されている。従来の一般的な過電流保護技術は、パワートランジスタに流れる電流を検出して制御回路にフィードバックをかけ、検出電流が所定値を越えた場合には、制御回路によってパワートランジスタをオフさせるようにするものであった。
特開２００３−１７４０９８号公報
パワーＭＯＳトランジスタには大きな電流が流れるため、オン抵抗を小さくすることが該トランジスタにおける損失を低減する上で重要である。そこで、本発明者らは、一方の面にソース電極を有し、他方の面にドレイン電極を有する縦型のパワーＭＯＳトランジスタにおいて、半導体基板に溝を掘って該溝を埋めるようにポリシリコン等からなるゲート電極を形成した構造（以下、トレンチ構造と称する）とすることで、ソース・ドレイン間の距離に対するチャネル長の相対な長さを大きくしてオン抵抗を小さくしたパワートランジスタについて検討した。
その結果、トレンチ構造のトランジスタは通常のプレーナ構造のトランジスタに比べ低オン抵抗を実現することが出来るが、相互コンダクタンス(ｇｍ)が大きく、飽和ドレイン電流も多いため、電源地絡等の異常時の破壊耐量が低下する傾向にある。一般に、このような異常に対する保護として過電流を検出し制御回路にフィードバックをかけてパワートランジスタをオフさせるが、１００μｓ（マイクロ秒）以上の応答遅れがある。通常のプレーナ構造のパワートランジスタでは、図２（ａ）に一点鎖線Ａ１で示すように、過大電流が発生した時点Ｔ０から応答遅れＴｒｄだけ経過した時点で、制御回路からの信号でパワートランジスタがオフ状態にされて、パワートランジスタに流れる電流が遮断される。
ところが、トレンチ構造のトランジスタにあっては、平均電流密度が高いため図２（ａ）に実線Ｂ１で示すように、保護動作が間に合わずトランジスタが破壊されてしまうおそれがあることが明らかになった。ここで、パワートランジスタを制御する制御回路を、パワートランジスタと同一の半導体チップに設けることで応答速度を速くする方式が 考えられるが、そのようにするとチップのサイズが大きくなってチップコストが高く なってしまうという課題がある。
特に、パワートランジスタがトレンチ構造の場合、制御回路を構成するトランジスタにも縦型トランジスタを用いると素子間の接続が困難になるので、横型のトランジスタを用いる必要があるが、横型のＭＯＳトランジスタを縦型トランジスタのプロセスで形成すると望ましい特性が得られないため、プロセスの工程数を増加させざるを得ず、それによってチップのコストがさらに高くなってしまうという課題がある。
なお、パワートランジスタを過電流から保護する過電流保護技術に関する発明としては、例えば特許文献１に開示されている発明がある。この先願発明は、パワートランジスタに流れる電流を検出して検出電流が所定値を越えた場合にはパワートランジスタをオフさせる制御回路とは別に、所定以上の電流が流れたときは強制的にパワートランジスタのゲート電圧を下げることにより電流を抑える保護回路をパワートランジスタと同一の半導体チップに設けるようにしたものである。ただし、この先願発明におけるパワートランジスタは、トレンチ構造のトランジスタでない。従って、トレンチ構造のトランジスタを使用するパワートランジスタに比べてドレイン電流の電流密度は高くなく、保護回路の必要性は低いといえる。
本発明の目的は、トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタを過電流から保護し、信頼性を向上させることができる技術を提供することにある。
本発明の他の目的は、過電流を検出してからパワートランジスタの電流を減少させるまでの応答特性に優れ、かつチップサイズの増加およびコストアップを最小限に抑えることができるパワーＭＯＳトランジスタの過電流保護技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタにおいて、パワーＭＯＳトランジスタと該パワーＭＯＳトランジスタの電流を検出して外部の制御回路に供給する検出信号を生成するための電流検出用トランジスタおよびパワーＭＯＳトランジスタの電流を検出して所定以上の電流が流れたときに強制的にパワーＭＯＳトランジスタのゲート電圧を下げることにより電流を抑える保護回路を構成する素子を同一半導体チップに設けるようにしたものである。
上記した手段によれば、パワーＭＯＳトランジスタに所定以上の電流が流れたときに外部の制御回路によってパワーＭＯＳトランジスタの電流が遮断される前に、内蔵の保護回路によってパワーＭＯＳトランジスタの電流が抑制されるため、負荷の短絡等によりパワーＭＯＳトランジスタに過電流が流れたとしても破壊に至るのを回避することができる。
ここで、トレンチ構造のパワーＭＯＳトランジスタは、半導体チップの厚み方向にドレイン電流が流れる縦型のＭＯＳトランジスタであり、複数の微小トランジスタを並べて形成しソース電極およびドレイン電極はそれぞれ共通接続した構成とし、電流検出用トランジスタはパワーＭＯＳトランジスタと同じトレンチ構造のパワーＭＯＳトランジスタ、保護回路を構成するトランジスタは半導体チップの横方向にドレイン電流が流れる横型のＭＯＳトランジスタとする。さらに、パワーＭＯＳトランジスタを構成する複数の微小トランジスタのゲート電極のピッチは５μｍ（５ミクロン）以下とする。ゲート電極のピッチが５μｍ以下の場合に、外部の制御回路によるパワーＭＯＳトランジスタの電流の遮断制御では間に合わない程度までドレイン電流の密度が高くなるので、保護回路を同一半導体チップに設ける必然性が高くなり、本発明が有効となる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、トレンチ構造のトランジスタを使用するパワーＭＯＳトランジスタを過電流から保護し、信頼性を向上させることができる。
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明に係るパワーＭＯＳトランジスタとそれを適用したパワー制御システムの実施例を示す。特に制限されるものでないが、破線１０で囲まれた部分に設けられている各素子は、公知のＭＯＳ製造プロセスによって単結晶シリコンのような１個の半導体チップに半導体集積回路として形成される。なお、本明細書においては、パワーＭＯＳトランジスタを含む半導体集積回路１０をパワーＩＣと称する。
本実施例のパワーＩＣ１０は、電池などの直流電源２０から供給される電源電圧Ｖｄｄが印加される電源電圧端子Ｐ１にドレイン端子が接続されゲート端子に制御用ＩＣ３０からの制御電圧Ｖcontが印加されるパワーＭＯＳトランジスタ１１と、該パワーＭＯＳトランジスタ１１と同様に電源電圧端子Ｐ１にドレイン端子が接続されゲート端子に制御用ＩＣ３０からの制御電圧Ｖcontが印加される電流検出用のトランジスタ１２，１３とを備える。電流検出用トランジスタ１２，１３は、そのサイズ（ソース領域の面積）がパワーＭＯＳトランジスタ１１のサイズ（ソース領域の面積）の数１００分の１〜数１０００分の１のような大きさに設定されることにより、パワーＭＯＳトランジスタ１１のドレイン電流を素子のサイズ比で比例縮小したドレイン電流が流されるようにされる。
また、パワーＩＣ１０には、電流検出用トランジスタ１３のソース端子とパワーＭＯＳトランジスタ１１のソース端子との間に接続された抵抗ＲＳ１と、電流検出用トランジスタ１３のソース端子と該抵抗ＲＳ１との接続ノードＮ１の電位がゲート端子に印加された保護用のトランジスタ１４と、制御用ＩＣ３０からの制御電圧Ｖcontが印加される外部入力端子Ｐ２と前記電流検出用トランジスタ１３のゲート端子との間に直列に接続された抵抗ＲＧ１，ＲＧ２とが設けられている。そして、抵抗ＲＧ１とＲＧ２との接続ノードＮ２に前記保護用トランジスタ１４のドレイン端子が接続され、保護用トランジスタ１４のソース端子は前記パワーＭＯＳトランジスタ１１のソース端子に接続されている。
抵抗ＲＧ２を設けているのは、保護用トランジスタ１４がオンされた瞬間に急激に電流検出用トランジスタ１２のゲート電圧が下がって、誤った検出電圧が制御用ＩＣ３０の検出入力端子Ｖsensに入力されないようにするためである。また、保護用トランジスタ１４と電流検出用トランジスタ１３のゲート端子との間には、逆流防止用のダイオードＤ１が接続されている。このダイオードＤ１は、出力端子Ｐ３に電源電圧Ｖｄｄよりも高い電圧が印加されたときに、トランジスタ１４の基体に存在する寄生ダイオードＤｂを通して制御入力端子Ｐ２から制御用ＩＣ３０へ電流が流れ込んで、制御用ＩＣ３０が破壊されるのを防止する作用を有する。
さらに、本実施例のパワーＩＣ１０においては、前記パワーＭＯＳトランジスタ１１のソース端子が接続され、負荷４０に駆動電流を流す出力端子Ｐ３とは別個に、前記パワーＭＯＳトランジスタ１１のソース端子が接続された外部端子Ｐ４と、前記電流検出用トランジスタ１３のソース端子が接続された外部端子Ｐ５とが設けられている。そして、これらの外部端子Ｐ４−Ｐ５間にはセンス用抵抗ＲＳ２がチップ外部にて接続され、このセンス用抵抗ＲＳ２の両端子の電位が前記制御用ＩＣ３０の検出入力端子Ｖsens，Ｖｓに入力され、制御用ＩＣ３０はパワーＭＯＳトランジスタ１１に流れる過電流を検出できるようにされている。
また、これとは別に、パワーＭＯＳトランジスタ１１のソース端子が接続された出力端子Ｐ３の電位が前記制御用ＩＣ３０の検出入力端子Ｖsinに入力されている。制御用ＩＣ３０は、この入力電位に基づいてパワーＭＯＳトランジスタ１１から負荷４０へ流される駆動電流が所定の電流になるように、パワーＭＯＳトランジスタ１１のゲートに印加される制御電圧Ｖcontを生成する。
パワーＭＯＳトランジスタ１１のソース端子が接続された端子を２つ（Ｐ３，Ｐ４）設けているのは、配線やボンディングワイヤなどによってパワーＭＯＳトランジスタ１１のソース端子から外部端子Ｐ３までのインピーダンスとＰ４までのインピーダンスとが異なっており、仮に外部端子Ｐ３から制御用ＩＣ３０へ入力する電位を取り出したとすると、負荷が接続されている外部端子Ｐ３に流れる電流が大きいため僅かなインピーダンスの違いによっても電位がかなりずれてしまうためである。
本実施例のパワーＩＣ１０においては、電流検出用トランジスタ１２とは別個に電流検出用トランジスタ１３を設けているため、例えば負荷４０もしくはワイヤハーネスのような配線が短絡してパワーＭＯＳトランジスタ１１に過大な電流が流れたときに、負荷の短絡で出力端子Ｐ３の電位が下がってトランジスタ１１と１３のソース電圧に差異が生じ、トランジスタ１３からセンス用抵抗ＲＳ１を通して電流が流れる。そして、この電流が予め設定した値を越えるとセンス用抵抗ＲＳ１の端子間電圧つまり抵抗による電圧降下が保護用トランジスタ１４のしきい値電圧以上になって、トランジスタ１４がオン状態にされ、トランジスタ１１〜１３のゲート電圧を下げてパワーＭＯＳトランジスタ１１に流れる電流を減少させる。
一方、負荷もしくは配線の短絡で出力端子Ｐ３の電位が下がると、センス用抵抗ＲＳ２にも電流が流れ、この電流が抵抗ＲＳ２で電圧に変換されて制御用ＩＣ３０に入力される。その結果、制御用ＩＣ３０は、パワーＭＯＳトランジスタ１１に過大な電流が流れていると判定して、制御電圧Ｖcontを下げてパワーＭＯＳトランジスタ１１に流れる電流を減少させるように働く。このときの保護用トランジスタ１４の応答時間Ｔｒ１と制御用ＩＣ３０の応答時間Ｔｒ２を比較すると、保護用トランジスタ１４はパワーＭＯＳトランジスタ１１と同一チップ上に形成された素子であるため、保護用トランジスタ１４の応答時間Ｔｒ１の方が短い。
そのため、図２（ｂ）に示すように、過大電流が発生した時点Ｔ０からＴｒ１だけ経過した時点Ｔ１で保護用トランジスタ１４がオン状態にされることで、トランジスタ１１〜１３のゲート電圧が下がりパワーＭＯＳトランジスタ１１に流れる電流が、実線Ａ２で示すように、所定の電流Ｉ１まで減少される。そして、Ｔ０からＴｒ２だけ経過した時点Ｔ２で、制御用ＩＣ３０からの制御電圧ＶcontによりパワーＭＯＳトランジスタ１１に流れる電流が遮断される。その結果、図２（ｂ）に破線Ｂ２で示すように、パワーＭＯＳトランジスタ１１に過大な電流が流れて破壊に至るのを回避することができるようになる。
次に、本実施例のパワーＩＣ１０のデバイス構造について説明する。
本実施例のパワーＩＣ１０においては、パワーＭＯＳトランジスタ１１と電流検出用トランジスタ１２および１３は、半導体基板に溝を掘って該溝を埋めるようにポリシリコン等からなるゲート電極を形成したトレンチ構造のトランジスタにより構成される一方、保護用トランジスタ１４は横型すなわちプレーナ構造のトランジスタにより構成されている。
パワーＭＯＳトランジスタ１１をトレンチ構造のトランジスタで構成することにより、ソース・ドレイン間の距離に対するチャネル長の相対な長さを大きくしてオン抵抗を小さくすることができる。また、電流検出用トランジスタ１２および１３を、パワーＭＯＳトランジスタ１１と同じトレンチ構造のトランジスタにより構成することにより、正確な電流比を得ることができる。
保護用トランジスタ１４を横型すなわちプレーナ構造のトランジスタにより構成しているのは、図１の回路図を参照すると分かるように、保護用トランジスタ１４はソース端子がパワーＭＯＳトランジスタ１１のソース端子に、またゲート端子が電流検出用トランジスタ１２のソース端子に、さらにドレイン端子が電流検出用トランジスタ１３のゲート端子にそれぞれ接続されなければならないが、トレンチ構造のトランジスタを使用すると、基板の表面側の電極と裏面側の電極とを接続する配線が必要になって構造的に困難になるためである。
さらに、本実施例のパワーＩＣ１０においては、パワーＭＯＳトランジスタ１１は、複数の微小トランジスタを並べて形成しソース電極およびドレイン電極をそれぞれ共通接続もしくは連続するように形成した構成（以下、セル構成と称する）とされている。パワーＭＯＳトランジスタ１１を、連続した拡散層からなるソース領域およびドレイン領域を有する構造のトランジスタによって構成すると、電流が偏って流れることにより平均電流密度が小さくトータルの電流量の少ないトランジスタになってしまうが、セル構成を用いることにより、平均電流密度を高めてトータルの電流量の多いトランジスタを得ることができる。
図３には本実施例のパワーＩＣ１０のレイアウト構成が示されている。また、図４にはパワーＭＯＳトランジスタ１１に用いられるセル構成を適用したトレンチ構造のトランジスタの構造が、図５には保護用トランジスタ１４に用いられる横型すなわちプレーナ構造のトランジスタの構造が示されている。
図３において、１００は単結晶シリコンのような半導体チップで、このチップの中央のハッチングが付されている領域１１０はパワーＭＯＳトランジスタ１１のソース領域となる拡散層およびゲート電極が形成されている領域である。また、ハッチングの付されている領域１１０のほぼ中央の白抜きの矩形領域１１１はパワーＭＯＳトランジスタ１１のソースと接続される図１の出力端子Ｐ３に相当するパッド、同じくハッチングの付されている領域１１０内の白抜きの矩形領域１１２はパワーＭＯＳトランジスタ１１のソース端子と接続される図１の端子Ｐ４に相当するパッド、ハッチングの付されている領域１１０内の矩形領域１２０は電流検出用トランジスタ１２のソース領域となる拡散層およびゲート電極が形成されている領域、１２１は該トランジスタ１２のソース端子と接続される図１の端子Ｐ５に相当するパッドである。
さらに、左上の白抜きの矩形領域１５１はトランジスタ１１〜１３のゲート端子に印加される制御電圧Ｖcontが入力される図１の入力端子Ｐ２に相当するパッド、右上のハッチングが付された矩形領域１３０はトランジスタ１３のソース領域となる拡散層およびゲート電極が形成されている領域、その隣の矩形領域１４０は横型のトランジスタ１４のソース、およびドレイン領域となる拡散層とゲート電極が形成されている領域、１６１，１６２，１６３は図１に示されている抵抗ＲＧ１，ＲＧ２，ＲＳ１が形成されている領域である。Ｌ１は制御電圧Ｖcontの入力端子Ｐ２に相当するパッド１５１と抵抗ＲＧ１とを接続する配線、Ｌ２は抵抗ＲＳ１とパワーＭＯＳトランジスタ１１のソースとを接続する低インピーダンスの配線をイメージとして示したもの、Ｌ３はトランジスタ１１〜１３のゲート端子同士を接続する配線をイメージとして示したものである。
図４には、本実施例のパワーＭＯＳトランジスタ１１に用いられるセル構成を適用したトレンチ構造のトランジスタの構造が示されている。
図４において、１０１は単結晶シリコンのような半導体からなる高濃度Ｎ型半導体基板１００の表面に形成された低濃度Ｎ型エピタキシャル層、１０２にＮ型エピタキシャル層１０１の表面に形成されたＦＥＴのチャネル層となるＰ型拡散層で、このＰ型拡散層１０２の表面にはＦＥＴのソース領域となる高濃度Ｎ型拡散層１０３が形成されている。また、この高濃度Ｎ型拡散層１０３の一部には、アルミニウムなどの導電体からなるソース電極１０５との接触抵抗を減らすため、高濃度Ｐ型拡散層１０４が形成されている。
さらに、上記チャネル層としてのＰ型拡散層１０２を貫通しエピタキシャル層１０１に達するようにＵ溝が形成され、このＵ溝の内側に熱酸化により薄いゲート酸化膜１０６が形成され、その内側にはポリシリコン充填されて所定の形状にパターニングされたゲート電極１０７が形成されている。図４には、互いに分離された３個のゲート電極１０７が示されているが、これらのゲート電極は図示しない部位で互いに連続するように形成されている。具体的には、ゲート電極１０７を平面的に眺めると、図６（ａ）に示すようなストライプ状あるいは（ｂ）に示すようなハニカム形状に形成される。ゲート電極１０７の形状はこれに限定されず、櫛歯状あるいは縦方向と横方向に直交する格子状などであっても良い。
このゲート電極１０７の表面には窒化シリコン膜のような絶縁膜１０８が形成されてソース電極１０５と電気的に分離している。また、半導体基板１０１はドレイン領域として用いられその裏面にはドレイン電極となる導電層１０９が全体的に形成されている。
本実施例のパワーＩＣにおいては、ゲート電極１０７のピッチＰがおよそ５μｍ以下となるように設計されている。また、Ｕ溝内のゲート電極１０７の幅Ｗは０．３〜１μｍ、隣接するゲート電極１０７間の距離すなわち隙間Ｓは１μｍ以上となるように設計されている。
図５には、本実施例のパワーＩＣにおいて過電流保護回路を構成する保護用トランジスタ１４に用いられる横型すなわちプレーナ構造のトランジスタおよび抵抗並びにダイオードの構造が示されている。これらの素子は、図４のトレンチ構造のパワーＭＯＳトランジスタを構成する半導体領域や電極を形成する工程を利用して同時に形成される。そこで、図５にはトレンチ構造のパワーＭＯＳトランジスタも合わせて図示されている。
図５において、１４１ａ，１４１ｂは保護用トランジスタ１４のソース，ドレイン領域となる高濃度Ｎ型拡散層、１４２ａ，１４２ｂはアルミニウムなどの導電体で形成されたソース，ドレイン電極で、拡散層１４１ａ，１４１ｂはパワーＭＯＳトランジスタのソース領域となる高濃度Ｎ型拡散層１０３と同一のプロセスで同時に、ソース，ドレイン電極１４２ａ，１４２ｂはパワーＭＯＳトランジスタのソース電極１０５と同一のプロセスで同時に形成される。上記拡散層１４１ａ，１４１ｂのうちドレイン領域となる拡散層１４１ｂは、Ｎ型エピタキシャル層１０１の一部に形成されたチャネル層となるＰ型ウェル層１４３の表面に直接形成され、ソース領域となる拡散層１４１ａはＰ型ウェル層１４３の表面に形成され低濃度Ｎ型拡散層１４４の一部に形成されている。
また、ソース領域となる拡散層１４１ａにはこれと接するように接触抵抗を減らすための高濃度Ｐ型拡散層１４５が形成され、保護用トランジスタ１４のソース，ドレイン領域の周囲には比較的厚いフィールド酸化膜１４６が形成されている。拡散層１４１ａと１４１ｂとの間には、ゲート酸化膜１４７を介してポリシリコン層からなるゲート電極１４８が形成され、このゲート電極１４８の上には絶縁膜１０８が形成されている。
フィールド酸化膜１４５のうえには、ダイオードＤ１となるポリシリコン層１８１と、抵抗ＲＧ１，ＲＧ２またはＲＳ１となるポリシリコン層１８２が形成されている。このうちポリシリコン層１８１は中央にアクセプタとなる不純物を導入したアノード領域１８１ａが、またその両側にドナーとなる不純物を導入したカソード領域１８１ｂが形成されてＰＮ接合ダイオードを構成している。図５ではカソード領域１８１ｂは２つに分かれているが、平面的にはアノード領域１８１ａの周囲を囲繞するように形成され、同一電位となるようにされる。
ポリシリコン層１８１と１８２は、保護用トランジスタ１４のゲート電極１４７となるポリシリコン層と同一のプロセスで同時に形成される。ポリシリコン層１８２は全体にＰ型不純物が導入されて所望のシート抵抗値を有するようにされる。チャネル層となるＰ型ウェル層１４３の代わりにパワーＭＯＳトランジスタ１１のチャネル層となるＰ型拡散層１０２と同一の工程で形成されるＰ型拡散層を用いることも可能であるが、別の工程で形成されるＰ型ウェル層を用いることにより、保護用トランジスタ１４のしきい値電圧を所望の値に設定することができる。
図１の回路図を参照すると分かるように、保護用トランジスタ１４としてトレンチ構造のトランジスタを用いると、保護用トランジスタ１４のドレイン電極は基板の裏面に形成されるため、保護用トランジスタ１４のドレイン端子とダイオードＤ１のカソード端子とを接続するには基板の表面と裏面を接続するジャンパー線が必要になり、デバイスの製造が困難になるが、実施例のような横型のトランジスタを用いることにより、保護用トランジスタ１４のドレイン端子とダイオードＤ１のカソード端子との接続が容易となる。また、上述のように、横型のトランジスタおよび抵抗並びにダイオードの半導体領域や電極を、図４のトレンチ構造のパワーＭＯＳトランジスタを構成する半導体領域や電極を形成する工程を利用して同時に形成することにより、追加すべき工程数を最小限に抑え、コストの上昇を少なくすることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ダイオードＤ１や抵抗ＲＧ１，ＲＧ２，ＲＳ１をオンチップの素子で構成しているが、これらの素子をすべてあるいは一部を外付けの素子で構成することも可能である。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である自動車の電装部品をオン、オフするスイッチとして使用するパワーＩＣについて説明したが、本発明はスイッチング・レギュレータのコイルを駆動するスイッチ素子やモータのコイルに電流を流すスイッチ素子などにも広く利用することができる。
本発明に係るパワーＭＯＳトランジスタとそれを適用したパワー制御システムの実施例を示す回路構成図である。 図２（ａ）は本発明に先立って検討したパワーＭＯＳトランジスタを適用したパワー制御システムにおける負荷短絡時のパワートランジスタの電流の変化を示す電流波形図、図２（ｂ）は本発明に係るパワーＭＯＳトランジスタを適用したパワー制御システムにおける負荷短絡時のパワートランジスタの電流の変化を示す電流波形図である。 実施例のパワーＩＣ１０のレイアウト構成例を示す平面図である。 実施例のパワーＭＯＳトランジスタに用いられる縦型のトランジスタの構造を示す断面図である。 実施例のパワーＩＣにおいて過電流保護回路を構成する保護用トランジスタに用いられる横型のトランジスタおよび抵抗並びにダイオードの構造を示す断面図である。 図６（ａ）および図６（ｂ）は実施例のパワーＭＯＳトランジスタのゲート電極の平面構造の例を示す平面図である。
符号の説明
１０ パワーＩＣ
１１ パワーＭＯＳトランジスタ
１２，１３ 電流検出用トランジスタ
１４ 保護用トランジスタ
２０ 制御用ＩＣ
３０ 電源
４０ 負荷
１００ 半導体チップ（シリコン基板）
１０１ エピタキシャル層
１０２ チャネル層
１０３ ソース領域となる拡散層
１０５ ソース電極
１０７ ゲート電極
１０９ ドレイン電極

Claims (6)

  1. １つの半導体基板に形成されたパワートランジスタ装置であって、
    電源電圧が印加されるべき第１外部端子と、
    制御用半導体装置から制御電圧が入力されるべき第２外部端子と、
    負荷が接続されるべき第３外部端子と、
    前記制御用半導体装置の第１検出端子に接続されるべき第４外部端子と、
    前記制御用半導体装置の第２検出端子に接続されるべき第５外部端子と、
    前記第１外部端子に接続されたドレイン電極と、前記第３外部端子及び前記第４外部端子とに接続されたソース電極と、ゲート電極とを有するパワーＭＯＳトランジスタと、
    前記第２外部端子と前記パワーＭＯＳトランジスタの前記ゲート電極との間に直列に接続された第１抵抗素子及び第２抵抗素子と、
    前記第１外部端子に接続されたドレイン電極と、前記第５外部端子に接続されたソース電極と、前記パワーＭＯＳトランジスタの前記ゲート電極に接続されたゲート電極と有し、前記パワーＭＯＳトランジスタに流れる電流を検出して検出結果を前記第５外部端子へ出力する第１電流検出用トランジスタと、
    前記第１外部端子に接続されたドレイン電極と、ソース電極と、前記パワーＭＯＳトランジスタの前記ゲート電極に接続されたゲート電極と有する第２電流検出用トランジスタと、
    前記第２電流検出用トランジスタの前記ソース電極と前記パワーＭＯＳトランジスタの前記ソース電極との間に接続され、前記第２電流検出用トランジスタに流れる電流を電圧に変換する第３抵抗素子と、
    前記第２電流検出用トランジスタの前記ソース電極と前記第３抵抗素子との接続部に接続されたゲート電極と、前記パワーＭＯＳトランジスタの前記ソース電極に接続されたソース電極と、ドレイン電極とを有し、前記第３抵抗素子により変換された電圧がゲート電極に印加されるＭＯＳトランジスタと、
    前記ＭＯＳトランジスタの前記ドレイン電極に接続されたカソード電極と、前記第１抵抗素子と前記第２抵抗素子との接続部に接続されたアノード電極とを有するダイオードと、を含むパワートランジスタ装置。
  2. 前記パワーＭＯＳトランジスタは、前記半導体基板の一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記半導体基板の他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型ＭＯＳトランジスタであり、
    前記第１電流検出用トランジスタは、ソース領域が前記パワーＭＯＳトランジスタの前記ソース領域よりも小さく形成され、前記ゲート電極に前記パワーＭＯＳトランジスタの前記ゲート電極に印加される電圧と同一の電圧が印加されて前記パワーＭＯＳトランジスタに流れる電流を比例縮小した大きさの電流を流すようにされ、前記一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型ＭＯＳトランジスタであり、
    前記第２電流検出用トランジスタは、ソース領域が前記パワーＭＯＳトランジスタの前記ソース領域よりも小さく形成され、前記ゲート電極に前記パワーＭＯＳトランジスタの前記ゲート電極に印加される電圧と同一の電圧が印加されて前記パワーＭＯＳトランジスタに流れる電流を比例縮小した大きさの電流を流すようにされ、前記一方の主面にソース領域となる半導体領域および前記ソース電極が形成され、前記他方の主面にドレイン領域となる半導体領域および前記ドレイン電極が形成されるとともに、前記半導体基板に溝が形成され該溝を埋めるように充填された導電体からなる前記ゲート電極を有し、前記半導体基板の厚み方向にドレイン電流が流されるように構成された縦型ＭＯＳトランジスタであり、
    前記ＭＯＳトランジスタは、前記半導体基板の一方の主面にソース領域となる半導体領域とドレイン領域となる半導体領域が形成され横方向にドレイン電流が流されるように構成された横型ＭＯＳトランジスタであることを特徴とする請求項１に記載のパワートランジスタ装置。
  3. 前記パワーＭＯＳトランジスタの前記ソース領域は前記一方の主面に前記パワーＭＯＳトランジスタの前記ゲート電極により分離された複数の半導体領域として形成され、前記パワーＭＯＳトランジスタの前記ソース電極は該複数の半導体領域に接触された連続した導電層により形成されていることを特徴とする請求項２に記載のパワートランジスタ装置。
  4. 前記パワーＭＯＳトランジスタの前記ソース領域となる前記複数の半導体領域のそれぞれを挟むもしくは囲むように前記パワーＭＯＳトランジスタの前記ゲート電極が形成され、前記ソース領域を挟んで対向する前記ゲート電極の間隔が５μｍ以下に設定されていることを特徴とする請求項３に記載のパワートランジスタ装置。
  5. 前記ＭＯＳトランジスタのゲート電極はポリシリコン層で形成され、前記第１抵抗素子と前記第２抵抗素子と前記第３抵抗素子は前記ＭＯＳトランジスタのゲート電極と同一の工程で形成されたポリシリコン層により構成されていることを特徴とする請求項１に記載のパワートランジスタ装置。
  6. 前記ＭＯＳトランジスタの前記ゲート電極はポリシリコン層で形成され、前記ダイオードは、前記ＭＯＳトランジスタの前記ゲート電極と同一の工程で形成されたポリシリコン層にアクセプタとなる不純物を導入した領域とドナーとなる不純物を導入した領域が接するように形成されたＰＮ接合により構成されていることを特徴とする請求項１に記載のパワートランジスタ装置。
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