JP2008282999A - 半導体装置 - Google Patents
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Abstract
【解決手段】n導電型の半導体層と、半導体層の一面側の表層に形成されたp導電型のベース領域と、ベース領域の表層に形成されたn導電型のソース領域と、ベース領域の表層において、ソース領域に隣接して形成されたベース領域よりも不純物濃度の高いp導電型のベースコンタクト領域と、半導体層での少なくともベース領域の一部領域に対し、ゲート絶縁膜を介して配置されたゲート電極と、を有するDMOS素子を備えた半導体装置であって、ベース領域内に、印加される電位をソース領域の電位に対して所定電位に切り替えることにより、ベース領域と半導体層との間に構成される寄生ダイオードと高濃度領域の一部であるベースコンタクトとの間の電流経路を塞ぐように、ベース領域内に空乏層を形成するトレンチゲート電極が形成されている。
【選択図】図1
Description
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。図2は、図1のII−II線に沿う概略構成を示す断面図である。図3は、空乏層形成時の断面図である。なお、図1においては、便宜上、半導体基板上の、LOCOS酸化膜、層間絶縁膜、保護膜などの絶縁膜を省略している。また、図2においても、層間絶縁膜や保護膜などの絶縁膜を省略している。
次に、本発明の第2実施形態を、図9及び図10に基づいて説明する。図9は、第2実施形態に係る半導体装置の概略構成を示す平面図である。図10は、図9のX−X線に沿う概略構成を示す断面図である。なお、図9においては、便宜上、半導体基板上の、LOCOS酸化膜、層間絶縁膜、保護膜などの絶縁膜を省略している。また、図10においても、層間絶縁膜や保護膜などの絶縁膜を省略している。
12・・・ハイサイド側のMOS素子
13・・・ローサイド側のLDMOS素子(半導体装置)
14・・・インダクタンス
13・・・平滑コンデンサ
100・・・半導体装置
110・・・半導体基板(半導体層)
120・・・ベース領域
130・・・ソース領域
140・・・高濃度領域
141・・・ベースコンタクト
150・・・ドレイン領域
160・・・ドリフト層
180・・・ゲート電極
190・・・寄生ダイオード
200・・・トレンチゲート電極(空乏層形成部)
210・・・空乏層
Claims (12)
- 第1導電型の半導体層と、
前記半導体層の一面側の表層に形成された、第1導電型とは逆の第2導電型のベース領域と、
前記ベース領域の表層に形成された第1導電型のソース領域と、
前記ベース領域の表層において、前記ソース領域に隣接して形成された前記ベース領域よりも不純物濃度の高い第2導電型の高濃度領域と、
前記半導体層での少なくとも前記ベース領域の一部領域に対し、ゲート絶縁膜を介して配置されたゲート電極と、を有するDMOS素子を備えた半導体装置であって、
前記ベース領域内には、印加される電位を前記ソース領域に印加される電位に対して所定電位に切り替えることにより、前記ベース領域と前記半導体層との間に構成される寄生ダイオードと前記高濃度領域の一部である前記ベース領域のコンタクトとの間の電流経路を塞ぐように、前記ベース領域内に空乏層を形成する空乏層形成部が形成されていることを特徴とする半導体装置。 - 前記第1導電型はn導電型であり、
前記空乏層形成部を前記ソース領域に対して正の電位とすることにより、前記空乏層が形成されることを特徴とする請求項1に記載の半導体装置。 - 前記空乏層形成部は、前記ベース領域内において、前記半導体層の一面から形成されたトレンチ内に絶縁膜を介して導電材料が充填されたトレンチゲート電極であることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記トレンチゲート電極は、前記コンタクトの近傍に形成されていることを特徴とする請求項3に記載の半導体装置。
- 複数の前記トレンチゲート電極が、前記コンタクトを間に挟むように形成されていることを特徴とする請求項3又は請求項4に記載の半導体装置。
- 前記ベース領域の表層において、複数の前記コンタクトが列状に形成され、
前記コンタクトの配列方向において、複数の前記トレンチゲート電極が前記コンタクトと交互に形成されていることを特徴とする請求項5に記載の半導体装置。 - 複数の前記トレンチゲート電極が、前記コンタクトを取り囲むように形成されていることを特徴とする請求項3〜6いずれか1項に記載の半導体装置。
- 前記空乏層形成部として、前記ベース領域内であって、前記高濃度領域及び前記ソース領域とは異なる部位に埋め込まれた第1導電型の埋め込み拡散層と、前記ベース領域の表層であって、前記高濃度領域及び前記ソース領域とは異なる部位に形成され、前記埋め込み拡散層と接続された第1導電型の接続領域を有することを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記埋め込み拡散層は、少なくとも一部が前記ベース領域内であって前記高濃度領域の直下部位に形成されていることをと特徴とする請求項8に記載の半導体装置。
- 複数の前記埋め込み拡散層が、前記コンタクトを間に挟むように形成されていることを特徴とする請求項9に記載の半導体装置。
- 前記ベース領域の表層において、複数の前記コンタクトが列状に形成され、
前記コンタクトの配列方向に沿って、複数の前記埋め込み拡散層が形成されていることを特徴とする請求項9又は請求項10に記載の半導体装置。 - 前記DMOS素子は、前記半導体層の表層に、前記ベース領域とは離れて形成された第1導電型のドレイン領域を有する横型DMOS素子であることを特徴とする請求項1〜11いずれか1項に記載の半導体装置。
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