JP2008282999A - 半導体装置 - Google Patents

Abstract

【課題】寄生ダイオードの動作を制御して、貫通電流の発生を抑制することができる半導体装置を提供する。
【解決手段】ｎ導電型の半導体層と、半導体層の一面側の表層に形成されたｐ導電型のベース領域と、ベース領域の表層に形成されたｎ導電型のソース領域と、ベース領域の表層において、ソース領域に隣接して形成されたベース領域よりも不純物濃度の高いｐ導電型のベースコンタクト領域と、半導体層での少なくともベース領域の一部領域に対し、ゲート絶縁膜を介して配置されたゲート電極と、を有するＤＭＯＳ素子を備えた半導体装置であって、ベース領域内に、印加される電位をソース領域の電位に対して所定電位に切り替えることにより、ベース領域と半導体層との間に構成される寄生ダイオードと高濃度領域の一部であるベースコンタクトとの間の電流経路を塞ぐように、ベース領域内に空乏層を形成するトレンチゲート電極が形成されている。
【選択図】図１

Description

本発明は、ＤＭＯＳ素子（Double diffused MOS-FET）を備える半導体装置に関するものである。

従来より、例えば所謂ＤＣ−ＤＣコンバータなどのスイッチング電源回路として、特許文献１に示されるように、出力制御部にＭＯＳ素子が用いられた同期整流方式の回路が知られている。

このような同期整流方式の回路においては、直流電源の高電位側に接続されるハイサイド側のＭＯＳ素子と直流電源の低電位側に接続されるローサイド側のＭＯＳ素子が同時にオンして大きな貫通電流が流れないようにするために、各ＭＯＳ素子のゲート電圧信号にデッドタイム（同時にオフする期間）を設けながら、ハイサイド側のＭＯＳ素子とローサイド側のＭＯＳ素子を交互にオンオフさせるようにしている。
特開２００４−３１２９１３号公報

回路の動作周波数を高周波化するほど、できるだけ高いスイッチング速度のＭＯＳ素子が必要であり、ＤＭＯＳ素子は上記用途に好適である。しかしながら、例えば１Ａ以上の電流を流す場合や、ディスクリート部品をワイヤで繋いで構成するようなシステムでは、寄生インダクタンスによってＭＯＳ素子のスイッチング時間が長くなるため、比較的長いデッドタイムを設けなければならない。この場合、デッドタイムの間にローサイド側のＭＯＳ素子に寄生するダイオードに電流が流れ、ダイオードのリカバリー特性（逆回復時間）の遅れにより、ハイサイド側のＭＯＳ素子とローサイド側のＭＯＳ素子に、貫通電流が流れてしまうという問題がある。

本発明は上記問題点に鑑み、寄生ダイオードの動作を制御して、貫通電流の発生を抑制することができる半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の半導体装置は、第１導電型の半導体層と、半導体層の一面側の表層に形成された、第１導電型とは逆の第２導電型のベース領域と、ベース領域の表層に形成された第１導電型のソース領域と、ベース領域の表層において、ソース領域に隣接して形成されたベース領域よりも不純物濃度の高い第２導電型のベースコンタクト領域と、半導体層での少なくともベース領域の一部領域に対し、ゲート絶縁膜を介して配置されたゲート電極と、を有するＤＭＯＳ素子を備えた半導体装置である。そして、ベース領域内には、印加される電位をソース領域に印加される電位に対して所定電位に切り替えることにより、ベース領域と半導体層との間に構成される寄生ダイオードと高濃度領域の一部であるベース領域のコンタクトとの間の電流経路を塞ぐように、ベース領域内に空乏層を形成する空乏層形成部が形成されていることを特徴とする。

このように本発明によれば、ベース領域内に形成した空乏層形成部の電位を、ソース領域の電位に対して所定電位とすることにより、ベース領域内に空乏層を形成することができる。この空乏層は、ベース領域と半導体層との間に構成される寄生ダイオードとベース領域のコンタクト（高濃度層の表面の一部）との間の電流経路を塞ぐように形成されるので、空乏層によってコンタクトから寄生ダイオードのアノードへの電流の流れ込みを遮断することができる。すなわち、空乏層の有無によって、寄生ダイオードの動作を抑制することができ、これにより、同期整流方式の回路における貫通電流の発生を抑制することができる。

例えば請求項２に記載のように、第１導電型がｎ導電型の場合には、空乏層形成部をソース領域に対して正の電位とすることで、空乏層を形成することができる。

空乏層形成部としては、例えば請求項３に記載のように、ベース領域内において、半導体層の一面から形成されたトレンチ内に絶縁膜を介して導電材料が充填されたトレンチゲート電極を採用すると良い。このようなトレンチゲート電極は、公知の半導体プロセスで形成することができる。

この場合、請求項４に記載のように、寄生ダイオードに対して電流が流れ込む起点であるコンタクトの近傍にトレンチゲート電極が形成された構成とすると良い。このような構成とすると、コンタクトに近い位置に空乏層を形成することができ、コンタクトと寄生ダイオードとの間の電流経路を効率よく塞ぐことができる。

また、請求項５に記載のように、複数のトレンチゲート電極が、コンタクトを間に挟むように形成された構成としても良い。このような構成とすると、コンタクトを介して対向配置されたトレンチゲート電極による空乏層によって、コンタクトと寄生ダイオードとの間の電流経路を効率よく塞ぐことができる。

請求項５に記載の発明において、例えば請求項６に記載のように、ベース領域の表層において、複数のコンタクトが列状に形成される場合、コンタクトの配列方向において、複数のトレンチゲート電極がコンタクトと交互に形成された構成とすることが好ましい。このような構成とすると、均一に空乏層を形成して、複数のコンタクトと寄生ダイオードとの間の電流経路をもれなく塞ぐことができる。

また、請求項７に記載のように、複数のトレンチゲート電極が、コンタクトを取り囲むように形成された構成としても良い。このような構成としても、コンタクトを取り囲む各トレンチゲート電極による空乏層によって、コンタクトと寄生ダイオードとの間の電流経路を効率よく塞ぐことができる。

トレンチゲート電極以外の空乏層形成部としては、例えば請求項８に記載のように、ベース領域内であって、高濃度領域及びソース領域とは異なる部位に埋め込まれた第１導電型の埋め込み拡散層と、ベース領域の表層であって、高濃度領域及びソース領域とは異なる部位に形成され、埋め込み拡散層と接続された第１導電型の接続領域を有する構成を採用することもできる。

この場合、請求項９に記載のように、埋め込み拡散層の少なくとも一部がベース領域内であって高濃度領域の直下部位に形成された構成とすると良い。このような構成とすると、できるだけコンタクトに近い位置に空乏層を形成することができ、コンタクトと寄生ダイオードとの間の電流経路を効率よく塞ぐことができる。

また、請求項１０に記載のように、複数の埋め込み拡散層が、コンタクトを間に挟むように形成された構成としても良い。このような構成とすると、コンタクトを介して対向配置された埋め込み拡散層による空乏層によって、コンタクトと寄生ダイオードとの間の電流経路を効率よく塞ぐことができる。

請求項１０に記載の発明において、例えば請求項１１に記載のように、ベース領域の表層において、複数のコンタクトが列状に形成される場合、コンタクトの配列方向に沿って、複数の埋め込み拡散層が形成された構成とすることが好ましい。このような構成とすると、均一に空乏層を形成して、複数のコンタクトと寄生ダイオードとの間の電流経路をもれなく塞ぐことができる。

なお、請求項１〜１１いずれかに記載の発明においては、請求項１２に記載のように、ＤＭＯＳ素子として、半導体層の表層に、ベース領域とは離れて形成された第１導電型のドレイン領域を有する横型ＤＭＯＳ素子を採用することができる。横型ＤＭＯＳ素子は、ＣＭＯＳなどの他の素子との工程整合性が良く、集積化が容易である。なお、ＤＭＯＳ素子としては、横型ＤＭＯＳ素子以外にも、ドレイン領域が、ベース領域などが形成された半導体層の一面の裏面側に積層配置された構成の縦型ＤＭＯＳ素子を採用することもできる。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う概略構成を示す断面図である。図３は、空乏層形成時の断面図である。なお、図１においては、便宜上、半導体基板上の、ＬＯＣＯＳ酸化膜、層間絶縁膜、保護膜などの絶縁膜を省略している。また、図２においても、層間絶縁膜や保護膜などの絶縁膜を省略している。

図１及び図２に示すように、半導体装置１００は、ＤＭＯＳ素子として横型ＤＭＯＳ素子（Lateral Double Diffused MOS-FET、以下ＬＤＭＯＳ素子と示す）を備えるものであり、本実施形態においては複数のＬＤＭＯＳ素子が半導体基板１１０に構成されている。半導体基板１１０は、特許請求の範囲に記載の第１導電型の半導体層に相当するものであり、本実施形態においては、例えば不純物濃度が１×１０^１６ｃｍ^−３程度のｎ導電型（ｎ−）のバルク単結晶シリコン基板を採用している。

半導体基板１１０には、一面側の表層の一部に、例えば不純物濃度が１×１０^１７ｃｍ^−３程度のｐ導電型（ｐ）のベース領域１２０が形成されている。そして、ベース領域１２０の表層には、ｎ導電型（ｎ＋）のソース領域１３０が形成されている。このソース領域１３０の不純物濃度としては、ソース電極との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０^２０ｃｍ^−３程度とされている。また、ベース領域１２０の表層には、ソース領域１３０と隣接してｐ導電型（ｐ＋）の高濃度領域１４０が形成されている。本実施形態においては、高濃度領域１４０がソース領域１３０の下部まで入り込むように形成されている。高濃度領域１４０は、ベース領域１２０におけるソース電極（図示略）とのコンタクト領域であり、その不純物濃度は、ソース電極との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０^２０ｃｍ^−３程度とされている。なお、本実施形態においては、１つのベース領域１２０内に、隣接するＬＤＭＯＳ素子のソース領域１３０が、高濃度層１４０を間に挟んで形成されている。

また、ソース領域１３０におけるソース電極とのコンタクト１３１と、高濃度領域１４０におけるソース電極とのコンタクト１４１は、それぞれ図１に示すように、ソース領域１３０及び高濃度領域１４０の長手方向に沿って複数形成されている。換言すれば、複数のコンタクト１３１がソース領域１３０の長手方向に沿って一列に配置され、複数のコンタクト１４１が高濃度領域１４０の長手方向に沿って一列に配置されている。このコンタクト１４１が、特許請求の範囲に記載のベース領域１２０のコンタクトに相当するものであり、以下、ベースコンタクト１４１と示す。

また、半導体基板１１０の表層には、ベース領域１２０とは離れて例えば不純物濃度が１×１０^２０ｃｍ^−３程度のｎ導電型（ｎ＋）のドレイン領域１５０が形成されている。そして、ソース領域１３０とドレイン領域１５０とに挟まれたベース領域１２０の部分が、ＬＤＭＯＳ素子のチャネル形成領域となっている。すなわち、本実施形態においては、ＬＤＭＯＳ素子としてｎチャネル型のＬＤＭＯＳ素子が形成されている。なお、本実施形態においては、半導体層１１０の表層に、半導体基板１１０よりも高濃度であり、ドレイン領域１５０に近づくほど高濃度となるｎ導電型（ｎ）のドリフト領域１６０が形成されており、このドリフト領域１６０の表層にドレイン領域１５０が形成されている。

また、ベース領域１２０などが形成された側の半導体基板１１０の表面上であって、ソース領域１３０とドレイン領域１５０とに挟まれたベース領域１２０の部位上（チャネル形成領域上）には、絶縁膜１７０を介してゲート電極１８０が形成されている。

このように構成されるＬＤＭＯＳ素子は、ＣＭＯＳなどの他の素子との工程整合性が良く、半導体基板１１０への集積化が容易である。なお、図２に示す符号１９０は、ｐ導電型（ｐ）のベース領域１２０とｎ導電型（ｎ−）の半導体基板１１０との間に構成される寄生ダイオードを示している。

さらに、本実施形態に係る半導体装置１００においては、ＬＤＭＯＳ素子を構成するベース領域１２０内に含まれるようにトレンチが形成され、このトレンチ内にシリコン酸化膜などの絶縁膜（図示略）を介して、不純物が導入された多結晶シリコンや金属材料が充填されたトレンチゲート電極２００が形成されている。このトレンチゲート電極２００が、特許請求の範囲に記載の空乏層形成部に相当する。

トレンチゲート電極２００は、その少なくとも一部がベース領域１２０内であってソース領域１３０及び高濃度領域１４０とは異なる部位に位置するように形成されている。したがって、本実施形態に示すようにｎチャネル型のＬＤＭＯＳ素子の場合には、トレンチゲート電極２００の電位（図２に示す空乏層形成用パッドＫに印加される電位）をソース領域１３０に印加される電位（図２に示すソース電極パッドＳに印加される電位）に対して正の電位とすると、例えば図３に一点鎖線で示すように、トレンチゲート電極２００からベース領域１２０に広がる空乏層２１０を形成することができる。

また、トレンチゲート電極２００は、ベース領域１２０と半導体基板１１０との間に構成される寄生ダイオード１９０と高濃度領域１４０の一部であるベースコンタクト１４１との間の電流経路を、空乏層２１０によって塞ぐ（遮断する）ように形成（形状、配置、印加される電位などが決定）されている。すなわち、空乏層２１０の形成時には、ソース電極パッドＳからベースコンタクト１４１を介して寄生ダイオード１９０のアノードに電流が流れないようにトレンチゲート電極２００が形成されている。例えば寄生ダイオード１９０に対して電流が流れ込む起点であるベースコンタクト１４１の近傍にトレンチゲート電極２００が形成された構成とすると、ベースコンタクト１４１に近い位置に空乏層１９０を形成することができるので、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路を効率よく塞ぐことができる。また、複数のトレンチゲート電極２００によって、ベースコンタクト１４１を間に挟む構成とすると、ベースコンタクト１４１を介して対向配置されたトレンチゲート電極２００から広がる空乏層２１０によって、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路を効率よく塞ぐことができる。

本実施形態においては、これらの点を考慮し、図１に示すように、ベース領域１２０の表層において、複数のベースコンタクト１４１が列状に形成された構成において、ベースコンタクト１４１の配列方向において、複数のトレンチゲート電極２００がベースコンタクト１４１と交互に形成されている。また、複数のトレンチゲート電極２００は互いに略平行となっている。したがって、複数のベースコンタクト１４１に対して、その近傍に均一に空乏層２１０を形成して、複数のベースコンタクト１４１と寄生ダイオード１９０との間の電流経路をもれなく塞ぐことができる。なお、本実施形態においては、トレンチゲート電極２００の深さが、ＥＳＤ耐量等を考慮して、空乏層２１０が形成された時点で所望の耐圧を確保できるように設定されている。具体的には、１つのベースコンタクト１４１を間に挟んで対向配置されたトレンチゲート電極２００の間隔をＤ（図１参照）とすると、トレンチゲート電極２００の底部とベース領域１２０の底部との対向間隔Ｈ（図２参照）を、少なくともＤ／２よりも大きくすれば良く、好ましくはＤよりも大きくすると良い。本実施形態においては、対向間隔ＨがＤよりも大きく設定されている。

このように本実施形態に係る半導体装置１００によれば、ベース領域１２０内に形成したトレンチゲート電極２００の電位を、ソース領域１３０の電位に対して所定電位（正の電位）とすることにより、ベース領域１２０内に空乏層２１０を形成することができる。そして、この空乏層２１０により、ベース領域１２０と半導体基板１１０との間に構成される寄生ダイオード１９０とベースコンタクト１４１との間の電流経路を塞いで、ベースコンタクト１４１から寄生ダイオード１９０のアノードへの電流の流れ込みを遮断することができる。すなわち、トレンチゲート電極２００が、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路において導通状態を制御するスイッチとして機能する。

なお、半導体装置１００（ＬＤＭＯＳ素子）の通常動作時には、トレンチゲート電極２００の電位をソース領域１３０の電位に対して負の電位とすることで、ｎ導電型のソース領域１３０、ｐ導電型のベース領域１２０、及びｎ導電型の半導体基板１１０からなるｎｐｎの寄生バイポーラトランジスタのベース抵抗を下げて寄生バイポーラトランジスタの動作を抑制し、ＬＤＭＯＳ素子の特性を劣化しにくくすることができる。

次に、本実施形態に係る半導体装置１００のＬＤＭＯＳ素子を、同期整流方式のスイッチング回路に適用した場合の効果について、図４及び図５を用いて説明する。図４は、本実施形態に係る半導体装置のＬＤＭＯＳ素子を、ローサイド側のＭＯＳ素子として適用した同期整流方式のスイッチング回路の一例を示す図である。図５は、スイッチング回路の動作波形を示す図である。

図４に示すスイッチング回路１０（降圧回路）は、ハイサイド側のＭＯＳ素子と、ローサイド側のＭＯＳ素子からなる公知のスイッチング回路において、ローサイド側のＭＯＳ素子に上述した半導体装置１００のＬＤＭＯＳ素子を適用したものである。

詳しくは、主スイッチング素子としてハイサイド側（直流電源１１の高電位（正極）側）のＭＯＳ素子１２、同期整流用素子としてのローサイド側（直流電源の低電位（負極）側）のＬＤＭＯＳ素子１３、インダクタンス１４、平滑コンデンサ１５からなる回路群と、これらの回路群を制御する制御回路１６とを有している。なお、図４に示す符号１９０は上述した寄生ダイオードであり、符号２００は、上述したように、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路において導通状態を制御するスイッチとしてのトレンチゲート電極である。

ＭＯＳ素子１２とＬＤＭＯＳ素子１３との直列回路は、直流電源１１に対して並列に接続されている。また、ＬＤＭＯＳ素子１３のドレイン−ソース間にインダクタンス１４と平滑コンデンサ１５が直列に接続されている。また、制御回路１６が、図５に示すように、ＭＯＳ素子１２とＬＤＭＯＳ素子１３を交互にオンオフさせることにより、直流電源１１の電圧が降下され平滑された出力ＶＯＵＴが負荷（図示略）に供給されるようになっている。さらには、ＬＤＭＯＳ素子１３のドレイン−ソース間に寄生ダイオード１９０とトレンチゲート電極２００が直列に接続されている。

このようなスイッチング回路１０においては、上述したように、ＭＯＳ素子１２及びＬＤＭＯＳ素子１３の同時オンを防止するために、図５に示すようにデッドタイムを設け、ＭＯＳ素子１２及びＬＤＭＯＳ素子１３に対して交互にゲート信号Ｖｇ１，Ｖｇ２を与えている。ここで、ローサイド側のＬＤＭＯＳ素子１３のゲート信号Ｖｇ２をオフしようとすると、過渡状態において、インダクタンス１４がドレインから電流を引き出そうとする。なお、過渡状態とは、ドレイン−ソース間の抵抗がオン抵抗でもハイインピーダンスでもない状態である。従来の構成（スイッチとしてのトレンチゲート電極２００のない構成）においては、これにより、ベースコンタクト１４１から寄生ダイオード１９０のアノードに電流が流れ、寄生ダイオード１９０のリカバリー特性の遅れにより、ＭＯＳ素子１２及びＬＤＭＯＳ素子１３が同時オンとなって貫通電流が流れてしまうという問題があった。

これに対し、本実施形態においては、図５に示すように、制御回路１６が、ローサイド側のＬＤＭＯＳ素子１３のゲート信号Ｖｇ２をオフさせる際の過渡状態を含む所定期間において、スイッチとしてのトレンチゲート電極２００に対し、空乏層信号Ｖｋとして、ソース電位に対して正の信号を与える。これにより、上述したように、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路を遮るようにベース領域１２０に空乏層２１０が形成される。したがって、ベースコンタクト１４１から寄生ダイオード１９０のアノードに電流が流れず、寄生ダイオード１９０が動作しないので、貫通電流の発生を抑制することができる。

このように本実施形態に係る半導体装置１００によれば、トレンチゲート電極２００の印加電位に応じて空乏層２１０を形成することができ、空乏層２１０の有無によって寄生ダイオード１９０の動作を制御することができる。これにより、同期整流方式のスイッチング回路１０における貫通電流の発生を抑制することができる。

なお、本実施形態においては、半導体装置１００がローサイド側のＭＯＳ素子としてＬＤＭＯＳ素子を備えている。しかしながら、半導体装置１００が、ローサイド側のＬＤＭＯＳ素子だけでなく、ハイサイド側のＭＯＳ素子１２も含む構成としても良い。さらには、スイッチング回路１０が同一の半導体基板１１０に集積化された構成としても良い。

また、本実施形態においては、ローサイド側のＬＤＭＯＳ素子１３のゲート信号Ｖｇ２をオフさせる際の過渡状態を含む所定期間において、スイッチとしてのトレンチゲート電極２００に対し、空乏層信号Ｖｋとして、ソース電位に対して正の信号を与える例を示した。しかしながら、ゲート信号Ｖｇ２をオンさせる際の過渡状態を含む所定期間において、スイッチとしてのトレンチゲート電極２００に対し、空乏層信号Ｖｋとして、ソース電位に対して正の信号を与えるようにしても良い。さらには、図６に示すように、ハイサイド側のＭＯＳ素子１２のゲート信号Ｖｇ１をオフさせる際の過渡状態を含む所定期間において、スイッチとしてのトレンチゲート電極２００に対し、空乏層信号Ｖｋとして、ソース電位に対して正の信号を与えるようにしても良い。これにより、寄生ダイオード１９０が動作してインダクタンス１４へ電流を供給した場合であっても、寄生ダイオード１９０への電流が遮断されて貫通電流の発生を抑制することができる。なお、ゲート信号Ｖｇ１をオフさせる際の過渡状態を含む所定期間において、スイッチとしてのトレンチゲート電極２００に対し、空乏層信号Ｖｋとして、ソース電位に対して正の信号を与えるようにしても良い。

また、本実施形態においては、トレンチゲート電極２００とベースコンタクト１４１が交互に形成される例を示した。しかしながら、トレンチゲート電極２００の態様は上記例に限定されるものではない。例えば図７に示すように、複数のトレンチゲート電極２００が、ベースコンタクト１４１を取り囲むように形成された構成としても良い。このような構成としても、ベースコンタクト１４１を取り囲む各トレンチゲート電極２００から広がる空乏層２１０によって、ベースコンタクト１４１の近傍で、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路を効率よく塞ぐことができる。なお、図７においては、各トレンチゲート２００がソース領域１３０と高濃度領域１４０を跨いで形成され、４つのトレンチゲート電極２００によって、１つのベースコンタクト１４１を取り囲んだ構成となっている。図７は変形例を示す平面図である。

また、図８に示すように、ベースコンタクト１４１の配列方向に沿って、ソース領域１３０と高濃度領域１４０を跨いで２つのトレンチゲート電極２００が形成され、トレンチゲート電極２００の間に複数のベースコンタクト１４１が挟まれた構成とすることも可能である。この場合も、ベースコンタクト１４１の近傍で、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路を効率よく塞ぐことができる。しかしながら、本実施形態に示した構成や図７に示した構成と比べて、ソース領域１３０、ベース領域１２０、及び半導体基板１１０からなる寄生バイポーラトランジスタのベース抵抗が大きくなり、寄生バイポーラトランジスタが動作しやすくなる。したがって、この点を考慮すると、本実施形態に示した構成や図７に示した構成を採用することが好ましい。図８は変形例を示す平面図である。

本実施形態においては、ソース領域１３０と高濃度領域１４０を跨いで形成される例を示した。しかしながら、トレンチゲート電極２００は、上述したように、その少なくとも一部がベース領域１２０内であってソース領域１３０及び高濃度領域１４０とは異なる部位に位置するように形成されていれば良い。例えば、高濃度領域１４０のみを貫通して形成されたものでも良いし、ソース領域１３０のみを貫通して形成されたものでも良い。さらには、ベース領域１２０内であってソース領域１３０及び高濃度領域１４０とは異なる部位のみに形成されたものでも良い。ただし、効率よく電流経路をする点を考慮すると、上述したように、ベースコンタクト１４１の近傍に形成された構成とすることが好ましい。

（第２実施形態）
次に、本発明の第２実施形態を、図９及び図１０に基づいて説明する。図９は、第２実施形態に係る半導体装置の概略構成を示す平面図である。図１０は、図９のＸ−Ｘ線に沿う概略構成を示す断面図である。なお、図９においては、便宜上、半導体基板上の、ＬＯＣＯＳ酸化膜、層間絶縁膜、保護膜などの絶縁膜を省略している。また、図１０においても、層間絶縁膜や保護膜などの絶縁膜を省略している。

第２実施形態に係る半導体装置は、第１実施形態に示した半導体装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態においては、ベース領域１２０内に空乏層２１０を形成するための空乏層形成部として、トレンチゲート電極２００の例を示した。これに対し、本実施形態においては、図９及び図１０に示すように、空乏層形成部が、ベース領域１２０内であって、高濃度領域１４０及びソース領域１３０とは異なる部位に埋め込まれたｎ導電型の埋め込み拡散層２２０と、ベース領域１２０の表層であって、高濃度領域１４０及びソース領域１３０とは異なる部位に形成され、埋め込み拡散層２２０と接続されたｎ導電型の接続領域２２１を有する点を特徴とする。なお、その他の構成については、第１実施形態に示した構成と同じである。

このような、埋め込み拡散層２２０は、例えばイオン注入法によって形成することができる。本実施形態においては、高加速インプラにより、高濃度領域１４０及びソース領域１３０を跨ぐように、高濃度領域１４０及びソース領域１３０の直下に高濃度領域１４０及びソース領域１３０とは離間して形成されている。なお、不純物濃度としては、少なくとも半導体基板１１０よりも高濃度であれば良く、本実施形態においてはベース領域１２０と同程度（１×１０^１７ｃｍ^−３程度）とされている。なお、接続領域２２１は、埋め込み拡散層２２０のコンタクト領域であり、その不純物濃度は、ソース領域１３０と同程度（１×１０^２０ｃｍ^−３程度）とされている。

したがって、ベース領域１２０内に形成した埋め込み拡散層２２０及び接続領域２２１に印加される電位を、ソース領域１３０の電位に対して所定電位（正の電位）とすることにより、ベース領域１２０内に空乏層（図示略）を形成することができる。そして、この空乏層により、ベース領域１２０と半導体基板１１０との間に構成される寄生ダイオード１９０とベースコンタクト１４１との間の電流経路を塞いで、ベースコンタクト１４１から寄生ダイオード１９０のアノードへの電流の流れ込みを遮断することができる。すなわち、埋め込み拡散層２２０及び接続領域２２１からなる空乏層形成部が、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路において導通状態を制御するスイッチとして機能する。したがって、同期整流方式のスイッチング回路１０における貫通電流の発生を抑制することができる。

また、本実施形態においては、複数のベースコンタクト１４１が列状に形成され、ベースコンタクト１４１の配列方向に沿って、２つの埋め込み拡散層２２０が複数のベースコンタクト１４１を間に挟むように略平行に形成されている。したがって、複数のベースコンタクト１４１に対して、その近傍に均一に空乏層２１０を形成して、複数のベースコンタクト１４１と寄生ダイオード１９０との間の電流経路をもれなく塞ぐことができる。なお、埋め込み拡散層２２０は、一部のみ（本実施形態においては両端部）が接続領域２２１と接続されている。したがって、ベースコンタクト１４１の配列方向に沿って形成される構成でありながら、同様の構成のトレンチゲート電極２００よりも、ソース領域１３０、ベース領域１２０、及び半導体基板１１０からなる寄生バイポーラトランジスタの動作を抑制することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、ＤＭＯＳ素子として、ＬＤＭＯＳ素子の例を示した。しかしながら、ドレイン領域が、ベース領域などが形成された半導体層の一面の裏面側に積層配置された構成の縦型ＤＭＯＳ素子（所謂ＶＤＭＯＳ素子）に対して、本発明を適用した構成（空乏層形成部を設けた構成）としても良い。しかしながら、ＶＤＭＯＳ素子においては、半導体基板１１０の厚さ方向の設計要因が入るため、ＣＭＯＳなどの他の素子との集積化が困難である。したがって、ＣＭＯＳなどの他の素子との工程整合性や集積化を考慮すると、ＬＤＭＯＳ素子を採用するほうが好ましい。

また、本実施形態においては、ＤＭＯＳ素子（ＬＤＭＯＳ素子）がｎチャネル型である例を示した。しかしながら、ｐチャネル型においても本発明を適用することができる。ｐチャネル型の場合、空乏層形成部に印加される電位をｐ導電型のソース領域に印加される電位に対して負の電位とすることで、空乏層形成部からｎ導電型のベース領域に広がる空乏層を形成することができる。さらには、半導体装置１００が、スイッチング回路１０を構成するハイサイド側及びローサイド側のＭＯＳ素子として、ｎチャネル型とｐチャネル型のＤＭＯＳ素子（ＬＤＭＯＳ素子）をそれぞれ含む構成としても良い。なお、ｐチャネル型のＤＭＯＳ素子を適用した同期整流方式のスイッチング回路の一例を図１１に示す。図１１においては、上述したスイッチング回路と同一の要素について同じ符号を付与している。図１１に示すスイッチング回路１０（昇圧回路）は、ハイサイド側のＭＯＳ素子１２としてのｐチャネル型のＤＭＯＳ素子（ＬＤＭＯＳ素子）、ローサイド側のｎチャネル型のＭＯＳ素子１３、インダクタンス１４、平滑コンデンサ１５からなる回路群と、これらの回路群を制御する制御回路１６とを有している。また、図１１に示す符号１９０は上述した寄生ダイオードであり、符号２００は、上述したように、ベースコンタクト１４１と寄生ダイオード１９０との間の電流経路において導通状態を制御するスイッチとしてのトレンチゲート電極である。

本実施形態においては、半導体基板１１０としてバルク単結晶シリコン基板を採用する例を示した。しかしながら、支持基板上に絶縁層を介して半導体層を配置してなるＳＯＩ構造基板の半導体層を、半導体基板として採用しても良い。

第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿う概略構成を示す断面図である。 空乏層形成時の断面図である。 第１実施形態に係る半導体装置のＬＤＭＯＳ素子を、ローサイド側のＭＯＳ素子として適用した同期整流方式のスイッチング回路の一例を示す図である。 スイッチング回路の動作波形を示す図である。 動作波形の変形例を示す図である。 変形例を示す平面図である。 変形例を示す平面図である。 第２実施形態に係る半導体装置の概略構成を示す平面図である。 図９のＸ−Ｘ線に沿う概略構成を示す断面図である。 同期整流方式のスイッチング回路のその他例を示す図である。

符号の説明

１０・・・スイッチング回路
１２・・・ハイサイド側のＭＯＳ素子
１３・・・ローサイド側のＬＤＭＯＳ素子（半導体装置）
１４・・・インダクタンス
１３・・・平滑コンデンサ
１００・・・半導体装置
１１０・・・半導体基板（半導体層）
１２０・・・ベース領域
１３０・・・ソース領域
１４０・・・高濃度領域
１４１・・・ベースコンタクト
１５０・・・ドレイン領域
１６０・・・ドリフト層
１８０・・・ゲート電極
１９０・・・寄生ダイオード
２００・・・トレンチゲート電極（空乏層形成部）
２１０・・・空乏層

Claims (12)

1. 第１導電型の半導体層と、
   前記半導体層の一面側の表層に形成された、第１導電型とは逆の第２導電型のベース領域と、
   前記ベース領域の表層に形成された第１導電型のソース領域と、
   前記ベース領域の表層において、前記ソース領域に隣接して形成された前記ベース領域よりも不純物濃度の高い第２導電型の高濃度領域と、
   前記半導体層での少なくとも前記ベース領域の一部領域に対し、ゲート絶縁膜を介して配置されたゲート電極と、を有するＤＭＯＳ素子を備えた半導体装置であって、
   前記ベース領域内には、印加される電位を前記ソース領域に印加される電位に対して所定電位に切り替えることにより、前記ベース領域と前記半導体層との間に構成される寄生ダイオードと前記高濃度領域の一部である前記ベース領域のコンタクトとの間の電流経路を塞ぐように、前記ベース領域内に空乏層を形成する空乏層形成部が形成されていることを特徴とする半導体装置。
2. 前記第１導電型はｎ導電型であり、
   前記空乏層形成部を前記ソース領域に対して正の電位とすることにより、前記空乏層が形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記空乏層形成部は、前記ベース領域内において、前記半導体層の一面から形成されたトレンチ内に絶縁膜を介して導電材料が充填されたトレンチゲート電極であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記トレンチゲート電極は、前記コンタクトの近傍に形成されていることを特徴とする請求項３に記載の半導体装置。
5. 複数の前記トレンチゲート電極が、前記コンタクトを間に挟むように形成されていることを特徴とする請求項３又は請求項４に記載の半導体装置。
6. 前記ベース領域の表層において、複数の前記コンタクトが列状に形成され、
   前記コンタクトの配列方向において、複数の前記トレンチゲート電極が前記コンタクトと交互に形成されていることを特徴とする請求項５に記載の半導体装置。
7. 複数の前記トレンチゲート電極が、前記コンタクトを取り囲むように形成されていることを特徴とする請求項３〜６いずれか１項に記載の半導体装置。
8. 前記空乏層形成部として、前記ベース領域内であって、前記高濃度領域及び前記ソース領域とは異なる部位に埋め込まれた第１導電型の埋め込み拡散層と、前記ベース領域の表層であって、前記高濃度領域及び前記ソース領域とは異なる部位に形成され、前記埋め込み拡散層と接続された第１導電型の接続領域を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
9. 前記埋め込み拡散層は、少なくとも一部が前記ベース領域内であって前記高濃度領域の直下部位に形成されていることをと特徴とする請求項８に記載の半導体装置。
10. 複数の前記埋め込み拡散層が、前記コンタクトを間に挟むように形成されていることを特徴とする請求項９に記載の半導体装置。
11. 前記ベース領域の表層において、複数の前記コンタクトが列状に形成され、
    前記コンタクトの配列方向に沿って、複数の前記埋め込み拡散層が形成されていることを特徴とする請求項９又は請求項１０に記載の半導体装置。
12. 前記ＤＭＯＳ素子は、前記半導体層の表層に、前記ベース領域とは離れて形成された第１導電型のドレイン領域を有する横型ＤＭＯＳ素子であることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置。

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