JP2009224811A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型MOSFET構造の半導体装置を提供する。
【解決手段】第1導電型の半導体層と、前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域と、前記電界緩和領域と前記ベース領域との間に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の半導体領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図4

Description

本発明は、半導体装置に関し、特に、縦型または横型電界効果トランジスタ構造を有し、高速スイッチング用デバイスあるいはパワー用デバイスとして用いて好適な半導体装置に関する。
コンピュータ等のCPUに使用される電源電圧が低電圧化するのに伴い、電界効果トランジスタを用いた同期整流方式による電源が多用されつつある。
図19は、このような電源に用いられるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)の断面構造を表す模式図である。ここでは簡単のため、nチャネル型について説明するが、p型とn型とを逆転すれば、pチャネルでも同様の構造が可能である。
このMOSFETは、いわゆる「縦型」の構造を有し、n型基板102の上にn型半導体領域104が設けられ、このn半導体領域104の表面には、p型ベース領域106が選択的に形成されている。また、p型ベース領域106の表面には、選択的にn型ソース領域108が形成されており、n型ソース領域108とnソース領域108とに挟まれた、p型ベース領域106、n型半導体領域104の上にゲート酸化膜110を介してゲート電極112が形成されている。
型ソース領域108には、ソース電極114が接続され、n型基板102の裏面側にはドレイン電極116が接続されている。
ゲート電極112にバイアスを印加することにより、p型ベース領域106の表面にチャネルを形成し、ソース・ドレイン間に電流を流すことができる。
しかし、図19に例示した半導体装置においては、ゲートとドレイン間の対向面積が大きく、かつ、ゲートとドレインがゲート酸化膜110を介して対向しているため、ゲート・ドレイン間の帰還容量が大きい。この帰還容量は、半導体装置の高速動作を阻害し、スイッチング損失を増大させるパラメータのひとつである。従って、ゲート・ドレイン間の帰還容量を低減することが望ましい。
これに対して、ゲート・ドレイン間の対向面積を減らすように、p型ベース領域106,106の間隔を狭くすることも考えられる。しかしこの場合、ソース・ドレイン間の電流経路が狭窄されるために、この経路の抵抗に相当するJFET抵抗が大きくなり、導通損失が増大する。
以上、説明したように、従来のMOSFETにおいて、オン抵抗と帰還容量との間にトレードオフの関係があり、高速動作や導通損失、スイッチング損失の低減に限界があるという問題があった。
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型MOSFET構造の半導体装置を提供することにある。
本発明の一態様によれば、第1導電型の半導体層と、前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域と、前記電界緩和領域と前記ベース領域との間に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の半導体領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、を備えたことを特徴とする半導体装置が提供される。
上記構成によって、オン抵抗と帰還容量との間のトレードオフの関係を改善し、且つ、十分に高い信頼性を有する縦型または横型MOSFET構造の半導体装置を提供することができる。
なお、本発明に関連する半導体装置は、第1導電型の半導体層と、前記半導体層の表面にマトリクス状に形成された第2導電型の複数のベース領域と、前記複数のベース領域のそれぞれのベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記半導体層の表面において前記複数のベース領域の間に選択的にそれぞれ形成された第2導電型の電界緩和領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記ソース領域に接続されたソース電極と、を備え、前記ゲート電極は、略格子状の平面パターンを有することを特徴とする。
また、本発明に関連するもうひとつの半導体装置は、第1導電型の半導体層と、前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域と、前記電界緩和領域と前記一対のベース領域のそれぞれとの間に設けられ前記半導体層よりも高い不純物濃度を有する第1導電型の半導体領域と、前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、前記ソース領域に接続されたソース電極と、を備え、前記電界緩和領域は、前記ソース電極と接続され、前記ゲート電極とは絶縁膜を介して絶縁されてなることを特徴とする。
また、本発明に関連するもうひとつの半導体装置は、第1導電型の半導体層と、前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、前記一対のベース領域の間において前記半導体層の表面に接触して設けられた金属層と、前記ソース領域と前記金属層との間の前記ベース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース領域に接続されたソース電極と、を備え、前記金属層は、前記半導体層との間でショットキー接合を形成してなることを特徴とする。
本発明によれば、FETのゲート・ドレイン間容量を下げることができ、且つ、オン抵抗も下げることができる。
またさらに、本発明によれば、FETのアバランシェ耐量を改善することも可能となる。
その結果として、従来よりもトータル損失が低く、高速動作が可能な半導体装置を提供でき、産業上のメリットは多大である。
本発明の第1の実施の形態の基本的な概念を表す半導体装置の断面図である。 半導体層の表面から見た各部の平面的な配置関係を例示する模式図である。 本発明の第2の実施の基本的な概念を説明するための半導体装置の断面図である。 本発明の半導体装置の第1の具体例を表す断面図である。 本発明の半導体装置の第2の具体例を表す断面図である。 本発明の半導体装置の第3の具体例を表す断面図である。 本発明の半導体装置の第4の具体例を表す断面図である。 本発明の半導体装置の第5の具体例の平面構造を表す模式図である。 図8のX−X’線断面図である。 本発明の半導体装置の第6の具体例の平面構造を表す模式図である。 本発明の半導体装置の第7の具体例の平面構造を表す模式図である。 本発明の半導体装置の第8の具体例の断面構造を例示する模式図である。 本発明の半導体装置の第9の具体例の断面構造を例示する模式図である。 本発明の半導体装置の第10の具体例の平面構造を表す模式図である。 図14のX−X’線断面図である。 図14のY−Y’線断面図である。 MOSFETにおける寄生的なNPNトランジスタの存在を説明する模式図である。 インダクタンスLを負荷としてMOSFETを駆動させる状態を表す回路図である。 電源に用いられるMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)の断面構造を表す模式図である。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の第1の実施の形態の基本的な概念を表す半導体装置の断面図である。
また、図2は、その半導体層の表面における各部の平面的な配置関係を例示する模式図であり、このX−X’線断面が図1に対応する。
すなわち、本実施形態の半導体装置においては、n型半導体基板2の上にはn型エピタキシャル層4が形成されている。このn型エピタキシャル層4の上には、p型ベース領域6が選択的に形成されている。このp型ベース領域6の中にn型ソース領域8とp型領域9が形成されている。隣接したp型ベース領域6どうしの間には、p型ベース領域6から間隔をおいてp型の電界緩和領域20が形成されている。そして、電界緩和領域20の両側において、n型ソース領域8に至るゲート酸化膜10を介してゲート電極12が形成されている。
各部の不純物濃度について例示すると、例えばn型半導体基板2は1×1019〜1×1020cm−3、n型エピタキシャル層4は約30ボルトのソース・ドレイン間耐圧を得るためには1×1016cm−3程度、100ボルトのソース・ドレイン間耐圧を得るためには3×1015cm−3程度とすることができる。また、p型ベース領域6の不純物濃度は、1×1016〜5×1017cm−3、n型ソース領域8及びp型領域9は1×1019〜1×1020cm−3とすることができる。さらに、p型電界緩和領域20の不純物濃度は、後に詳述するように、1×1017cm−3以上とすることが望ましい。
ゲート電極12の周囲は、絶縁層13により覆われ、ソース領域8には、ソース電極14が接続されている。また、n型基板2の裏面にはドレイン電極16が接続されている。
本実施形態においては、p型電界緩和領域20は、ソース、ドレインあるいはゲート電極のいずれとも接続されておらず、いわゆる「フローティング」の状態とされている。
以上説明した構成によれば、p型の電界緩和領域20を設けることにより、ゲート・ドレイン間の対向面積を、図19に例示したような従来構造に比べて減少することができる。仮に、図19に例示した構造において、ゲート電極12を単純に2つに分割して設けると、これら分割されたゲート電極の間隙の部分においては、ゲートからJFET領域(n型エピタキシャル層4)への空乏化の効果が減る。従って、JFET領域が空乏化できず、ソース・ドレイン間耐圧が下がるという問題が生ずる。
これに対して、本実施形態によれば、ゲート電極12からバイアスを印加することによりJFET領域を空乏化させる代わりに、p型の電界緩和領域20を設け、pn接合の働きにより電界緩和領域20からJFET領域への空乏化を促進する。こうすることにより、ソースドレイン間耐圧をあげ、かつ、ゲート・ドレイン間容量を減らすことができる。
またさらに、電界緩和領域20を「フローティング」の状態とすることにより、以下に説明するように、オン抵抗を下げることができるという効果が得られる。
すなわち、電界緩和領域20の接合深さが深い場合、電界緩和領域20とp型ベース領域6との間には電流が集中し、この領域の抵抗成分が無視できなくなる。ここで仮に、電界緩和領域20とソース電極14とを同電位とした場合、電界緩和領域20とp型ベース領域6との間の領域は空乏化しやすくなる。オン状態でドレイン電極16に電圧を印加すると、電界緩和領域20とp型ベース領域6からの空乏層により電界緩和領域20とp型ベース領域6との間の領域における電流の断面積を減少する。従って、オン抵抗が増大するという弊害が生ずる。
これに対して、電界緩和領域20を「フローティング」とした場合、電界緩和領域20の電位は、ゲート電極と電界緩和領域20との間のオーバーラップ容量(酸化膜容量)と、電界緩和領域20とJFET領域との接合容量における容量結合とにより決定される。ソース電極14と電界緩和領域20とを同電位とした場合と比べると、電界緩和領域20の電位は、オン状態においてゲート電極の電位にひかれてソース電極14の電位にくらべて高くなり、電界緩和領域20からの空乏化が弱まる。従って、電界緩和領域20とp型ベース領域6との間の領域における電流の断面積の減少を抑えることができ、オン抵抗が小さくなるという効果が得られる。
またここで、電界緩和領域20の接合深さは、p型ベース領域6の接合深さに比べて浅いほうが望ましい。この接合深さが十分浅くなると、上述した電界緩和領域20とp型ベース領域6との間の領域における抵抗の影響を小さくできるからである。オン抵抗の増大を防ぐためには、電界緩和領域20の接合深さは、p型ベース領域6の接合深さの概ね半分以下とすることが望ましい。例えば、p型ベース領域6の接合深さを1マイクロメータとした場合には、電界緩和領域20の接合深さは0.5マイクロメータ以下とすることが望ましい。
また、この電界緩和領域20は、動作時に完全に空乏化しないように不純物濃度を設定することが望ましい。空乏化しないようにするためには、電界緩和領域20の正味のドーズ量を、4×1012cm−2以上、不純物濃度で1×1017cm−3以上とすることが望ましい。
次に、図3は、本発明の第2の実施の基本的な概念を説明するための半導体装置の断面図である。同図については、図1及び図2に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本実施形態においても、p型の電界緩和領域20が設けられている。こうすることにより、ソース・ドレイン間耐圧をあげ、かつ、ゲート・ドレイン間容量を減らすことができる。本実施形態においてはさらに、この電界緩和領域20が接続経路24によりソース電極14あるいはp型ベース領域6などと接続されて同電位とされている。こうすることにより、電界緩和領域20からJFET領域への空乏化を促進することができる。
その結果として、JFET領域の不純物濃度を高くでき、電界緩和領域20の接合深さが十分浅い場合に、オン抵抗を下げることができる。すなわち、接続経路24を設けて電界緩和領域20の電位を制御することによりJFET領域の空乏化が促進される。空乏化が促進されるため、JFET領域の不純物濃度を高くできる。なお、本実施形態における接続経路24に関しては、後に具体例を参照しつつ詳述するように、各種の特徴的な構造を挙げることができる。
なお、図1乃至図3においては、電界緩和領域20として、p型の不純物を有する半導体領域を例示したが、本発明はこれに限定されるものではなく、例えば後に図6に関して説明するように、金属・半導体間に形成されるショットキー接合を利用したものも含む。すなわち、n型エピタキシャル層4の上に金属層を設けてショットキー接合を形成し、この接合から空乏化領域をJFET領域に伸ばすことによっても、ゲート・ドレイン間の容量を同様に低減することが可能である。
以上、図1乃至図3を参照しつつ、本発明の半導体装置の基本的な構造について説明した。以下、これら第1及び第2実施形態の半導体装置の具体例について詳細に説明する。これら具体例の図面については、前出したものと同様の要素には同一の符号を付して詳細な説明は省略する。
また、以下に説明する各具体例は、特に言及しない限り、上述の第1及び第2実施形態のいずれも含むものとする。すなわち、電界緩和領域20は、フローティングでもよく、または接続経路24を適宜設けてソース電極14などと同電位とされていてもよい。
図4は、本発明の半導体装置の第1の具体例を表す断面図である。本具体例においては、p型の電界緩和領域20を取り囲むようにn型拡散領域26が設けられている。n型拡散領域26は、n型エピタキシャル層4よりも高い不純物濃度を有する。p型の電界緩和領域20の近傍では空乏化が促進されるため、不純物濃度が高いn型拡散領域26を空乏化できる。従って、不純物濃度が高いn型拡散領域26を設けることにより、ゲート・ドレイン容量の増加を抑制しつつ、JFET領域の抵抗を下げることができる。
また、本具体例では、ゲート電極12を形成した後、n型拡散領域26と電界緩和領域20をセルフアライン的に形成することができる。つまり、ゲート電極12をマスクとして、イオン注入法などの方法により、n型の不純物を深く導入し、p型の不純物を浅く導入することより、p型の電界緩和領域20と不純物濃度が高いn型拡散領域26を形成することができる。
図5は、本発明の半導体装置の第2の具体例を表す断面図である。本具体例においては、p型の不純物を含んだポリシリコン28が半導体層の上に設けられ、このポリシリコン28からp型不純物がn型エピタキシャル層4の表面近傍に拡散されてp型の電界緩和領域20が形成されている。
ポリシリコン28は、第1実施形態の如くフローティング状態としてもよく、あるいは第2実施形態の如くソース電極14と同電位としてもよい。
図6は、本発明の半導体装置の第3の具体例を表す断面図である。本具体例においては、金属層30が半導体層の上に設けられ、これらの間に形成された金属・半導体のショットキー接合による空乏化領域がJFET領域に伸びるようにされている。つまり、p型の電界緩和領域20を設ける代わりに、ショットキー接合による空乏化作用を利用する。このようにしても、ゲート・ドレイン間の容量を低減することができる。
また、本具体例においても、金属層30は、第1実施形態の如くフローティング状態としてもよく、あるいは第2実施形態の如くソース電極14と同電位としてもよい。
図7は、本発明の半導体装置の第4の具体例を表す断面図である。本具体例は、前述した第1具体例に類似したものであり、p型の電界緩和領域20の下にn型の拡散層32が設けられている。n型拡散層32は、n型エピタキシャル層4よりも高い不純物濃度を有し、JFET領域の抵抗を下げることができる。そして、本具体例の場合も、電界緩和領域20の近傍では空乏化が促進されるので、n型拡散層32を設けても、JFET領域の空乏化はある程度確保できる。
図8は、本発明の半導体装置の第5の具体例の平面構造を表す模式図である。すなわち、同図は、半導体層の表面側から見た各要素の平面的な配置関係を表す。
また、図9は、そのX−X’線断面図である。
高速動作を行なう場合、ゲート・ドレイン間の容量のほかにゲート抵抗も大きな影響を及ぼす。これに対して、図2に例示したような単純なストライプ状のパターンを図8の如く変形することにより、ゲート抵抗を低減することができる。
すなわち、本具体例の場合、p型電界緩和領域20は、図8に例示したように複数の島状に設けられている。そして、一対のストライプ状のゲート電極12は、電界緩和領域20のパターンに対応させて「ハシゴ状」に接続されている。このように、一対のゲート電極12を適宜連結することにより、配線抵抗を低減してゲート抵抗を下げることができる。
またさらに、本具体例の場合、p型の電界緩和領域20はフローティングにせず、p型ベース領域6から接続部6Pを設けて接続させ、同電位にしている。このように、電界緩和領域20をp型ベース領域6と同電位にすることにより、空乏化を促進させることができる。
なお、本具体例において、電界緩和領域20をソース電極14と短絡してもよいが、その場合、接続経路24としての導電体を何処かに設ける必要がある。すると、接続経路24とゲート電極12とのプロセスマージンを確保しなくてはならず、素子面積が増大するというデメリットが生ずる。これに対して、本具体例の構造によれば、素子面積を増大させることなく、電界緩和領域20の電位を制御して空乏化を促進できる。
なお、本具体例の変型例として、電界緩和領域20をp型ベース領域6に接続させず、フローティング状態とした構造も、本発明の範囲に包含される。
図10は、本発明の半導体装置の第6の具体例の平面構造を表す模式図である。すなわち、同図も、半導体層の表面における各要素の平面的な配置関係を表す。
FETのチャネル抵抗を下げるためには、チャネル密度を高くしなくてはならない。これに対して、図10に例示したように、ベース領域6をマトリクス状に形成し、これに対応してゲート電極12を格子状に並べることにより、チャネル密度をあげることができる。
そして、この具体例においても、ゲート電極12の間には、電界緩和領域20が設けられ、ゲート・ドレイン間の容量を低減している。
図11は、本発明の半導体装置の第7の具体例の平面構造を表す模式図である。すなわち、同図も、半導体層の表面における各要素の平面的な配置関係を表す。
本具体例においても、ゲート電極12を格子状に並べることにより、チャネル密度を上げることができる。但し、このような格子状のレイアウトの場合、4つのn型ソース領域8の角の部分により囲まれた部分(図の中央付近の部分)は、電界が集中しやすい。これは、対角方向に見たときに、p型ベース領域6とp型ベース領域6との間隔が広くなるためである。そこで、電界を緩和するために、4つのソース領域8により囲まれた中央部分に、p型ベース領域6Cを形成する。こうすることで、電界が集中するポイントを無くしてソース・ドレイン間耐圧を向上できる。
図12は、本発明の半導体装置の第8の具体例の断面構造を例示する模式図である。すなわち、本具体例は、いわゆる「横型」のFETであり、n型エピタキシャル層4の表面にn型領域34を設けてドレイン電極16を表面側に接続している。この構造の場合、矢印Dで例示した如く、ドレイン電流のうちでn型エピタキシャル層4を流れる成分が多い。
このような横型の構造においても、図1乃至図11に関して前述したものと同様の作用効果を得ることができる。また、この具体例の場合、不純物濃度が低いn型エピタキシャル層4を流れるドレイン電流成分が多いので、電流値は低めとるが、素子サイズを小さくできる点で有利である。
図13は、本発明の半導体装置の第9の具体例の断面構造を例示する模式図である。すなわち、本具体例も、いわゆる「横型」のFETであり、n型エピタキシャル層4を貫通してn層2に至るn型領域36を設けてドレイン電極16を表面側に接続している。この構造の場合、ドレイン電流は、主にn型層2を介してn型領域36に流れる。
このような横型の構造においても、図1乃至図11に関して前述したものと同様の作用効果を得ることができる。また、この具体例の場合、ドレイン電流を大きくすることができる点で有利である。
図14は、本発明の半導体装置の第10の具体例の平面構造を表す模式図である。すなわち、同図は、半導体層の表面における各要素の平面的な配置関係を表す。
また、図15は、そのX−X’線断面図である。
さらに、図16は、そのY−Y’線断面図である。なお、図16は、後述するように、図14に表した部分に隣接した左側の部分の断面構造まで表す。
図14乃至図16に表した具体例によれば、アバランシェ耐量を改善することができる。以下、この点に関して、図17及び図18を参照しつつ説明する。
図17に表したように、従来のMOSFETには、p型ベース領域6とn型ソース領域8とn型エピタキシャル層4とからなる寄生的なNPNトランジスタが存在する。ここで、図18に表したように、インダクタンスLを負荷としてMOSFETをオン状態からオフ状態に切りかえると、インダクタンスLの逆起電力がドレイン・ソース間に印加される。
すると、その電圧レベルによっては、ドレイン・ソース間のダイオードがアバランシェ降伏する場合がある。アバランシェ降伏で発生した電子・正孔対のうち、電子はドレイン電極16に流れるが、正孔はp型ベース領域6を通ってソース電極14に流れる。このときp型ベース領域6の抵抗成分Rに電流が流れることで寄生NPNトランジスタのベース・エミッタ間が順方向にバイアスされてオン状態になる。素子の一部のみで寄生NPNトランジスタがオンすると、電流がその部分に集中し、最終的に物理的な破壊に至るという問題がある。
この問題に対して、本具体例においては、アバランシェ降伏をp型の電界緩和領域20の下で起こすようにする。すなわち、図14及び図15に表したように、本具体例においては、p型電界緩和領域20は略ストライプ状に形成され、これに対して、p型ベース領域6が接続部6Pにおいて接続されている。また、この接続部6Pからソース電極コンタクトSCに至る経路において、n型ソース領域8が除去されている。
このような構造にすると、正孔電流は、矢印で表したようにp型の電界緩和領域20からp型ベース領域6を通ってソース電極14に流れ込む。このときnソース領域8があると寄生NPNトランジスタが形成されるが、本具体例においては、n型ソース領域8は、電界緩和領域20とp型ベース領域6とが接続された部分には形成しない。その結果として、正孔電流の経路上には、単なるダイオードが設けられるだけであり、寄生NPNトランジスタは形成されないため、寄生NPNがオンして電流集中するという現象を回避できる。つまり、FETのアバランシェ耐量を改善することができる。
ここで、p型の電界緩和領域20とp型ベース領域6とを接続する接続部6Pは、正孔電流が流れやすくなるように十分抵抗を下げることが望ましい。また、接続部6Pの幅を広くすることが望ましい。しかし。このようにすると、JFET領域が狭められるため、半導体装置のオン抵抗が上昇する。
そこでオン抵抗の上昇を抑えるために、装置全体をアバランシェ耐量が高い構造とするのではなく、図14に表したように、装置の一部のみをアバランシェ耐量が高い構造とし、それ以外は通常の構造にする。このようにすれば、アバランシェ耐量とオン抵抗を両立させることが可能である。
図16に表した構造は、半導体装置の一部のみの耐圧を下げる具体的な施策の一つを表す断面図である。すなわち、同図において、左右のFETを比較すると、左側の電界緩和領域20の長さL1よりも右側の電界緩和領域20の長さL2のほうが長い。このように電界緩和領域20を長くすると、JFET領域が空乏化しにくくなり、FETのソース・ドレイン間耐圧を下げることができる。従って、このように電界緩和領域の長さが長い部分を半導体装置の中に適宜設けることにより、その部分のみの耐圧を下げることが可能となる。
以上具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、FETを構成する半導体の各部の導電型を反転した構造についても、同様の効果を得ることができる。 その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
2 n型半導体基板
4 n型エピタキシャル層
6 p型ベース領域
6P 接続部
8 ソース領域
8 n型ソース領域
9 p型領域
10 ゲート酸化膜
12 ゲート電極
13 絶縁層
14 ソース電極
16 ドレイン電極
20 電界緩和領域
24 接続経路
26 n型拡散領域
28 ポリシリコン
30 金属層
32 n型拡散層
34、36 n型領域
102 n型基板
104 n型半導体領域
106 p型ベース領域
108 n型ソース領域
110 ゲート酸化膜
112 ゲート電極
114 ソース電極
116 ドレイン電極

Claims (6)

  1. 第1導電型の半導体層と、
    前記半導体層の表面に選択的に形成された第2導電型の一対のベース領域と、
    前記一対のベース領域のそれぞれにおいてベース領域内の表面に選択的に形成された第1導電型のソース領域と、
    前記半導体層の表面において前記一対のベース領域の間に選択的に形成された第2導電型の電界緩和領域と、
    前記電界緩和領域と前記ベース領域との間に形成され、前記半導体層よりも高い不純物濃度を有する第1導電型の半導体領域と、
    前記ソース領域のそれぞれと前記電界緩和領域との間の前記ベース領域の表面にゲート絶縁膜を介してそれぞれ設けられた一対のゲート電極と、
    前記ソース領域に接続されたソース電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記電界緩和領域は、前記ゲート電極及び前記ソース電極のいずれに対しても絶縁膜を介して絶縁されてなることを特徴とする請求項1記載の半導体装置。
  3. 前記ベース領域は、前記電界緩和領域に向けて延出した接続部を有し、
    前記電界緩和領域は、前記接続部において前記ベース領域と接続されてなることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記一対のゲート電極は、前記ベース領域の表面において略平行な一対のストライプ状に形成され、これら一対のストライプ状のゲート電極は、ハシゴ状に互いに接続されてなることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
  5. 前記半導体層の前記表面からみた前記電界緩和領域の深さは、前記ベース領域の深さよりも浅いことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
  6. 第2導電型の不純物を含有したポリシリコン層が前記電界緩和領域の表面に接触して設けられたことを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
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