JP2012033809A - Ｍｏｓ型半導体装置 - Google Patents

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Abstract

【課題】ブレークダウン電圧の低下や、オン抵抗の増大を招かず、しかも製造コストが低いＭＯＳ型半導体装置を提供すること。
【解決手段】ｎ-ドリフト層１の表面層に選択的に配置され、曲率状の基底部を有するｐベース領域１７と、ｐベース領域１７の表面層に選択的に配置されるｎ形第１領域６と、ｎ形第１領域６表面と前記ｎ-ドリフト層１表面に挟まれた前記ｐベース領域１７の表面にゲート絶縁膜９を介して被覆されるゲート電極８と、ｎ形第１領域６表面と前記ｐベース領域１７表面とに導電接触する金属電極１３を備えるＭＯＳ型半導体装置において、前記ｐベース領域１７のネットドーピング濃度が、複数のウェル領域を有する形状を備えているＭＯＳ型半導体装置とする。
【選択図】 図２

Description

本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置に関する。
ＭＯＳ型半導体素子である電力用ＭＯＳＦＥＴやＩＧＢＴは電圧制御できる素子として知られている。図９は、従来のＭＯＳＦＥＴの要部断面図である。基板となるｎ+ドレイン層２に隣接するｎ-ドリフト層１の表面層にｐベース領域１７を形成し、ｐベース領域１７の表面層には、ｎ+ソース領域６とｐ+コンタクト領域２２とが選択的に形成される。ｎ-ドリフト層１の表面とｎ+ソース領域６の表面とに挟まれるｐベース領域１７の表面層はチャネル形成領域７となる。このチャネル形成領域７の表面上にゲート電極８がゲート絶縁膜９を介して設けられている。ゲート電極８上には層間絶縁膜１０が形成され、その上を覆うソース電極１３との絶縁を保っている。またソース電極１３はｐ+コンタクト領域２２の表面とｎ+ソース領域６の表面とに共通に接触するように形成される。反対側のｎ+ドレイン層２の表面にはドレイン電極１２が形成される。
ｐベース領域１７とｎ-ドリフト層１とが接する接合面２０は、その周辺にあって有限の曲率半径部分と、通常は平坦な基底部分とからなる。しかし、図１３に示すように、接合面２０の基底部分が平坦でなく、ｐベース領域１７の中央部分で表面から接合面２０までの深さが最も深くなる曲率形状とすることもできる（特許文献１）。ｐベース領域１７形成の際のイオン注入領域幅が不純物イオンの飛程距離より大きいと基底は平坦になり、飛程距離より幅が小さいと基底が平坦では無くなる。さらに図９、図１３のように、ソース電極１３とのコンタクト性を良好にすることと、後述の寄生バイポーラトランジスタの影響を小さくするために、ｐベース領域１７の表面にはｎ+ソース領域６の直下にまで達するｐ+コンタクト領域２２が設けられることが多い。
前記図９に示す従来のＭＯＳＦＥＴのウエハプロセスを以下に説明する。ｎ+ドレイン層２となる高濃度ｎ型シリコン基板上にエピタキシャル成長で高抵抗層であるｎ-ドリフト層１を形成した半導体基板を用いて、ｎ-ドリフト層１上にゲート絶縁膜９を形成した後、ゲート電極８を形成するための多結晶シリコン層を堆積する。この多結晶シリコン層に、フォトリソグラフィにより多結晶シリコンからなるゲート電極８用パターンを形成し、その際に形成された開口部を通してゲート電極８をマスクにｐベース領域１７用のボロンイオン注入および熱拡散を行う。この開口部の中央に選択的に残した酸化膜あるいはフォトレジスト（図示せず）と前記ゲート電極８のパターンをマスクとして、ヒ素（Ａｓ）等のドナーをイオン注入してｎ+ソース領域６を形成する。前記開口部の中央の酸化膜マスクを除去した後、ｐ+コンタクト領域２２を形成する。ｎ+ソース領域６の表面とｐ+コンタクト領域２２の表面を除く、ゲート電極８を含む全面を層間絶縁膜１０で覆った後、フォトリソグラフィにて、後にソース電極１３とｎ+ソース領域６及びｐ+コンタクト領域２２を接続する部分を開口する。そしてｎ+ソース領域６の表面とｐ+コンタクト領域２２の表面に共通に接触し、ゲート電極８とは層間絶縁膜１０により絶縁されるソース電極１３を被着させる。反対側のｎ+ドレイン層２の表面にドレイン電極１２をよく知られた複数の金属膜で積層することにより、ＭＯＳＦＥＴの主要なウエハプロセスが完了する。なお、前記ｎ+ソース領域６及びｐ+コンタクト領域２２は、それぞれの形成の順番を逆にする場合もある。
このＭＯＳＦＥＴは、ソース電極１３に対して、ゲート電極８に正の電圧を印加すると、ゲート絶縁膜９の直下のチャネル形成領域７にチャネルが形成され、ｎ+ソース領域６から電子がチャネル形成領域７を通してｎ-ドリフト層１に注入され、導通状態となる。またゲート電極８をソース電極１３と同電位またはソース電極１３に対して負電位にバイアスすることで阻止状態となる、所謂、スイッチング素子としての働きをする。
図１０は従来のＩＧＢＴの要部断面図を示す。前述の図９のＭＯＳＦＥＴとの違いは、ｎ+ドレイン層２がｐ+コレクタ層１４となり、ｐ+コレクタ層１４とｎ-ドリフト層１との間にｎ+バッファ層１５が形成されている点である。このｎ-ドリフト層１とｎ+バッファ層１５はｐ+コレクタ層１４上にエピタキシャル成長で形成されると、その表面にＭＯＳ構造を形成するための半導体基板となる。この半導体基板上のｎ-ドリフト層１の表面層に前述のＭＯＳＦＥＴと同様の工程で各領域を形成する。ＭＯＳＦＥＴとの動作上の違いはｐ+コレクタ層１４から正孔の注入があり、ｎ-ドリフト層１が伝導度変調を起こし、低抵抗となる点である。
前記ＭＯＳＦＥＴやＩＧＢＴの製造工程で、ｎ+ソース領域６とｐベース領域１７はゲート電極８をマスクとして用いる、所謂、セルフアライン法で一般的に形成されるが、ｐベース領域１７をレジストマスクで形成し、ｎ+ソース領域６を多結晶シリコンをマスクとして使用する方法や、ｐベース領域１７、ｎ+ソース領域６をそれぞれフォトレジストマスクで形成する方法とすることもできる（特許文献１、３）。
類似のＭＯＳＦＥＴとして、誘導負荷回路でターンオフ時に寄生バイポーラトランジスタがオンすることによる素子破壊を防止するために、ｐ形チャネル拡散層（前述のｐベース領域１７）の中央部にｎウェルを形成する構造が記載されている（特許文献２）。この構造とすることにより、寄生バイポーラトランジスタのオンを防止することができることの記載がある。同様に、ｎウェルを形成せずに、ｐ型領域（前述のｐベース領域１７）が２つの凹状の基底部をもつ構造が記載されている（特許文献４、５）。
特開平９−１４８５６６号公報 特開平７−２３５６６８号公報 特開２００９−２７７８３９号公報 特開平６−１６３９０９号公報 特開平８−２０４１７５号公報
しかしながら、前記ＭＯＳＦＥＴやＩＧＢＴを、誘導性負荷に接続されたインバータ装置で使用した場合に、素子がターンオフする時点でしばしば破壊することがある。この破壊はつぎのようなメカニズムで起こる。図１１はＭＯＳＦＥＴの要部断面図と等価回路とを重ね合わせて示した図である。ＭＯＳＦＥＴはｎ+ソース領域６、ｐベース領域１７およびｎ-ドリフト層１からなる寄生バイポーラトランジスタ３０を内蔵している。誘導性負荷の下でＭＯＳＦＥＴをターンオフさせるとチャネル形成領域７は阻止状態となり、ｎ+ソース領域６からｎ-ドリフト層１への電子の注入がなくなり、ｎ-ドリフト層１に空乏層が拡がる。この際、ＭＯＳＦＥＴのドレイン・ソース間に印加される電圧はＭＯＳＦＥＴのブレークダウン電圧以上に上昇することがあり、誘導性負荷に蓄積されたエネルギーをＭＯＳＦＥＴ内で消費するためにアバランシェ電流が流れる。つまり、図１２に示すように、ｐベース領域１７の湾曲部がアバランシェ発生部分１６となり、ホール・電子対が生成される。そして前記の部分で発生したホールは、図１２の矢印にて示すようにアバランシェ電流３４となり、ｎ+ソース領域直下のｐベース領域１７を横方向に流れる。その際に、アバランシェ電流が増加すると、ｐベース領域１７内の横方向抵抗Ｒで生ずる電圧降下がｐベース領域１７とｎ+ソース領域６間のｐｎ接合の堰層電圧（０．７〜０．８Ｖ）より大きくなることがある。するとｎ+ソース領域６から電子の注入が生じて前記寄生バイポーラトランジスタ３０がターンオンし、局部的な電流集中が生じるので、素子が破壊する。この対策として、前述のｎ+ソース領域６直下の横方向の電流経路にｐ+コンタクト領域２２を配置することにより横方向抵抗Ｒを低減させて電圧降下を前記堰層電圧以下に減らす工夫をしている。しかし、前述のチャネル形成領域７の直下まで前記ｐ+コンタクト領域２２が達すると前記ゲート電極８に正の電圧を印加してもチャネルが形成されずスイッチング機能がなくなるため、許容誤差があることを前提に設計するとｐ+コンタクト領域２２はチャネル形成領域７からある程度離間させる必要がある。この結果、横方向抵抗Ｒを充分に低減できず、やはり前記寄生バイポーラトランジスタ３０がターンオンすることを充分には回避できず、素子が破壊する場合があったのである。
これに対し、図１４のＭＯＳＦＥＴ、図１５のＩＧＢＴの各要部断面図に示すように、ｐベース領域１７より深い第２のｐ+領域２１を形成して、第２のｐ+領域２１の基底部にアバランシェ電流を集中させることにより、寄生バイポーラトランジスタのターンオンを防ぐ方法もある。しかし、この構造では、ｐベース領域１７と第２のｐ+領域２１のｐｎ接合面が凸凹になることでブレークダウン電圧が下がるという別の問題が発生する。さらに第２のｐ+領域２１を深く拡散すると第２のｐ+領域２１の基底部とｎ+ドレイン層２間のｎ-ドリフト層１の厚さが薄くなることでも、ブレークダウン電圧が低下する問題も生じる。その一方、ｎ+ソース領域６からチャネル形成領域７を経て、ｎ-ドリフト層１に注入された電子がドレイン電極１２まで到達する経路は変わらない。しかし、定格電圧を維持させるためには、第２のｐ+領域２１をｐベース領域１７より深くした分、ｎ-ドリフト層１を厚くせねばならないで、オン抵抗が増加する。増加させる前のオン抵抗値を維持するためには、チップサイズを大きくせねばならず、チップ単価が増加するという経済上の問題もある。
また、図１３に示すように、ｐベース領域１７の基底部から平坦を無くして有限の曲率半径をもった基底形状にし、基底部の中心部で電界を集中させ、アバランシェ電流を中心部に集中させることにより寄生バイポーラトランジスタのオンを避ける方法もある。この場合、基底部を曲率形状にするためには、イオン注入する開口部の幅をｐベース領域１７の深さより狭くする必要がある。しかし、前記開口部の幅を狭くすると、開口部で接触するソース電極１３とのコンタクト面積の確保が困難となるので、現実には必要十分に開口部を狭くすることが難しく、基底部にアバランシェ電流を集中させることは難しい。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、ブレークダウン電圧の低下や、オン抵抗の増大を招かず、しかも製造コストが低いＭＯＳ型半導体装置を提供することにある。
本発明は前記発明の目的を達成するために、第一導電形半導体層の表面層に選択的に配置され、曲率状の基底部を有する第二導電形のベース領域と、ベース領域の表面層に選択的に配置される第一導電形の第１領域と、第１領域表面と前記半導体層表面に挟まれた前記ベース領域の表面にゲート絶縁膜を介して被覆されるゲート電極と、第１領域表面と前記ベース領域表面とに導電接触する金属電極を備えるＭＯＳ型半導体装置において、前記ベース領域のネットドーピング濃度が、複数のウェル領域を有する形状を備えているＭＯＳ型半導体装置とするものである。また、前記ベース領域において、隣り合う前記複数のウェル領域の間の部分のネットドーピング濃度は、前記ドリフト層表面に水平な方向における前記ベース領域端部のネットドーピング濃度よりも高い構造とすることが好ましい。また、前記ベース領域の表面層に選択的に配置され前記ベース領域より高不純物濃度で、前記第１領域直下に領域端が達する第二導電形のコンタクト領域を備えることも好ましい。また前記第二導電形コンタクト領域が凹状および凸状の形状を備えることも好ましい。さらに前記ベース領域の平面パターンが曲率部を有する多角形または円形またはストライプ状であることが好ましい。前記ＭＯＳ型半導体装置がＭＯＳＦＥＴまたはＩＧＢＴであることが好適である。
また、本発明は、前記第一導電形ドリフト層の表面層に前記第二導電形のベース領域を形成する前に、前記ベース領域となる表面の領域内に酸化膜を形成し、前記酸化膜をマスクにして、前記第一導電形ドリフト層より高不純物濃度の第一導電形層を形成するＭＯＳ型半導体装置の製造方法とすることにより、前記本発明の目的を達成できる。前述の複数のウェル領域を有するベース領域を、前記第１領域を形成する前に、前記第１領域を形成するために設けられる開口部からボロンをイオン注入し、熱拡散させることにより形成することができる。また、前述の第二導電形コンタクト領域を、ＬＯＣＯＳ酸化膜を除去した後に形成される凹部を含む表面を開口部としてボロンをイオン注入し、熱処理することにより形成することが好ましい。
本発明によれば、ブレークダウン電圧の低下や、オン抵抗の増大を招かず、しかも製造コストが低いＭＯＳ型半導体装置を提供することができる。
本発明の実施例１にかかるＭＯＳＦＥＴのウエハプロセスを示す要部断面図である。 本発明の実施例１にかかるＭＯＳＦＥＴの要部断面図である。 本発明の実施例２にかかるウエハプロセスを示すＭＯＳＦＥＴの要部断面図である。 本発明の実施例２にかかるＭＯＳＦＥＴの要部断面図である。 本発明の実施例２にかかるＭＯＳＦＥＴの要部断面図である。 本発明の実施例３にかかるＩＧＢＴの要部断面図である。 図１、２または図３のＭＯＳＦＥＴにかかる正方形のセルパターンを有する半導体基板の要部平面図である。 図１、２または図３のＭＯＳＦＥＴにかかるストライプ状のセルパターンを有する半導体基板の要部平面図である。 従来のＭＯＳＦＥＴの要部断面図である。 従来のＩＧＢＴの要部断面図である。 従来のＭＯＳＦＥＴの等価回路と要部断面図との重ね合わせ図である。 従来のＭＯＳＦＥＴのアバランシェ電流が流れる経路を示す要部断面図である。 従来のＭＯＳＦＥＴの要部断面図である。 従来のＭＯＳＦＥＴの要部断面図である。 従来のＩＧＢＴの要部断面図である。 本発明の実施例１にかかるＭＯＳＦＥＴの要部断面図である。 本発明の実施例４にかかるＭＯＳＦＥＴの要部断面図である。
以下、本発明のＭＯＳ型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２は本発明の実施例１にかかるＭＯＳＦＥＴのウエハプロセスを示す要部断面図である。前述の従来のＭＯＳＦＥＴの説明の際に参照した図９と共通部分には同一の符号が付されている。図１は、ＭＯＳＦＥＴのウエハプロセスの、ゲート電極８上を含む全面を層間絶縁膜１０で覆うプロセスステップにおける要部断面図である。
ＭＯＳＦＥＴの場合で以下説明する。ｎ+ドレイン層２となる高濃度ｎ+シリコン基板上にエピタキシャル成長で高抵抗層であるｎ-ドリフト層１を堆積した半導体基板を用いて、後工程のｐベース領域１７の表面層に形成されるｎ+ソース領域の離間距離を幅とする酸化膜３１ａを形成する。酸化膜３１ａをマスクにしてリンなどのドナードーパントをｐベース領域１７の深さより浅く、ｐベース領域より１桁程度の低不純物濃度であってｎ-ドリフト層１よりは２桁程度高不純物濃度のｎ領域３２を形成する（図１（ａ））。なお、ｎ領域３２の横方向拡散部分は、図１（ａ）のように酸化膜３１ａの直下にてつながっていてもよいし、離れていてもよい。シリコン基板の表面にゲート絶縁膜９と、ゲート電極８となる多結晶シリコン層を積層する。多結晶シリコン層をパターニングしてゲート電極８を形成するとともに、ゲート電極８と前記酸化膜３１ａとの間に間隔を設け、ｐベース領域１７形成用の開口部とする。この開口部の幅は、基底部が平坦でないｐベース領域１７を形成するために、ｐベース領域１７の深さより開口部幅を狭くする。
前記開口部の間隔はｐベース領域１７の深さより狭いので、ｐベース領域１７は前記開口部の下方に曲率ピーク部を有する基底部を持つｐｎ接合面を得る。また、前記開口部はｐベース領域１７内で酸化膜３１ａの両側に形成されるので、図１に示す断面図ではｐベース領域１７内で２つの曲率ピーク部を備える（図１（ｂ））。この曲率ピーク部をウェル領域とし、２つのウェル領域を持つｐベース領域１７が形成されることとなる。さらに、図１６に示すように、ｐベース領域１７はｎ領域３２と重なる部分、特にｎ-ドリフト層１の表面に水平な方向においてゲート電極８の下部にあたるｐベース領域１７の端部では、アクセプタとドナーの濃度の補償が生じる。従って、ドナーが拡散されていない酸化膜３１ａ直下、すなわちｐベース領域１７の２つのウェル領域の間の部分におけるネットドーピング濃度線３５は、ｐベース領域１７とｎ領域３２が重なって濃度補償が生じている領域よりも、ネットドーピング濃度線３５の曲率が小さい分布となる。ここでネットドーピング濃度線とは、ドナー濃度からアクセプタ濃度を差し引いた正味の濃度が、ある一定の値を示す線のことである。つまり、ｐベース領域１７における２つのウェル領域の間の部分のネットドーピング濃度は、ｎ-ドリフト層１の表面に水平な方向において、ゲート電極８の下部にあたるｐベース領域１７の端部のネットドーピング濃度よりも、高くなる。
なお、ｎ領域３２が一様に形成されているか、あるいはｎ領域３２が形成されていない場合のいずれにおいても、２つのウェル領域に挟まれたｐベース領域１７のネットドーピング濃度は、２つのウェル領域が重なってさえいれば、ゲート電極８の下部にあたるｐベース領域１７の端部のネットドーピング濃度よりも高くなる。要は、前記のように酸化膜３１ａをマスクとしてｎ領域３２が拡散されない領域を形成すると、２つのウェル領域に挟まれたｐベース領域１７のネットドーピング濃度は、ゲート電極８の下部にあたるｐベース領域１７の端部のネットドーピング濃度よりも一層高くなる、ということである。
次に、ゲート電極８と酸化膜３１ａをマスクとして再度利用し、ヒ素（Ａｓ）等のドナーをイオン注入してｎ+ソース領域６を形成する。続いて、層間絶縁膜１０で全面を覆う。この層間絶縁膜１０を図２の断面図に示すように、フォトリソグラフィでゲート電極８上を除いてエッチングで除去し、同時に酸化膜３１ａも除去することにより、ソース電極１３と接触させるためのコンタクト窓４１を形成する。
このコンタクト窓４１から、ボロンをイオン注入してｐ+コンタクト領域２２を形成する。このとき、前記図１で示した酸化膜３１ａがエッチングされ除去された跡の表面はｐ+コンタクト領域２２となるが、さらに、ｎ+ソース領域６はｐ+コンタクト領域２２より不純物濃度が高いので、ｎ+ソース領域６のまま残る。しかし、ｐ+コンタクト領域２２の深さはｎ+ソース領域６より深いので、ｎ+ソース領域６の直下にはｐ+コンタクト領域２２が形成される。ｎ+ソース領域６の表面とｐ+コンタクト領域２２の表面に共通に接触し、ゲート電極８上では層間絶縁膜１０を介して覆うソース電極１３を被着させる。なお、ゲート電極８はチップ表面の図示しない別の場所に設けられているアルミニウムゲートパッド電極にコンタクト配線されている。前記ソース電極側の面とは反対側の面であるｎ+ドレイン層２の表面にドレイン電極１２を形成すると実施例１にかかる本発明のＭＯＳＦＥＴのウエハプロセスが完了する。
図７は図１、２のＭＯＳＦＥＴの表面ＭＯＳ構造のセルパターンが正方形の場合の平面図である。ウエハプロセスでは、ｐベース領域１７を形成するマスクとして、ゲート電極形成用の多結晶シリコン層に開けるコンタクト窓４１の形状を正方形のセル状にすることにより、図７のような表面ＭＯＳ構造のセルパターンが正方形のＭＯＳＦＥＴとなる。この正方形のセルパターンは、他のセル形状として長方形、六角形、三角形や円形などの形状とすることもできる。また図７に示すように、長方形、六角形、三角形などの角部は、丸く面取りされた曲率状であると、電圧印加時に電界強度がこの角部に集中することが、緩和されるので好ましい。
図８は図１、２のＭＯＳＦＥＴの表面ＭＯＳ構造のセルパターンがストライプ状のセルパターンの場合の平面図である。ウエハプロセスでは、図２におけるｐベース領域１７を形成するマスクとして、ゲート電極形成用の多結晶シリコン層に開けるコンタクト窓４１の形状をストライプ状にすることにより、図８に示すような、ｐ+コンタクト領域２２、ｎ+ソース領域６、チャネル形成領域７、ｎ-ドリフト層１などがストライプ状に平行に並ぶＭＯＳ構造のセルパターンとなる。なお、前述のように、ｐベース領域１７は２つの凹部状の基底部を得るが、ストライプ状の長手方向の端部については、図示しないが、ドーナツ状のように終端でつながっていているか、あるいはつながらずに帯状に終端してあってもよい。つまりｐベース領域１７は、その端部にて相互につながることで単一層を形成していてもよいし、個々のストライプ状もしくはセル形状のｐベース領域１７がそれぞれ分散配置されていても構わない。なお、単一層か、あるいは分散配置されたｐベース領域１７は、オフ状態において、いずれの場合も基本的にソース電極と同電位となる。
本発明にかかるＭＯＳＦＥＴでは、前述した構成にしたので、図２に示すように、ブレークダウン時のアバランシェ電流３４をｐベース領域１７の最も深いアバランシェ発生部分１６（破線の丸印）に集中させることができる。このアバランシェ発生部分１６の上方にはｐ+コンタクト領域２２があることと、２つのウェル領域が重なる部分のｐベース領域１７のネットドーピング濃度が、ゲート電極８の下部にあたるｐベース領域１７の端部のネットドーピング濃度よりも高くなることにより、アクセプタの濃度の減少が抑えられて低抵抗となるため、アバランシェ電流３４がよりいっそう中央部に流れ易くなっている。この結果、ｎ+ソース領域６直下のｐベース領域１７部分に流れ込む電流を抑制して、寄生バイポーラトランジスタがオン状態になることを阻止し、誘導性負荷でのターンオフで素子破壊が生じることを防止できる。
なお、実施例１では、ｐベース領域１７は２つのウェル領域を有する構成としたが、２つ以上のウェル領域を備えていても勿論構わない。例えば、３つのウェル領域を有するｐベース領域１７の構成とする。すると、アバランシェ発生領域は、３つのウェルの底部となる。この３つのウェルの底部のうち、真ん中のウェルで発生するアバランシェ電流は、静電ポテンシャルに従って直上のｐ+コンタクト領域に直接流入することが可能となる。それゆえ、ｎ+ソース領域６の直下を通るアバランシェ電流はほぼ皆無となる。このような２つ以上の複数のウェルを形成するには、図１に示すような酸化膜３１ａを複数設ければよい。
図３、図４は本発明の実施例２にかかるＭＯＳＦＥＴの要部断面図である。図９と共通部分には同一の符号が付されている。図３は、ＭＯＳＦＥＴのウエハプロセスの、ゲート電極８上を含む全面を層間絶縁膜１０で覆うプロセスステップにおける要部断面図である。
最初に、ｎ+ドレイン層２上にエピタキシャル成長で高抵抗層であるｎ-ドリフト層１を形成した半導体基板を用意する。酸化膜を、実施例１と異なり、ＬＯＣＯＳプロセスを用いてＳｉ表面がくぼむように形成してＬＯＣＯＳ酸化膜３１ｂとした後、このＬＯＣＯＳ酸化膜３１ｂをマスクにしてリンなどのドナードーパントをｐベース領域１７の深さより浅く、ｐベース領域より１桁程度の低不純物濃度であってｎ-ドリフト層１よりは２桁程度高不純物濃度のｎ領域３２を形成する。そしてｎ-ドリフト層１上にゲート絶縁膜９と、ゲート電極８となる多結晶シリコン層を順次形成する。この多結晶シリコン層を、フォトリソグラフィにより前記ＬＯＣＯＳ酸化膜３１ｂを含むコンタクト窓４１として開口することによりゲート電極８を形成する。コンタクト窓４１の中心に、前記ＬＯＣＯＳ酸化膜３１ｂを残す。コンタクト窓４１中におけるＬＯＣＯＳ酸化膜３１ｂとゲート電極８との間の間隔は、次に形成しようとするｐベース領域１７深さの距離より小さい距離とする。
形成された前記ゲート電極８と前記ＬＯＣＯＳ酸化膜３１ｂをマスクとして、ｐベース領域１７形成用のボロンのイオン注入と熱拡散を行う。その結果、図３に示すように、ｐベース領域１７は開口部の下方に２つの凹部を有する凹凸状基底部の２つのウェル領域を備えた構造となり、この２つのウェル領域を持つｐｎ接合面２０を得る。さらに、ゲート電極８とＬＯＣＯＳ酸化膜３１ｂをマスクとして再度利用し、ヒ素（Ａｓ）等のドナーをイオン注入してｎ+ソース領域６を形成し、続いて、層間絶縁膜１０で全面を覆う（ここまで、図３）。そして図４の要部断面図に示すように、フォトリソグラフィによりこの層間絶縁膜１０をゲート電極８上を除いてエッチングで除去し、同時に酸化膜３１ａも除去することにより、ソース電極１３と接触させるためのコンタクト窓４１を形成する。このコンタクト窓４１の表面はＬＯＣＯＳ酸化膜３１ｂを除去した後に形成されるくぼみからなる酸化膜跡３６を有している。このコンタクト窓４１から、ボロンをイオン注入してｐ+コンタクト領域２２を形成する。この結果、ｐ+コンタクト領域２２の基底部は前記表面のくぼみの影響で、基底部の中央部３３が最も深い凹状の形状となり、その両側に凸状の湾曲部を持つ形状となっている。ｎ+ソース領域６の表面とｐ+コンタクト領域２２の表面に共通に接触し、ゲート電極８上では層間絶縁膜１０を介して覆うソース電極１３を形成する。なお、ゲート電極８はチップ表面の図示しない別の場所に設けられているアルミニウムゲートパッド電極にコンタクト配線されている。前記ソース電極側の面とは反対側の面であるｎ+ドレイン層２の表面にドレイン電極１２を形成すると実施例２にかかる本発明のＭＯＳＦＥＴのウエハプロセスが完了する。
前記ｐベース領域１７は、ｎ-ドリフト層１との間に、２つのウェル領域を備えた形状の接合面２０を有する。特に２つのウェル領域の底部は、ＬＯＣＯＳ酸化膜３１ｂを除去した酸化膜跡３６とゲート電極８の端部との中点の下部でその深さが最も深くなり、且つウェル領域の底部がアバランシェ発生部分１６となる。ｐ+コンタクト領域２２は図４に示すように、酸化膜跡３６の影響で、Ｓｉ表面がくぼんでいるため、ｐ+コンタクト領域２２の基底部の中央部３３付近を周囲より深い凹状部とし、且つその両側に凸状部を組合せた形に形成することができる。この凸状部があることで、凹状となるｐ+コンタクト領域２２の基底部の中央部３３を深さ方向に突き出すような形にできるので、図５に示すように、アバランシェ電流３４をｐ+コンタクト領域２２に集め易くなる。さらにｐ+コンタクト領域２２をこのような凹状部と凸状部を組合せた形状とすることで、中央部３３をｎ+ソース領域６から深さ方向に離すことができるので、空乏層のｎ+ソース領域６へのリーチスルーを効果的に抑えることができる。
以上の説明のように、実施例２にかかるＭＯＳＦＥＴのｐベース領域１７は、実施例１と同様に、電界集中が起き易いアバランシェ発生部分１６を備えている。さらに、ｐ+コンタクト領域２２の基底部分が平坦でなく、中央部３３に深い部分を有しているため、アバランシェ発生部分１６から流入した電流の多くは、図５の矢印に示すように、ｐ+コンタクト領域２２の中央部３３に向かい易くなり、バイポーラトランジスタ動作を実施例１よりもさらに抑制することができる。
また、以上説明した表面側とは反対側のｎ-ドリフト層の表面層にｎ+バッファ層を介してｐ+コレクタ層を形成する構造、すなわちＩＧＢＴとすることもできる。またＩＧＢＴの場合は寄生バイポーラトランジスタの代わりに寄生サイリスタが内蔵されているが、ＭＯＳＦＥＴの場合の寄生バイポーラトランジスタと同様に、この寄生サイリスタがオン状態になることを阻止し、素子破壊を防止することができる。
以下、実施例３にかかるＩＧＢＴについて詳細に説明する。図６は本発明の実施例３にかかるＩＧＢＴの要部断面図である。前記図９と共通部分には同一の符号が付されている。コレクタ電極１２ａがｎ-ドリフト層１の他面に形成されたｎ+バッファ層１５を介してｐ+コレクタ層１４上に形成され点が前記図４のＭＯＳＦＥＴと異なっている。また、前記ｎ+ソース領域６はｎ+エミッタ領域６ａにソース電極１３はエミッタ電極１３ａに名称が変わる。図４と同じく、ｐベース領域１７は、ｎ-ドリフト層１との接合面２０が有限の曲率半径を有する形状を有するとともに、ＬＯＣＯＳ酸化膜を除去した酸化膜跡３６とゲート電極８の端部との中点付近で、表面から接合面２０までの深さが最も深く、ｐ+コンタクト領域２２の表面の中央部３３で表面から接合面２０までの深さが最も浅くなる凹凸形状が形成される。
ｐ+コンタクト領域２２表面の中央部３３でｐ+コンタクト領域２２の深さが最も深くなっている。従って、この部分のｎ-ドリフト層１の厚さが最も薄くなり、逆バイアス時に最初にアバランシェ現象を起こし易い。
図１７を用いて、本発明の実施例４について説明する。実施例４は、図２に示す実施例１の構造から、ｎ領域３２を取り除いた構造である。このｎ領域３２を形成しない場合においても、２つの凹状のウェル領域を持つｐベース領域１７を形成することは可能である。なぜなら、ｎ領域がなくても、例えば図１に示している酸化膜３１ａとゲート電極８との間の開口部からボロンをイオン注入し熱拡散をすれば、２つの凹状のウェル領域を持つｐベース領域１７を形成することができるからである。それゆえ、アバランシェ発生部分１６を前記２つのウェル領域の基底部にシフトさせて、アバランシェ電流３４をｎ+ソース領域６の直下に通過させること無く、ソース電極１３に流すことができる。よって、ｎ領域が無い構成によっても、前述の課題を解決することは可能である。一方、既に説明したように、ｎ領域を設けることが、より好ましい手段であることは、言うまでも無い。
以上説明した本発明にかかる実施例１〜３に記載のＭＯＳ型半導体装置によれば、ｐ+コンタクト領域２２がｐベース領域１７内にあり且つｐベース領域１７が有限の曲率半径を有する部分を備え、ｐベース領域１７の表面からの深さが最も深いｎ+ソース領域６またはｎ+エミッタ領域６ａ部分の下方の凹部状のアバランシェ発生部分１６が断面にして２点有している。その結果、ＭＯＳ型半導体装置のｐベース領域１７およびｎ+ドレイン層２またはｐ+コレクタ層１４等で形成される寄生バイポーラトランジスタ（または寄生サイリスタ）がオン状態になることを阻止し、素子耐圧の低下や、オン抵抗の増加を招くことなくアバランシェ耐量を向上できる。またこの構造を採用することで、製造コストの低減も図れる。
１ ｎ-ドリフト層
２ ｎ+ドレイン層
６ ｎ+ソース領域
６ａ ｎ+エミッタ領域
７ チャネル形成領域
８ ゲート電極
９ ゲート絶縁膜
１０ 層間絶縁膜
１２ ドレイン電極
１２ａ コレクタ電極
１３ ソース電極
１３ａ エミッタ電極
１４ ｐ+コレクタ層
１５ ｎ+バッファ層
１６ アバランシェ発生部分
１７ ｐベース領域
２０ 接合面
２１ 第２のｐ+領域
２２ ｐ+コンタクト領域
３０ 寄生バイポーラトランジスタ
３１ａ 酸化膜
３１ｂ ＬＯＣＯＳ酸化膜
３２ ｎ領域
３３ 中央部
３４ アバランシェ電流
３５ ネットドーピング濃度線
３６ 酸化膜跡
４１ コンタクト窓

Claims (10)

  1. 第一導電形ドリフト層の表面層に選択的に配置され、曲率状の基底部を有する第二導電形のベース領域と、該ベース領域の表面層に選択的に配置される第一導電形の第１領域と、該第１領域表面と前記ドリフト層表面に挟まれた前記ベース領域の表面にゲート絶縁膜を介して設置されるゲート電極と、前記第１領域表面と前記ベース領域の中央部表面とに導電接触する金属電極を備えるＭＯＳ型半導体装置において、前記ベース領域のネットドーピング濃度が、複数のウェル領域を有する形状を備えていることを特徴とするＭＯＳ型半導体装置。
  2. 前記ベース領域において、隣り合う前記複数のウェル領域の間の部分のネットドーピング濃度は、前記ドリフト層表面に水平な方向における前記ベース領域端部のネットドーピング濃度よりも高いことを特徴とする請求項１記載のＭＯＳ型半導体装置。
  3. 前記ベース領域の表面層に選択的に配置され前記ベース領域より高不純物濃度で、前記第１領域より深く、さらに前記第１領域直下に領域端が達する第二導電形のコンタクト領域を備えることを特徴とする請求項１記載のＭＯＳ型半導体装置。
  4. 前記第二導電形コンタクト領域が凹状および凸状の形状を備えることを特徴とする請求項３記載のＭＯＳ型半導体装置。
  5. 前記ベース領域の平面パターンが曲率状の角部を有する多角形または円形またはストライプ状であることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
  6. ＭＯＳ型半導体装置がＭＯＳ型電界効果トランジスタであることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
  7. ＭＯＳ型半導体装置が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
  8. 前記第一導電形ドリフト層の表面層に前記第二導電形のベース領域を形成する前に、前記ベース領域となる表面の領域内に酸化膜を形成し、前記酸化膜をマスクにして、前記第一導電形ドリフト層より高不純物濃度の第一導電形層を形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
  9. 前記複数のウェル領域を有するベース領域を、前記第１領域を形成する前に、前記第１領域を形成するために設けられる開口部からボロンをイオン注入し、熱拡散させることにより形成することを特徴とするＭＯＳ半導体装置の製造方法。
  10. 前記請求項４に記載の前記第二導電形コンタクト領域を、ＬＯＣＯＳ酸化膜を除去した後に形成される凹部を含む表面を開口部としてボロンをイオン注入し、熱処理することにより形成することを特徴とするＭＯＳ半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016113865A1 (ja) * 2015-01-14 2017-07-13 三菱電機株式会社 半導体装置及びその製造方法
WO2019077878A1 (ja) * 2017-10-17 2019-04-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102087444B1 (ko) * 2013-11-13 2020-03-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
DE102014215449B4 (de) * 2014-08-05 2016-10-13 Gkn Driveline International Gmbh Kupplungsanordnung mit Sensoreinheit und Antriebsanordnung mit einer solchen Kupplungsanordnung
US9780202B2 (en) 2015-08-31 2017-10-03 Ixys Corporation Trench IGBT with waved floating P-well electron injection
US10367085B2 (en) * 2015-08-31 2019-07-30 Littelfuse, Inc. IGBT with waved floating P-Well electron injection
US9780168B2 (en) * 2015-08-31 2017-10-03 Ixys Corporation IGBT with waved floating P-well electron injection
CN107958937A (zh) * 2017-11-29 2018-04-24 贵州大学 一种基于倒阱工艺的功率mosfet器件及其制造方法
CN112053953B (zh) * 2020-09-29 2024-03-22 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管及其制造方法
JP2023139981A (ja) * 2022-03-22 2023-10-04 東芝デバイス＆ストレージ株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63280458A (ja) * 1987-05-12 1988-11-17 Oki Electric Ind Co Ltd 縦型ｍｏｓ半導体素子の製造方法
JPS63291473A (ja) * 1987-05-22 1988-11-29 Nec Corp 縦型電界効果トランジスタの製造方法
JPH0888233A (ja) * 1994-09-19 1996-04-02 Fuji Electric Co Ltd 縦型ｍｏｓ半導体素子の製造方法
JPH10242164A (ja) * 1997-02-24 1998-09-11 Sanyo Electric Co Ltd 縦型パワー半導体装置の製造方法
JP2003174169A (ja) * 2001-12-07 2003-06-20 Denso Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0354868A (ja) * 1989-07-21 1991-03-08 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
DE69534919T2 (de) * 1995-10-30 2007-01-25 Stmicroelectronics S.R.L., Agrate Brianza Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
JP3240896B2 (ja) * 1995-11-21 2001-12-25 富士電機株式会社 Ｍｏｓ型半導体素子
US6128216A (en) * 1998-05-13 2000-10-03 Micron Technology Inc. High density planar SRAM cell with merged transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63280458A (ja) * 1987-05-12 1988-11-17 Oki Electric Ind Co Ltd 縦型ｍｏｓ半導体素子の製造方法
JPS63291473A (ja) * 1987-05-22 1988-11-29 Nec Corp 縦型電界効果トランジスタの製造方法
JPH0888233A (ja) * 1994-09-19 1996-04-02 Fuji Electric Co Ltd 縦型ｍｏｓ半導体素子の製造方法
JPH10242164A (ja) * 1997-02-24 1998-09-11 Sanyo Electric Co Ltd 縦型パワー半導体装置の製造方法
JP2003174169A (ja) * 2001-12-07 2003-06-20 Denso Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016113865A1 (ja) * 2015-01-14 2017-07-13 三菱電機株式会社 半導体装置及びその製造方法
WO2019077878A1 (ja) * 2017-10-17 2019-04-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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