CN102347366A - Mos型半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种MOS型半导体器件，能够降低成本，而不会降低击穿电压，并且能防止导通电阻增大。本发明的MOS型半导体器件包括：p基极区(17)，p基极区(17)的底部形成为具有有限曲率半径的结构，并选择性地设置在n-漂移层(1)的正面区域上；n型第一区(6)，n型第一区(6)选择性地设置在p基极区(17)的正面区域上；栅电极(8)，栅电极(8)设置在n型第一区(6)的表面和n-漂移层(1)的表面之间的p基极区(17)的一部分表面上，并且在p基极区(17)的正面和栅电极(8)之间插入有栅绝缘膜(10)；以及金属电极(13)，金属电极(13)与n型第一区(6)的表面以及p基极区(17)的表面的中央部以导电的方式接触，其中，基极区和漂移层之间的PN接合面在基极区的外部和内部都具有曲率中心。

Description

MOS型半导体器件及其制造方法
相关申请的交叉引用
本申请基于2010年8月2日提交的日本专利申请No.2010-173563且要求该申请的优先权，该申请的内容通过引用结合于此。
技术领域
本发明涉及诸如MOSFET(MOS场效应晶体管)、IGBT(绝缘栅双极晶体管)之类的MOS型半导体器件、以及制造这种MOS型半导体器件的方法。
背景技术
功率MOSFET和IGBT都是MOS型半导体器件，作为电压可控的器件而为公众所知。图9是常规IGBT的重要部分的截面图。在与衬底亦即n+漏层2相邻的n-漂移层1的正面层上形成p基极区17。在p基极区17的正面区域上有选择地形成n+源极区6和p+接触区22。在位于n-漂移层1的表面和n+源极区6的表面之间的p基极区17的正面层中，出现沟道形成区7。在沟道形成区7上隔着栅绝缘膜9设有栅电极8。在栅电极8上形成层间介电膜10，且保持与覆盖层间介电膜10的源电极13的电绝缘。形成源电极13，使其与p+接触区22的表面和n+源极区6的表面都接触。在n+漏极层2的背面侧的表面上形成漏电极12。
p基极区17与n-漂移层1彼此相接触的接合面20包括具有有限曲率半径的周边部和通常为平坦的底部。底部可以是不平坦的，专利文献1所揭示的底部具有弯曲的形状，如图13所示，从p基极区17的表面到接合面20的深度在p基极区17的中央为最深。在p基极区17的形成过程中，当离子注入区的宽度大于所注入的杂质离子的范围时，底面变平坦，而当离子注入区的宽度小于所注入的杂质离子的范围时，底面变得不平坦。此外，为了实现与源电极13良好的接触特性，并减小后文所述的寄生双极晶体管的影响，如图9、13所示，在很多情况下会设置到达源极区6的正下方的p+接触区22。
下面，对上述图9所示的常规MOSFET的晶片工艺进行说明。MOSFET使用的半导体衬底包括：将成为n+漏极层2的高浓度n型硅衬底、以及在上述n型硅衬底上通过外延生长形成的高电阻的n-漂移层1。在n-漂移层1上形成栅绝缘膜9后，沉积多晶硅层以形成栅电极8。利用光刻技术在该多晶硅层上形成图案，以形成多晶硅的栅电极8。将电极8用作为掩模，通过多晶硅层的开口注入硼离子并使之热扩散，以形成p基极层17。然后，使用由栅电极8和光致抗蚀剂(未图示)构成的掩模、或由栅电极8和选择性地保留在开口的中央区的一部分氧化膜构成的掩模，注入诸如砷之类的施主离子，以形成n+源极区6。在将开口的中央区的氧化膜掩模去除之后，形成p+接触区22。除了n+源极区6的表面和p+接触区22的表面之外，包括栅电极8的表面在内的整个正面都用层间介电膜10覆盖。然后，利用光刻技术，在将于下一步骤中使n+源极区6、p+接触区22都与源电极13接触的区域中，形成开口。沉积源电极13，使其与n+源极区6和p+接触区22都接触，并利用介于其间的层间介电膜10而与栅电极8绝缘。在n+漏极层2的背面侧的表面上，由多个公知的金属膜层叠形成漏电极12。到此，MOSFET的晶片工艺的主要步骤结束。有时，形成n+源极区6的步骤和形成p+接触层22的步骤会互换。
在MOSFET的操作过程中，当对栅电极8施加相对于源电极13的电压为正的电压时，在栅绝缘膜9的正下方的沟道形成区7中形成沟道。结果，电子从n+源极区6通过沟道形成区7而注入n-漂移层1，成为导通状态。当栅电极8被偏置，且偏置电压与源电极13的电压相等或相对于源电极13的电压为负时，成为阻断状态。由此，MOSFET作为所谓的开关器件进行工作。
图10是常规IGBT的重要部分的截面图。图10的IGBT与图9的MOSFET的不同之处在于，n+漏极层2被p+集电极层14替代，并且在p+集电极层14和n-漂移层1之间另外形成了n+缓冲层15。n-漂移层1和n+缓冲层15通过外延生长而形成在集电极层14上，成为用于在衬底的正面侧形成MOS结构的半导体衬底。在半导体衬底的n-漂移层1的正面区域上，通过与上述MOSFET的工艺相同的步骤形成MOS结构的区域。IGBT的操作与MOSFET的不同之处在于，从p+集电极层14注入空穴，并在n-漂移层进行电导率调制，从而使n-漂移层处于低电阻的状态。
在MOSFET和IGBT的制造工艺中，n+源极区6和p基极区17通常利用所谓自调整技术，使用栅电极8作为掩模而形成。n+源极区6和p基极区17也可以通过如专利文献1和3中揭示的其它方法来形成。其中一种方法是使用抗蚀剂掩模来形成p基极区17，使用多晶硅掩模来形成n+源极区6。另一种方法是在不同区域分别使用专用的抗蚀剂掩模来形成p基极区17和n+源极区6。
专利文献2揭示了一种类似的MOSFET，其具有用来防止在电感负载电路断开过程中因寄生双极晶体管的导通而导致器件击穿的结构。上述结构包括形成在p型沟道扩散层的中央部的n阱区，对应于p基极区17。根据专利文献2的记载，上述结构能够防止寄生双极晶体管导通。专利文献4、5揭示了一种具有p型区的结构，该p型区对应于p基极区17，且该结构的底部具有两个凹部。
[专利文献1]日本未审查专利申请公开No.H09-148566
[专利文献2]日本未审查专利申请公开No.H07-235668
[专利文献3]日本未审查专利申请公开No.2009-277839
[专利文献4]日本未审查专利申请公开No.H06-163909
[专利文献5]日本未审查专利申请公开No.H08-204175
然而，当常规MOSFET和IGBT用于连接有感应负载的逆变器时，会在器件断开时频繁地发生击穿。上述击穿由以下机理造成。图11是将常规MOSFET的重要部分与该MOSFET的等效电路重叠而示的截面图。MOSFET包括具有n+源极区6、p基极区17和n-漂移层1的寄生双极晶体管30。当在具有感应负载的电路中MOSFET断开时，沟道形成区7变成阻断状态，从而阻止电子从n+源极区6注入n-漂移层1，并且使n-漂移层1中的耗尽层逐渐扩大。此时，施加在MOSFET上的漏源电压有可能超过MOSFET的击穿电压，从而在MOSFET中流过雪崩电流，以消耗感应负载中存储的能量。在这一过程中，p基极区17的弯曲部分成为雪崩发生部16，如图12所示，产生电子空穴对。在弯曲部分产生的空穴形成雪崩电流34，如图12的箭头所示，并在n+源极区6的正下方的p基极区17中横向流动。若雪崩电流增大，则p基极区17中由横向电阻R产生的电压降有可能超过p基极区17和n+源极区6之间的PN结的内部电位(0.7-0.8V)。如此一来，从n+源极区6注入的电子增加，从而使得寄生双极晶体管30导通，结果导致局部电流集中及器件击穿。为了解决上述问题，提出了以下手段：通过在n+源极区6的正下方的横向电流通路中置入p+接触区22，使横向电阻R上的电压降小于内部电位。然而，如果p+接触区22延伸至沟道形成区7内，即使对栅电极8施加正电压，也无法形成沟道，从而导致无法实现开关功能。因此，在考虑工艺误差的前提下，需要将p+接触区22设计成与沟道形成区7有一定的距离。这样，横向电阻R仍保留一定的大小，且寄生双极晶体管30导通的可能性未完全消除，从而导致器件击穿。
已知的另一种防止寄生双极晶体管导通的方法如图14的MOSFET及图15的IGBT的重要部分的截面图所示，形成了比p基极区17更深的第二p+区21，以将雪崩电流集中到第二p+区21的底部。然而，上述结构存在另一个问题，由于p基极区17和第二p+区21所形成的PN接合面的不规则结构，导致击穿电压降低。而且，还有一个问题是由于深度扩散的第二p+区21的底部和n+漏极层2之间的n-漂移层1的厚度变小，导致击穿电压降低。另一方面，上述结构并没有改变电子从n+源极区6经由沟道形成区7注入n-漂移层1并到达漏电极12的电流通路。为了确保额定电压，n-漂移层1的厚度必须增加，且增加的厚度要与第二p+区21的厚度相对于p基极区17增加的厚度对应，这将导致导通电阻增大。而为了保持导通电阻处于初始值，芯片的平面尺寸(面积)必须增大，这将导致芯片成本提高的经济问题。
为了防止寄生双极晶体管导通，还有如图13所示的另一种方法，其中，p基极区17的底部构成为具有有限的曲率半径，以消除底部的平坦部分，并且使电场集中于p基极区17的底部的中央部，由此使雪崩电流集中于该中央部。为了使底部构成为具有有限的曲率半径，用于进行离子注入的开口的宽度必须小于p基极区17的深度。开口的宽度变窄会导致难以确保在开口部有足够的与源电极13接触的区域。因此，实际上难以将开口变得足够必要的窄，从而难以将雪崩电流集中到结构的底部。
发明内容
鉴于上述问题，本发明的目的在于提供一种MOS型半导体器件及其制造方法，能够降低成本，而不会降低击穿电压，并且能防止导通电阻增大。
为了实现上述目的，根据本发明的MOS型半导体器件包括：半导体衬底，在该半导体衬底的正面侧具有第一导电型的漂移层；第二导电型的基极区，该第二导电型的基极区的底部构造成为具有有限的曲率半径，且该第二导电型的基极区选择性地设置在第一导电型的漂移层的正面区域上；第一导电型的第一区，该第一导电型的第一区选择性地设置在基极区的正面区域上；栅电极，该栅电极设置在第一区的表面和漂移层的表面之间的基极区的正面上，并且在基极区的正面和栅电极之间插入有栅绝缘膜；以及金属电极，该金属电极与第一区的表面以及基极区的正面的中央部以导电的方式接触，其中，基极区和漂移层之间的PN接合面在基极区的外部和内部都具有曲率中心。
优选地，多个阱区的相邻阱区之间的一部分基极区的净掺杂浓度高于该基极区的横向外周端部的净掺杂浓度。
优选地，本发明的MOS型半导体器件还包括第二导电型的接触区，该接触区选择性地设置在基极区的正面区域上，具有比基极区更高的杂质浓度，且具有比第一区更深的深度，其中，该接触区的一个端部到达第一区正下方的位置。
优选地，第二导电型的接触区被构造成包括一个或多个向外凸出的部分、以及一个或多个向内凹入的部分。
优选地，基极区的平面结构是隅角具有有限曲率半径的多边形、圆形、或是条状。
优选地，MOS型半导体器件是MOS场效应晶体管或绝缘栅双极晶体管。
本发明的目的通过包括如下步骤的MOS型半导体器件的制造方法来实现：在第一导电型的漂移层的一部分表面上形成氧化膜，所述一部分表面将成为第二导电型的基极区；以及，在形成第二导电型的基极区的步骤之前，使用氧化膜作为掩模，形成杂质浓度高于第一导电型的漂移层的第二导电型区域。
优选地，在本发明的方法中，氧化膜是LOCOS氧化膜。
优选地，本发明的方法包括如下步骤：在形成第一区之前，通过从用来形成所述第一区的开口部注入硼离子，然后进行热扩散，由此形成具有多个阱区的基极区。
优选地，本发明的方法用来制造权利要求4所限定的MOS型半导体器件，并且包括如下形成第二导电型的接触区的步骤：通过从开口部注入硼离子，由此形成第二导电型的接触区，开口部位于包括去除LOCOS氧化膜后残留的凹部在内的表面上。
根据本发明，提供一种MOS型半导体器件及其制造方法，能够降低成本，而不会降低击穿电压，并且能防止导通电阻增大。
附图说明
图1(a)、1(b)和1(c)是示出根据本发明的示例1的MOSFET的晶片工艺的截面图；
图2是根据本发明的示例1的MOSFET的重要部分的截面图；
图3是示出根据本发明的示例2的MOSFET的晶片工艺的截面图；
图4是根据本发明的示例2的MOSFET的重要部分的截面图；
图5是根据本发明的示例2的MOSFET的重要部分的截面图；
图6是根据本发明的示例3的IGBT的重要部分的截面图；
图7是图2或图4的MOSFET的具有正方形单元图案的重要部分的俯视图；
图8是图2或图4的MOSFET的具有条状单元图案的重要部分的俯视图；
图9是常规MOSFET的重要部分的截面图；
图10是常规IGBT的重要部分的截面图；
图11是将常规MOSFET的重要部分与该MOSFET的等效电路重叠所示的截面图；
图12是常规MOSFET的重要部分的截面图，并示出了雪崩电流的通路；
图13是常规MOSFET的重要部分的截面图；
图14是常规MOSFET的重要部分的截面图；
图15是常规IGBT的重要部分的截面图；
图16是根据本发明的示例1的MOSFET的重要部分的截面图，其中示出了等净掺杂浓度线；
图17是根据本发明的示例4的MOSFET的重要部分的截面图。
标号说明
1：n-漂移层
2：n+漏极层
6：n+源极区
6a：n+发射极区
7：沟道形成区
8：栅电极
9：栅绝缘膜
10：层间介电膜
12：漏电极
12a：集电电极
13：源电极
13a：发射电极
14：p+集电极层
15：n+缓冲层
16：雪崩发生部
17：p基极区
20：接合面
21：第二p+区
22：p+接触区
30：寄生双极晶体管；
31a：氧化膜
31b：LOCOS氧化膜
32：n区
33：中央部
34：雪崩电流
35：等净掺杂浓度线
36：氧化膜印记
41：接触窗口
具体实施方式
将在下文中参考附图具体描述根据本发明的MOS型半导体器件的一些优选实施例。只要不超出本发明的精神和范围，本发明不限于以下示例。
(示例1)
图1(a)、1(b)和1(c)是示出根据本发明的示例1的MOSFET的晶片工艺的截面图。图2是根据本发明的示例1的MOSFET的重要部分的截面图。对与图9中描述的常规MOSFET相同的部分标注相同的标号。图1(a)、1(b)和1(c)是晶片工艺中的MOSFET的重要部分的截面图，该晶片工艺到覆盖栅电极8和层间介电膜10的整个正面的步骤为止。
下面针对MOSFET的情况进行描述。所使用的半导体衬底包括：将成为n+漏极层2的高浓度n+硅衬底、以及在上述n+硅衬底上通过外延生长形成的高电阻的n-漂移层1。形成氧化膜31a，该氧化膜31a的宽度与在之后的步骤中在p基极区17的正面区域上形成的n+源极区6之间的距离相等。如图1(a)所示，通过注入诸如磷之类的施主掺杂剂来形成n区32，该n区32比p基极区17要浅，且杂质浓度比p基极区17要低一个数量级，比n-漂移层1要高两个数量级。n区32可以如图1(a)所示的那样在氧化膜31a的正下方使其横向扩散边缘连续，或者也可以在氧化膜31a的正下方使横向扩散边缘彼此分离。然后，在硅衬底的正面上层叠栅绝缘膜9和将要成为栅电极8的多晶硅层。在该多晶硅层上形成图案，以形成栅电极8，并在栅电极8和氧化膜31a之间留出空隙，从而产生用来形成p基极区17的开口部。p基极区17通过从开口部注入诸如硼之类的受主掺杂剂而形成，如图1(b)所示。开口部的宽度比p基极区17的深度要小，这是为了使所形成的p基极区17具有不平坦的底部。
由于开口部的宽度比p基极区17的深度要小，因此，在p基极区17形成有PN接合面，且其底部在开口部下方具有峰值曲率部。由于开口部形成在p基极区17上的氧化膜31a的两侧，因此，如图1(b)所示，p基极区17有两个峰值曲率部。由于PN接合面具有凸出的部分和凹入的部分，因此曲率中心不仅存在于p基极区17的内部，还存在于p基极区17的外部。因而，如图1(b)所示，在PN接合面的向内凸出的部分的中央区，PN接合面的曲率中心位于p基极区17的外部。从而，p基极区17形成为具有两个阱区，这两个阱区分别为两个峰值曲率部。在p基极区17与n区32重叠的区域中，尤其是在栅电极8下方的p基极区17的横向端部区域中，施主和受主的浓度相互补偿。结果如图16所示，等净掺杂浓度线35在无施主扩散的氧化膜31a正下方的p基极区17中的两个阱区之间的区域的曲率，要小于因p基极区17与n区32重叠而发生浓度补偿的区域的曲率。等净掺杂浓度线是沿着净浓度为一恒定值的点绘制而成的线，净浓度是指施主浓度减去受主浓度而得到的浓度。p基极区17中的两个阱区之间的区域的净掺杂浓度要高于栅电极8下方的p基极区17的横向端部的净掺杂浓度。
而且，在n区32形成得不均匀的情况、以及n区32未形成的情况下，只要p基极区17中的两个阱区有重叠的区域，这两个阱区之间的区域的净掺杂浓度都要高于栅电极8下方的p基极区17的横向端部的净掺杂浓度。通过使用氧化膜31a的掩模来形成不会使n区32扩散的区域，p基极区17中的两个阱区之间的区域的净掺杂浓度会进一步高于栅电极8下方的p基极区17的横向端部的净掺杂浓度。
栅电极8和氧化膜31a再次被用作掩模，以通过注入诸如砷之类的施主来形成n+源极区6。然后，如图1(c)所示，用层间介电膜10覆盖整个正面。通过采用刻蚀工艺的光刻技术，去除层间介电膜10，但保留栅电极8上方的部分。此时，氧化膜31a也被去除，以形成与源电极13接触的接触窗口41。
通过此接触窗口41注入硼离子，以形成p+接触区22。如图1(c)所示，p+接触区22形成在表面区域上，该表面区域中的氧化膜31a已通过刻蚀工艺而被去除。然而n+源极区6仍保留，这是因为n+源极区6的杂质浓度要高于p+接触区22的杂质浓度。由于p+接触区22比n+源极区6要深，因此，p+接触区22也形成在n+源极区6的下方。沉积源电极13，使其与n+源极区6的表面和p+接触区22的表面都接触，并利用层间介电膜10覆盖栅电极8。栅电极8与铝栅极焊点电极接触并连接，该铝栅极焊点电极设置在芯片表面上未图示的单独位置上。在源电极一侧的相反侧，在n+漏极层2的表面上形成漏电极12。到此，根据本发明的示例1的MOSFET的晶片工艺结束。
图7是图2的MOSFET的俯视图，其具有正方形单元图案的正面MOS结构。如图7所示，具有正方形单元图案的正面MOS结构的MOSFET是通过如下晶片工艺得到的：通过在用来形成栅电极8的多晶硅层中打开接触窗口41，将用来形成p基极区17的掩模形成为正方形单元的形状，使用该掩模来形成上述MOSFET。单元图案中的正方形可以变成其它诸如矩形、六边形、三角形、或圆形之类的形状。正方形、矩形、六边形、或三角形的隅角优选为倒角成圆形，如图7的正方形的情况所示。这种结构能够减轻在施加电压时对隅角施加的电场集中。
图8是图2的MOSFET的俯视图，其具有条状单元图案的正面MOS结构。这种MOSFET是通过如下晶片工艺得到的：通过在用来形成栅电极8的多晶硅层中打开接触窗口41，将用来形成p基极区17的掩模形成为条状的形状，使用该掩模来形成上述MOSFET。如图8所示，条状MOS结构的单元图案包括平行设置的p+接触区22、n+源极区6、沟道形成区7、以及n-漂移层1。无论该条带是像跑道那样连续，还是像单根条带那样开放，上述底部具有两个向外(或向下)凸出部分的p基极区17都可以拥有条带的纵向端部。由此，p基极区17可以形成为在纵向端部连续的单层，或者也可以形成为多条或多个单元彼此分开地设置。无论是单层还是分开地设置，p基极区17在断开状态下基本上都处于与源电极13相等的电位。
本发明具有上述结构的MOSFET将击穿时产生的雪崩电流34集中在雪崩发生部16，如图2中在p基极区17的最深处用虚线所示。p+接触区22设置在雪崩发生部16的上方，p基极区17的两个阱区重叠的部分的净掺杂浓度要高于栅电极8下方的p基极区17的横向端部的净掺杂浓度。这些情形阻止中央区的受主浓度下降，从而使该区域处于低电阻状态。由此使雪崩电流35在中央区流动得更加顺畅。结果，会流进n+源极区6正下方的p基极区16的部分的电流减小，从而防止寄生双极晶体管导通。从而防止具有感应负载的器件在断开过程中击穿。
如上所述，示例1中的p基极区17具有两个阱区，但也可设置有两个以上的阱区，例如三个阱区。在这种情况下，雪崩将会发生在三个阱区的底部。根据静电势分布，在三个阱区的中间阱区底部产生的雪崩电流将直接流入中间阱区正上方的p+接触区。结果，在n+源极区6正下方流过的雪崩电流几乎消失。三个以上阱区能够通过设置两个以上如图1(a)～1(c)所示的氧化膜31a来形成。
(示例2)
图3和图4是根据本发明的示例2的MOSFET的重要部分的截面图。对与图9相同的部件标注相同的标号。图3是工序状态下的MOSFET的重要部分的截面图，在该工序中，包括栅电极8上的区域在内的整个正面已用层间介电膜10覆盖。
首先，制备半导体衬底，该半导体衬底包括n+漏极层2、以及在n+漏极层2上通过外延生长形成的高电阻的n-漂移层1。通过LOCOS工艺，形成不同于示例1中的氧化膜31a的LOCOS氧化膜31b，以使硅表面具有凹部。使用上述氧化膜31b作为掩模，通过注入诸如磷之类的掺杂剂来形成n区32，该n区32比p基极区17要浅，且杂质浓度比p基极区17要低一个数量级，比n-漂移层1要高两个数量级。然后，在n-漂移层1上依次形成栅绝缘膜9和将要成为栅电极8的多晶硅层。栅电极8是利用光刻工艺在包括LOCOS氧化膜31b在内的多晶硅层的一部分中打开接触窗口41而形成的。而LOCOS氧化膜31b则被留在窗口41的中间区域。LOCOS氧化膜31b和栅电极8之间的间隔要小于在之后步骤中形成的p基极区17的深度。
使用栅电极8和LOCOS氧化膜31b作为掩模，注入硼离子，然后进行热扩散，以在开口区域下方形成p基极区17。由此得到的p基极区17具有两个阱区，且每个阱区的底部在开口区域下方具有两个向外(向下)凸出的部分，从而得到如图3所示的具有两个阱区的PN接合面20。然后，再次使用栅电极8和氧化膜31a作为掩模，注入诸如砷之类的施主离子来形成n+源极区6。然后，沉积层间介电膜10，覆盖整个正面。图3表示这一步骤结束时的状态。然后，如图4的重要部分的截面图所示，利用光刻方法的刻蚀工艺，去除层间绝缘膜10，但保留栅电极8上的部分。LOCOS氧化膜31b也同时被去除，从而形成源电极13的接触窗口41，使得接触窗口41的区域的正面与源电极13接触。窗口41的区域的正面包括去除LOCOS氧化膜31b后形成的凹部、亦即氧化膜印记36。通过接触窗口41注入硼离子，以形成p+接触区22。由于表面上的凹部，p+接触区22的底面在中央部33具有向外(向下)凸出的最深部，且在中央部33的两侧有向内凹入的弯曲部。沉积源电极13，使其与n+源极区6的表面和p+接触区22的表面都接触，并利用层间介电膜10覆盖栅电极8。栅电极8与铝栅极焊点电极接触并连接，该铝栅极焊点电极设置在芯片表面上未图示的单独位置上。在源电极一侧的相反表面侧，在n+漏极层2的背面上形成漏电极12。到此，根据本发明的示例2的MOSFET的晶片工艺结束。
P基极区17具有PN接合面20，PN接合面20的结构在与n-漂移层1的界面上有两个阱区。两个阱区的底部在通过去除LOCOS氧化膜而形成的氧化膜印记36与栅电极8的边缘之间的中间位置最深。阱区的两个底部成为雪崩发生部16。如图4所示，由于氧化膜印记36而在硅表面形成的凹部使得p+接触区22能够形成为在p+接触区22的底部的中央部33周围具有向外(向下)凸出的最深部，且在中央部33的两侧有向内凹入的部分。由于这些向内凹入的部分，p+接触区22的底部可以形成为在中央部33向下凸出。结果，如图5所示，雪崩电流34容易集中在p+接触区22。这种形状的p+接触区22具有向外凸出的部分和向内凹入的部分，能够使中央部33与n+源极区6分离，从而能够有效地抑制耗尽层穿透到n+源极区6。
上述示例2的MOSFET的p基极区17也像示例1那样，具有用来使电场集中的雪崩发生部16。而且，p+接触区22的底部不是平坦的，而是在中央部33具有深部。结果，通过雪崩发生部16流入的电流会向p+接触区22的中央部33流动，如图5中的箭头所示。从而，与示例1相比，寄生双极晶体管的动作被进一步抑制。
(示例3)
在背面侧、亦即上述正面侧的相反侧，可以在n-漂移层的反面上隔着n+缓冲层而形成p+集电极层，从而得到IGBT的结构。在IGBT的情况下，在MOSFET的寄生双极晶体管的位置上出现寄生闸流晶体管。寄生闸流晶体管也像MOSFET中的寄生双极晶体管那样，能够被禁止导通，从而避免器件如下述那样击穿。
这里，对示例3的IGBT进行详细说明。图6是根据本发明的示例3的IGBT的重要部分的截面图。对与图9相同的部件标注相同的标号。图6的IGBT与图4的MOSFET的不同之处在于，IGBT包括p+集电极层14、位于p+集电极层14和n-漂移层1之间的n+缓冲层15、以及形成在p+集电极层14的背面的集电电极12a。n+源极区6的名称变为n+发射极区6a，源电极13的名称变为发射电极13a。如图4的结构，p基极区17具有PN接合面20，PN接合面20构造成为在与n-漂移层1的界面上包括一个(或多个)具有有限曲率半径的部分。从p基极区的正面到PN接合面20的深度在由去除LOCOS氧化膜后形成的氧化膜印记36与栅电极8的端部之间的中间位置最深，而在p+接触区22的中央部33下方的位置最浅。
p+接触区22在中央部33最深。n-漂移层1的厚度在PN接合面20最深的位置最薄，并且在施加反向偏压的情况下，雪崩现象从这些位置开始发生。
(示例4)
参照图17说明根据本发明的示例4。示例4的结构与图2所示的示例1的结构相似，但删除了图2中的n区32。在没有n区32的情况下，p基极区17仍然能够形成为具有两个向外(向下)凸出的阱区。没有n区32但有两个向外(向下)凸出的阱区的p基极区17也可通过如下方式来形成：通过如图1(b)所示的氧化膜31a和栅电极8之间的开口，注入硼离子，然后进行热扩散。从而，能够将雪崩电流的位置移至两个阱区底部的雪崩发生部16，而且能够将雪崩电流34引向源电极13，以防止电流流过n+源极区6正下方的位置。因此，即使没有n区，上述击穿电压下降及导通电阻增大的问题也能够得到解决。当然优选的还是具有上述n区。
如上所述，根据本发明的示例1～示例4中所描述的每一种MOS半导体器件都包括p基极区17，该p基极区17包括p+接触区22和具有有限曲率半径的部分。p基极区17在距离其正面最深的位置具有两个向外(向下)凸出的雪崩发生部16，且这两个雪崩发生部16位于n+源极区6或n+发射极区6a的下方。这种结构能够防止由p基极区17和n+漏极层2或n+发射极区6a等构成的寄生双极晶体管或寄生闸流晶体管导通。这种结构能够防止MOS半导体器件的由p基极区17和n+漏极层2等构成、或由p基极区17和p+集电极层14n+等构成的寄生双极晶体管或寄生闸流晶体管导通。从而，无需降低击穿电压或增大器件的导通电阻，就能提高耐雪崩的能力。而且，本发明的结构还通过解决因芯片尺寸增大而造成的芯片产量降低的问题、以及制造工序增加的问题，降低了制造成本。

Claims (11)

1.一种MOS型半导体器件，包括：
半导体衬底，在所述半导体衬底的正面侧具有第一导电型的漂移层；
第二导电型的基极区，所述第二导电型的基极区的底部被构造成具有有限的曲率半径，且所述第二导电型的基极区选择性地设置在所述第一导电型的漂移层的正面区域上；
第一导电型的第一区，所述第一导电型的第一区选择性地设置在所述基极区的正面区域上；
栅电极，所述栅电极设置在所述第一区的表面和所述漂移层的表面之间的所述基极区的正面上，并且在所述基极区的正面和所述栅电极之间插入有栅绝缘膜；以及
金属电极，所述金属电极与所述第一区的表面以及所述基极区的正面的中央部以导电的方式接触，其中，
所述基极区和所述漂移层之间的PN接合面在所述基极区的外部和内部都具有曲率中心。
2.如权利要求1所述的MOS型半导体器件，其特征在于，
多个阱区的相邻阱区之间的一部分所述基极区的净掺杂浓度高于所述基极区的横向外周端部的净掺杂浓度。
3.如权利要求1所述的MOS型半导体器件，其特征在于，还包括：
第二导电型的接触区，所述第二导电型的接触区选择性地设置在所述基极区的正面区域上，具有比所述基极区更高的杂质浓度，且具有比所述第一区更深的深度，其中所述基极区的一个端部到达所述第一区正下方的位置。
4.如权利要求3所述的MOS型半导体器件，其特征在于，
所述第二导电型的接触区被构造成包括一个或多个向外凸出的部分、以及一个或多个向内凸出的部分。
5.如权利要求1所述的MOS型半导体器件，其特征在于，
所述基极区的平面结构是隅角具有有限曲率半径的多边形、圆形、或条状。
6.如权利要求1所述的MOS型半导体器件，其特征在于，
所述MOS型半导体器件是MOS场效应晶体管。
7.如权利要求1所述的MOS型半导体器件，其特征在于，
所述MOS型半导体器件是绝缘栅双极晶体管。
8.一种制造如权利要求1中所述的所述半导体器件的方法，所述方法包括以下步骤：
在所述第一导电型的漂移层的一部分表面上形成氧化膜，所述一部分表面将成为所述第二导电型的基极区；以及
在形成所述第二导电型的基极区的步骤之前，使用所述氧化膜作为掩模，形成杂质浓度高于所述第一导电型的漂移层的第一导电型区域。
9.如权利要求8所述的MOS型半导体器件的制造方法，其特征在于，
所述氧化膜是LOCOS氧化膜。
10.如权利要求8所述的MOS型半导体器件的制造方法，其特征在于，
所述方法包括如下步骤：在形成所述第一区之前，通过从用来形成所述第一区的开口部注入硼离子，然后进行热扩散，形成具有多个阱区的所述基极区。
11.如权利要求9所述的MOS型半导体器件的制造方法，其特征在于，
所述方法用来制造所述MOS型半导体器件，并且包括如下步骤：通过经由开口部进行硼离子注入，形成所述第二导电型的接触区，所述开口部位于包括去除LOCOS氧化膜后残留的凹部的表面上。
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