KR101216851B1 - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101216851B1 KR101216851B1 KR1020100130961A KR20100130961A KR101216851B1 KR 101216851 B1 KR101216851 B1 KR 101216851B1 KR 1020100130961 A KR1020100130961 A KR 1020100130961A KR 20100130961 A KR20100130961 A KR 20100130961A KR 101216851 B1 KR101216851 B1 KR 101216851B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- guard ring
- drift layer
- region
- conductive
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 230000007423 decrease Effects 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
Abstract
본 발명의 실시예는 칩의 크기를 줄일 수 있고 브레이크 전압이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
일례로, 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하며, 상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 반도체 장치가 개시된다.
일례로, 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하며, 상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 반도체 장치가 개시된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치, 예를 들어 절연형 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)는, 전계 효과 트랜지스터의 높은 입력 임피던스와 바이폴라 트랜지스터의 높은 전류 드라이브 능력을 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다.
이러한 절연형 게이트 바이폴라 트랜지스터는 도통 손실(conduction loss) 또는 새츄레이션 전압을 줄이는 방향으로 제조되면 통상 브레이크 다운 전압(break down voltage)이 작아지는 단점이 있고, 또한 브레이크 다운 전압을 높이는 방향으로 설계되면 도통 손실 또는 새츄레이션 전압이 커지는 단점이 있다. 따라서, 도통 손실 또는 새츄레이션 전압을 줄이면서도 브레이크 다운 전압을 높일 수 있는 절연형 게이트 바이폴라 트랜지스터의 개발이 요구되고 있다.
본 발명은 칩의 크기를 줄일 수 있고 브레이크 전압이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명의 실시예에 따른 반도체 장치는 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하며, 상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 한다.
상기 제 2 도전형 가드링은 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 농도를 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치는 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에 상기 제 2 도전형 가드링과 접촉하도록 형성되는 절연막을 더 포함할 수 있다.
상기 제 1 도전형은 N 형일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 1 도전형 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역; 상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성된 제 1 도전형 웰 영역; 및 상기 셀 영역에서 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 게이트 절연막 내부에 형성되는 게이트 전극; 및 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역과 전기적으로 접속되는 에미터 전극을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 2 도전형 컬렉터층과 전기적으로 접속되는 컬렉터 전극을 더 포함할 수 있다.
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형일 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명의 실시예에 따른 반도체 장치는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역; 상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성되는 제 1 도전형 웰 영역; 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막; 및 상기 제 2 도전형 웰 영역의 최외측에 위치하는 상기 제 1 도전형 드리프트층의 제 1 면에서 상기 제 1 도전형 드리프트층의 내부로 형성되며, 상기 제 2 도전형 웰 영역의 최외측에 위치하는 일측으로부터 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 한다.
상기 제 2 도전형 가드링은 상기 제 2 도전형 가드링의 일측에서 타측으로 갈수록 낮아지는 농도를 가질 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 2 도전형 가드링과 접촉하도록 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 절연막을 더 포함할 수 있다.
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함할 수 있다.
또한, 상기한 목적을 달성하기 위해 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법은 제 1 면과 제 2 면을 가지며, 상기 셀 영역과 상기 가드링 영역이 정의된 제 1 도전형 드리프트층을 준비하는 제 1 도전형 드리프트층 준비 단계; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 형성하는 제 2 도전형 가드링 형성 단계를 포함하는 것을 특징으로 한다.
상기 제 2 도전형 가드링 형성 단계는 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면 위에 포토레지스트막을 배치하는 과정을 포함하며, 상기 포토레지스트막은 상면과 하면을 관통하는 복수의 개구를 가지며, 상기 복수의 개구는 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 작은 폭을 가질 수 있다.
상기 복수의 개구는 적어도 2개 이상의 개구들을 포함하는 복수의 그룹으로 나뉘며, 상기 복수의 그룹 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가질 수 있다.
상기 제 2 도전형 가드링 형성 단계는 상기 포토레지스트막의 복수의 개구를 통해 제 2 도전형 이온을 상기 가드링 영역의 제 1 도전형 드리프트층에 주입하는 과정; 상기 포토레지스트막을 상기 제 1 도전형 드리프트층으로부터 제거하는 과정; 및 상기 제 2 도전형 이온을 열 공정을 통해 확산시키는 과정을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 및 제조 방법은 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있으며 더불어 고온에서 절연막의 옥사이드 전하의 이동 때문에 공핍층의 폭이 변형되는 것을 감소시켜 브레이크다운 전압이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층 위에 포토레지스트막을 배치한 단면도이다.
도 3은 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층에 이온을 주입한 과정을 보여주는 시뮬레이션 결과이다.
도 4는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제1 도전형 드리프트층에 주입된 이온을 확산시키는 과정을 보여주는 시뮬레이션 결과이다.
도 5는 도 4의 A-A' 부분의 농도 프로파일을 보여주는 그래프이다.
도 6a는 도 1의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 6b는 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 7은 도 1의 반도체 장치와 종래의 반도체 장치에서 옥사이드 전하의 양에 따른 브레이크다운 전압의 변화를 보여주는 그래프이다.
도 2는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층 위에 포토레지스트막을 배치한 단면도이다.
도 3은 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층에 이온을 주입한 과정을 보여주는 시뮬레이션 결과이다.
도 4는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제1 도전형 드리프트층에 주입된 이온을 확산시키는 과정을 보여주는 시뮬레이션 결과이다.
도 5는 도 4의 A-A' 부분의 농도 프로파일을 보여주는 그래프이다.
도 6a는 도 1의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 6b는 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 7은 도 1의 반도체 장치와 종래의 반도체 장치에서 옥사이드 전하의 양에 따른 브레이크다운 전압의 변화를 보여주는 그래프이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 셀 영역(CA)과, 셀 영역(CA)의 외측에 위치하는 가드링(Guard ring) 영역(GA)을 포함한다. 구체적으로, 상기 반도체 장치(100)는 제 1 도전형 드리프트층(101), 제 2 도전형 웰 영역(110), 제 1 도전형 웰 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 2 도전형 컬렉터층(150), 에미터 전극(160), 컬렉터 전극(170), 제 2 도전형 가드링(180) 및 절연막(190)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P형일 수 있다. 한편, 도 1에서 쇄선은 공핍층의 경계를 나타낸다.
상기 제 1 도전형 드리프트층(101)은 제 1 면(101a)과 제 2 면(101b)을 가지며, 반도체 장치(100)의 셀 영역(CA)과 가드링 영역(GA)에 형성된다. 상기 제 1 도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 반도체 웨이퍼일 수 있다. 또한, 상기 제 1 도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제 1 도전형 드리프트층(101)의 농도는 대략 1×1013cm-3 내지 5×1014cm- 3 이고, 두께는 대략 50㎛ 내지 300㎛ 일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
상기 제 2 도전형 웰 영역(110)은 셀 영역(CA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)으로부터 제 1 도전형 드리프트층(101)의 내부로 선택적으로 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 제 1 도전형 드리프트층(101)의 제 1 면(101)으로부터 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 채널 전류가 주로 흐르는 영역에만 부분적으로 형성된다. 이러한 제 2 도전형 웰 영역(110)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 2 도전형 웰 영역(110)의 깊이 및 폭은 제 1 도전형 드리프트층(101)의 두께 및 폭보다 작다. 더불어, 이러한 제 2 도전형 웰 영역(120)의 농도는 대략 1×1016m- 3 이고, 깊이는 대략 2.0㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 2 도전형 웰 영역(110)에는 에미터 전극(160)이 전기적으로 연결된다.
상기 제 1 도전형 웰 영역(120)은 셀 영역(CA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)으로부터 제 2 도전형 웰 영역(110)의 내부로 선택적으로 형성된다. 즉, 상기 제 1 도전형 웰 영역(120)은 제 2 도전형 웰 영역(110)이 형성된 제 1 도전형 드리프트층(101)의 제 1 면(101a)에 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 웰 영역(120)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 1 도전형 웰 영역(120)의 깊이 및 폭은 제 2 도전형 웰 영역(110)의 깊이 및 폭보다 작다. 더불어, 이러한 제 1 도전형 웰 영역(120)의 농도는 대략 1×1019cm- 3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 1 도전형 웰 영역(120)에는 에미터 전극(160)이 전기적으로 연결된다.
상기 게이트 절연막(130)은 셀 영역(CA)에서 제 1 도전형 웰 영역(120)의 외주연인 제 2 도전형 웰 영역(110) 및 제 1 도전형 드리프트층(101)의 제 1 면(10)에 형성되며, 산화막일 수 있다.
상기 게이트 전극(140)은 상기 게이트 절연막(130) 내부에 형성되며, 이러한 게이트 전극(140)은 P 형 또는 N 형의 불순물이 도핑된 폴리실리콘일 수 있다.
상기 제 2 도전형 컬렉터층(150)은 제 1 도전형 드리프트층(101)의 제 2 면에(101b)에 형성된다. 상기 제 2 도전형 컬렉터층(150)은 제 1 도전형 드리프트층(101)의 제 2 면에(101b)에 붕소(B)와 같은 불순물이 이온주입 또는 확산되어 일정 깊이로 형성된다. 이러한 제 2 도전형 컬렉터층(150)은 깊이가 대략 0.5㎛ 내지 5㎛, 농도가 대략 1×1016cm-3 내지 1×1018cm-3 일 수 있으나, 이러한 깊이 및 농도로 본 발명이 한정되는 것은 아니다.
상기 에미터 전극(160)은 제 2 도전형 웰 영역(110) 및 제 1 도전형 웰 영역(120)과 전기적으로 접속되도록 게이트 절연막(130) 위에 형성된다. 이러한 에미터 전극(160)은 알루미늄과 같은 도체로 형성될 수 있다.
상기 콜렉터 전극(170)은 제 2 도전형 컬렉터층(150)의 하면에 형성되어, 제 2 도전형 컬렉터층(150)과 전기적으로 접속된다. 이러한 콜렉터 전극(170)도 알루미늄과 같은 도체로 형성될 수 있다.
상기 제 2 도전형 가드링(180)은 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에서 내부로 형성되며, 셀 영역(CA)의 외측에 위치하는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가진다. 이러한 제 2 도전형 가드링(180)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 2 도전형 가드링(180)의 깊이 및 폭은 제 1 도전형 드리프트층(101)의 두께 및 폭보다 작다. 더불어, 상기 제 2 도전형 가드링(180)의 농도는 대략 1×1016cm- 3 이고, 깊이는 대략 5㎛ 내지 10㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다.
위와 같은 제 2 도전형 가드링(180)은 제 1 도전형 드리프트층(101)과 제 2 도전형 웰 영역(110) 사이의 PN 접합에 역바이어스가 인가되는 경우 형성되는 공핍층이 가드링 영역(GA)으로 넓어지게 하여, 셀 영역(CA)의 단부에 있어서 전계가 집중되는 것을 억제할 수 있다. 그리고, 상기 제 2 도전형 가드링(180)은 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지기 때문에, 종래의 반도체 장치에서 가드링의 두께가 일정한 두께를 가지는 경우에 비해 공핍층의 형성을 위해 필요한 폭, 즉 가드링 영역(GA)의 일측에서 타측 사이의 거리를 줄일 수 있다.
상기 절연막(190)은 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에 제 2 도전형 가드링(180)과 접촉하도록 형성되며, 산화막일 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 반도체 장치(100)는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있으며 더불어 고온에서 절연막(190)의 옥사이드 전하의 이동 때문에 공핍층의 폭이 변형되는 것을 감소시켜 브레이크다운 전압이 저하되는 것을 방지할 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법에 대해서 설명하기로 한다. 상기 반도체 장치(100)중 셀 영역(CA)의 구성에 대한 제조 방법은 통상적이므로, 이하에서는 가이드 영역(GA)의 구성에 대한 제조 방법 위주로 설명하기로 한다.
도 2는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층 위에 포토레지스트막을 배치한 단면도이고, 도 3은 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층에 이온을 주입한 과정을 보여주는 시뮬레이션 결과이고, 도 4는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제1 도전형 드리프트층에 주입된 이온을 확산시키는 과정을 보여주는 시뮬레이션 결과이고, 도 5는 도 4의 A-A' 부분의 농도 프로파일을 보여주는 그래프이다.
도 2 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법은 제 1 도전형 드리프트층 준비 단계, 제 2 도전형 가드링 형성 단계를 포함한다.
상기 제 1 도전형 드리프트층 준비 단계는, 도 2에 도시된 바와 같이 제 1 면(101a)과 제 2 면(101b)을 가지며 셀 영역(도 1의 CA)과 가드링 영역(GA)이 정의된 제 1 도전형 드리프트층(101)을 준비하는 단계이다. 상기 제 1 도전형 드리프트층(101)에 대해서는 앞에서 이미 설명하였으므로, 중복된 설명은 생략하기로 한다.
상기 제 2 도전형 가드링 형성 단계는 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에서 내부로 가드링 영역(GA)의 일측(도 1의 셀 영역(CA)의 외측에 위치)에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(도 1의 180)을 형성하는 단계이다. 구체적으로, 상기 제 2 도전형 가드링 형성 단계는 포토레지스트막 배치 과정, 이온 주입 과정, 포토레지스트막 제거 과정 및 이온 확산 과정을 포함한다.
상기 포토레지스트막 배치 과정은, 도 2에 도시된 바와 같이 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a) 위에 포토레지스트막(10)을 배치하는 과정이다. 여기서, 상기 포토레지스트막(10)은 상면과 하면을 관통하는 복수의 개구(10a, 10b, 10c, 10d, ...)를 가지며, 상기 복수의 개구(10a, 10b, 10c, 10d, ...)는 가드링 영역(GA)의 일측에서 타측으로 갈수록 작은 폭을 가지는 것일 수 있다. 이는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(도 1의 180)의 형성을 위해 사용되는 제 2 도전형 이온의 주입량을 조절하기 위해서이다. 한편, 상기 복수의 개구(10a, 10b, 10c, 10d ....)는 도 3의 시뮬레이션 결과에서처럼 적어도 2개 이상의 개구들을 포함하는 복수의 그룹(G1, G2, G3, G4, ....)으로 나뉘며, 상기 복수의 그룹(G1, G2, G3, G4, ....) 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가지는 것일 수 있다.
상기 이온 주입 과정은 포토레지스트막(10)의 복수의 개구(10a, 10b, 10c, 10d ....)를 통해 제 2 도전형 이온을 가드링 영역(GA)의 제 1 도전형 드리프트층(101)에 주입하는 과정이다. 이러한 과정에 의해, 도 2에 도시된 바와 같이 제 1 도전형 드리프트층(101)의 제 1 면(101a)부터 제 1 도전형 드리프트층(101)의 내부로 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 이온층(180')이 형성된다. 여기서, 상기 이온층(180')은 서로 상이한 깊이 및 농도를 가지는 부부분들이 서로 이격된 형태로 형성된다. 한편, 도 3의 시뮬레이션 결과는 복수의 그룹(G1, G2, G3, G4, ....)으로 나뉜 복수의 개구(10a, 10b, 10c, 10d ....)를 가지는 포토레지스트막(10)을 통해 제 2 도전형 이온을 제 1 도전형 드리프트층(101)에 주입한 경우, 제 1 도전형 드리프트층(101)의 제 1 면(101a)부터 제 1 도전형 드리프트층(101)의 내부로 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 이온층(180'')이 형성되되 이온층(180'') 중 동일한 그룹 내에 포함된 개구들의 하부에 위치하는 부분이 동일한 깊이를 가짐을 보여준다. 이로부터 포토레지스막의 개구의 폭을 조절함으로써, 이온 주입 깊이 및 농도를 조절함을 알 수 있다.
상기 포토레지스트막 제거 과정은 제 1 도전형 드리프트층(101)으로부터 포토레지스막(10)을 제거하는 과정이다. 이는 이후 과정인 이온 확산을 위해 필요한 열 공정을 수행하게 하기 위함이다.
상기 이온 확산 과정은 제 1 도전형 드리프트층(101)에 주입된 제 2 도전형 이온을 열 공정, 예를 통해 어닐링 공정을 통해 확산시키는 과정이다. 이러한 과정에 의해, 도 2에 도시된 이온층(180') 중 서로 이격된 부분들이 연결되어 제 2 도전형 가드층(도 1의 180)이 형성된다. 한편, 도 4 및 도 5는 이온 확산 과정을 시뮬레이션한 결과를 보여준다. 구체적으로, 도 4는 이온 확산 과정에서도 도 3의 이온층(180'')이 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 것을 보여준다. 여기서, 도 4에 도시된 그래프의 가로축은 가드링 영역(GA)의 일측에서 타측으로의 거리를 나타내며, 세로축은 이온층(180'')의 깊이를 나타낸다. 또한, 도 5는 도 4의 A-A' 부분을 나타내며 도 3의 이온층(180'') 중 서로 이격된 부분이 연결되는 것을 보여준다. 여기서, 도 5에 도시된 그래프의 가로축은 가드링 영역(GA)의 일측에서 타측으로의 거리를 나타내며, 세로축은 이온층(180'')의 농도를 나타낸다.
다음은 본 발명의 일 실시예에 따른 반도체 장치(100)를 적용하는 경우 구현되는 칩의 크기와, 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 시뮬레이션한 결과를 비교하기로 한다.
도 6a는 도 1의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이고, 도 6b는 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다. 한편, 도 6a 및 도 6b에서 쇄선은 공핍층의 경계를 나타낸다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)가 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 포함하여 형성되는 경우 칩의 폭이 대략 520㎛이다. 그리고, 도 6b를 참조하면, 종래의 반도체 장치가 가드링 영역의 일측에서 타측으로 대략 동일한 폭을 가지는 부분이 서로 이격되게 배치되는 가드링(20)을 포함하여 형성되는 경우 칩의 폭이 대략 720㎛이다. 이로부터, 본 발명의 일 실시예에 따른 반도체 장치(100)가 종래의 반도체 장치보다 칩 크기를 줄이는데 유리함을 알 수 있다.
다음은 본 발명의 일 실시예에 따른 반도체 장치(100)를 적용하는 경우 옥사이드 전하(Oxide Charge)의 양에 따른 브레이크다운 전압(BVces[V])과, 종래의 반도체 장치를 적용하는 경우 옥사이드 전하의 양에 따른 브레이크다운 전압을 시뮬레이션한 결과를 비교하기로 한다. 여기서, 물론 본 발명의 일 실시예에 따른 반도체 장치(100)는 도 6a에서처럼 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 포함하여 형성되는 경우이며, 종래의 반도체 장치는 도 6b처럼 가드링 영역의 일측에서 타측으로 대략 동일한 폭을 가지는 부분이 서로 이격되게 배치되는 가드링(20)을 포함하여 형성되는 경우이다.
도 7은 도 1의 반도체 장치와 종래의 반도체 장치에서 옥사이드 전하의 양에 따른 브레이크다운 전압의 변화를 보여주는 그래프이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)의 브레이크다운 전압(BVces[V])과 종래의 반도체 장치의 브레이크다운 전압(BVces[V]) 모두 옥사이드 전하(Oxide Charge[ion/cm2])의 양이 증가할수록 감소한다. 그런데, 본 발명의 일 실시예에 따른 반도체 장치(100)의 브레이크다운 전압(BVces[V])이 종래의 반도체 장치의 브레이크다운 전압(BVces[V])보다 줄어드는 정도가 더 적다. 이로부터, 본 발명의 일 실시예에 따른 반도체 장치(100)가 종래의 반도체 장치보다 옥사이드 전하(Oxide Charge[ion/cm2])의 양에 따른 브레이크다운 전압(BVces[V])의 감소를 방지하여 브레이크다운 전압(BVces[V])에 대한 신뢰성을 높일 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 장치 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 장치 101: 제 1 도전형 드리프트층
110: 제 2 도전형 웰 영역 120: 제 1 도전형 웰 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 2 도전형 컬렉터층 160: 에미터 전극
170: 컬렉터 전극 180: 제 2 도전형 가드링
190: 절연막
110: 제 2 도전형 웰 영역 120: 제 1 도전형 웰 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 2 도전형 컬렉터층 160: 에미터 전극
170: 컬렉터 전극 180: 제 2 도전형 가드링
190: 절연막
Claims (18)
- 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서,
상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 불순물로 형성된 제 1 도전형 드리프트층; 및
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 불순물로 형성된 다수의 제 2 도전형 가드링을 포함하고,
상기 제 2 도전형 가드링은 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 상기 제 2 도전형 불순물의 농도가 낮아지며,
상기 다수의 제 2 도전형 가드링은 서로 연결된 것을 특징으로 하는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에 상기 제 2 도전형 가드링과 접촉하도록 형성되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전형은 N 형인 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 1 도전형 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역;
상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성된 제 1 도전형 웰 영역; 및
상기 셀 영역에서 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 게이트 절연막 내부에 형성되는 게이트 전극; 및
상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역과 전기적으로 접속되는 에미터 전극을 포함하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 7 항에 있어서,
상기 제 2 도전형 컬렉터층과 전기적으로 접속되는 컬렉터 전극을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형인 것을 특징으로 하는 반도체 장치. - 제 1 면과 제 2 면을 가지는 제 1 도전형 불순물로 형성된 제 1 도전형 드리프트층;
상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 불순물로 형성된 제 2 도전형 웰 영역;
상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성되는 제 1 도전형 불순물로 형성된 제 1 도전형 웰 영역;
상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막; 및
상기 제 2 도전형 웰 영역의 최외측에 위치하는 상기 제 1 도전형 드리프트층의 제 1 면에서 상기 제 1 도전형 드리프트층의 내부로 형성되며, 상기 제 2 도전형 웰 영역의 최외측에 위치하는 일측으로부터 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 불순물로 형성된 다수의 제 2 도전형 가드링을 포함하고,
상기 제 2 도전형 가드링은 상기 제 2 도전형 가드링의 일측에서 타측으로 갈 수록 상기 제 2 도전형 불순물의 농도가 낮아지며, 상기 다수의 제 2 도전형 가드링은 서로 연결된 것을 특징으로 하는 반도체 장치. - 삭제
- 제 10 항에 있어서,
상기 제 2 도전형 가드링과 접촉하도록 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. - 제 10 항에 있어서,
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형인 것을 특징으로 하는 반도체 장치. - 제 10 항에 있어서,
상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함하는 것을 특징으로 하는 반도체 장치. - 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
제 1 면과 제 2 면을 가지며, 상기 셀 영역과 상기 가드링 영역이 정의된 제 1 도전형 불순물로 형성된 제 1 도전형 드리프트층을 준비하는 제 1 도전형 드리프트층 준비 단계; 및
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 불순물로 형성된 다수의 제 2 도전형 가드링을 형성하는 제 2 도전형 가드링 형성 단계를 포함하고,
상기 제 2 도전형 가드링은 상기 제 2 도전형 가드링의 일측에서 타측으로 갈 수록 상기 제 2 도전형 불순물의 농도가 낮아지며, 상기 다수의 제 2 도전형 가드링은 서로 연결된 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 제 2 도전형 가드링 형성 단계는
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면 위에 포토레지스트막을 배치하는 과정을 포함하며,
상기 포토레지스트막은 상면과 하면을 관통하는 복수의 개구를 가지며, 상기 복수의 개구는 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 작은 폭을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 16 항에 있어서,
상기 복수의 개구는 적어도 2개 이상의 개구들을 포함하는 복수의 그룹으로 나뉘며, 상기 복수의 그룹 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제 16 항에 있어서,
상기 제 2 도전형 가드링 형성 단계는
상기 포토레지스트막의 복수의 개구를 통해 상기 제 2 도전형 불순물을 상기 가드링 영역의 제 1 도전형 드리프트층에 주입하는 과정;
상기 포토레지스트막을 상기 제 1 도전형 드리프트층으로부터 제거하는 과정; 및
상기 제 2 도전형 불순물을 열 공정을 통해 확산시키는 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100130961A KR101216851B1 (ko) | 2010-12-20 | 2010-12-20 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100130961A KR101216851B1 (ko) | 2010-12-20 | 2010-12-20 | 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120069417A KR20120069417A (ko) | 2012-06-28 |
| KR101216851B1 true KR101216851B1 (ko) | 2012-12-28 |
Family
ID=46687662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100130961A KR101216851B1 (ko) | 2010-12-20 | 2010-12-20 | 반도체 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101216851B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107482050B (zh) * | 2017-08-18 | 2020-02-07 | 珠海格力电器股份有限公司 | 一种功率器件的终端结构及其制造方法 |
| KR102546335B1 (ko) * | 2018-04-24 | 2023-06-23 | 한국전자통신연구원 | 반도체 정류 소자 및 이의 제조 방법 |
| CN113809072B (zh) * | 2021-07-26 | 2024-04-02 | 浙江芯国半导体有限公司 | 一种包含肖特基二极管的电路及相关应用 |
-
2010
- 2010-12-20 KR KR1020100130961A patent/KR101216851B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120069417A (ko) | 2012-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101745776B1 (ko) | 전력용 반도체 소자 | |
| US20150179764A1 (en) | Semiconductor device and method for manufacturing same | |
| JP2009289904A (ja) | 半導体装置 | |
| KR101955055B1 (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| CN103456752A (zh) | Cmos图像传感器及其形成方法 | |
| KR101701667B1 (ko) | 트렌치 게이트 전극을 이용하는 ｉｇｂｔ | |
| EP3659180B1 (en) | Insulated gate power semiconductor device and method for manufacturing such device | |
| JP2013058575A (ja) | 半導体装置及びその製造方法 | |
| CN210110783U (zh) | 一种集成高性能的ldmos结构 | |
| CN102347366A (zh) | Mos型半导体器件及其制造方法 | |
| JP2002246597A (ja) | 半導体装置 | |
| KR20210122946A (ko) | 초접합 파워 mosfet | |
| KR101216851B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP5834200B2 (ja) | 半導体装置 | |
| US20160247847A1 (en) | Semiconductor device, imaging apparatus, and method of manufacturing semiconductor device | |
| JPWO2020075248A1 (ja) | 半導体装置及びその製造方法 | |
| KR102177257B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP5399650B2 (ja) | 半導体装置 | |
| KR102070959B1 (ko) | 파워 소자 및 그 제조방법 | |
| KR102406116B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN100502035C (zh) | 半导体器件及其制造方法 | |
| KR101949519B1 (ko) | 전력 반도체 소자 및 그 제조방법 | |
| KR100587605B1 (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| US20160049484A1 (en) | Semiconductor device | |
| CN112531026B (zh) | 横向扩散金属氧化物半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151123 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161121 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20181112 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20191112 Year of fee payment: 8 |