KR101949519B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 수평 내압 보다 수직 내압이 더 강한 제 1 영역과 수직 내압 보다 수평 내압이 더 강한 제 2 영역 사이에 배치되되, 상기 제 1 영역과 상기 제 2 영역 사이를 전기적으로 분리하도록 상기 제 1 영역에 형성된 제 1 도전형의 플로팅 영역과 상기 제 2 영역에 형성된 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역을 포함하는, 전력 반도체 소자를 제공한다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 IGBT 온/오프 상황은 물론 스위칭 상황에서도 수직 내압 및 수평 내압 특성을 강건하게 유지할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 액티브 셀 영역의 테두리에 형성된 제 1 도전형의 플로팅 영역; 링 터미네이션 영역에 형성된 제 1 도전형의 에지 도핑 영역; 및 상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이를 전기적으로 분리하도록 상기 제 1 도전형의 플로팅 영역과 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역;을 포함한다.
상기 전력 반도체 소자에서, 상기 제 2 도전형의 에지 정션 분리 영역은 상부가 하부 보다 제 2 도전형 도핑 농도가 더 높을 수 있다.
상기 전력 반도체 소자에서, 종단면에서 테두리가 닫힌 클로즈드 타입의 트렌치 게이트 전극; 상기 트렌치 게이트 전극의 내측에 형성된 제 1 도전형의 바디 영역; 및 상기 제 1 도전형의 바디 영역 내에 상기 트렌치 게이트 전극에 인접하여 배치된 제 2 도전형의 소스 영역;을 더 포함할 수 있으며, 상기 제 1 도전형의 플로팅 영역은 상기 트렌치 게이트 전극의 외측에 인접하여 배치될 수 있다.
상기 전력 반도체 소자에서, 제 1 도전형의 에지 도핑 영역은 상기 소스 영역과 연결된 제 1 배선패턴과 접촉하며, 상기 제 2 도전형의 에지 정션 분리 영역은 상기 트렌치 게이트 전극과 연결된 제 2 배선패턴과 접촉할 수 있다.
상기 전력 반도체 소자에서, 상기 링 터미네이션 영역은 상기 액티브 셀 영역의 테두리를 종단면 상에서 둘러싸는 형태를 가질 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 p형 및 n형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 수평 내압 보다 수직 내압이 더 강한 제 1 영역과 수직 내압 보다 수평 내압이 더 강한 제 2 영역 사이에 배치되되, 상기 제 1 영역과 상기 제 2 영역 사이를 전기적으로 분리하도록 상기 제 1 영역에 형성된 제 1 도전형의 플로팅 영역과 상기 제 2 영역에 형성된 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역을 포함한다.
상기 전력 반도체 소자에서, 상기 제 2 도전형의 에지 정션 분리 영역은 상부가 하부 보다 제 2 도전형 도핑 농도가 더 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 웨이퍼 상의 구분되는 소정의 영역들 상에 제 1 도전형 불순물 및 제 2 도전형의 불순물을 주입하고 확산시키는 제 1 단계; 상기 웨이퍼 상에 에피층을 형성함으로서 상기 웨이퍼와 상기 에피층으로 이루어진 기판을 형성하는 제 2 단계; 상기 기판에 트렌치 게이트 전극을 형성하고, 상기 트렌치 게이트 전극의 외측에 인접하는 제 1 도전형의 플로팅 영역을 형성하고, 상기 제 1 도전형의 플로팅 영역 보다 상기 트렌치 게이트 전극의 외측으로 더 멀리 이격되어 배치되도록 제 1 도전형의 에지 도핑 영역을 형성하는 제 3 단계; 및 상기 제 1 도전형의 플로팅 영역과 상기 제 1 도전형의 에지 도핑 영역 사이에 제 2 도전형의 불순물을 주입하고 확산시켜 제 2 도전형의 에지 정션 분리 영역을 형성하는 제 4 단계; 를 포함하되, 상기 제 4 단계에서 주입하는 제 2 도전형의 불순물의 도핑 농도는 상기 제 1 단계에서 주입하는 제 2 도전형의 불순물의 도핑 농도 보다 더 높다.
상기 전력 반도체 소자의 제조방법의 상기 제 3 단계에서 상기 제 1 도전형의 플로팅 영역은 액티브 셀 영역에 형성하고 상기 제 1 도전형의 에지 도핑 영역은 링 터미네이션 영역에 형성하는 단계를 포함하고, 상기 제 4 단계에서 상기 제 2 도전형의 에지 정션 분리 영역은 상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이의 영역에 형성하는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, IGBT 온/오프 상황은 물론 스위칭 상황에서도 수직 내압 및 수평 내압 특성을 강건하게 유지할 수 있는 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자에서 도핑 농도 프로파일을 나타내는 도면이다.
도 2는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기 포텐셜(Electric Potential) 프로파일 양상을 나타낸 도면이다.
도 3은 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기장(Electric Field) 프로파일 양상을 나타낸 도면이다.
도 4는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인의 단면방향에서 전기장을 측정한 결과를 나타낸 그래프이다.
도 5는 도 1에 도시된 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역(E1)의 단면을 도해한 도면이다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 단면을 도해한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 구성을 개요적으로 도해하는 평면도이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
도 2는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기 포텐셜(Electric Potential) 프로파일 양상을 나타낸 도면이다.
도 3은 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기장(Electric Field) 프로파일 양상을 나타낸 도면이다.
도 4는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인의 단면방향에서 전기장을 측정한 결과를 나타낸 그래프이다.
도 5는 도 1에 도시된 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역(E1)의 단면을 도해한 도면이다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 단면을 도해한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 구성을 개요적으로 도해하는 평면도이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
명세서 전체에 걸쳐서, 층 또는 영역과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 p형 및 n형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
도 1은 본 발명의 비교예에 따른 전력 반도체 소자에서 도핑 프로파일을 나타내는 도면이고, 도 2는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기 포텐셜(Electric Potential) 프로파일 양상을 나타낸 도면이고, 도 3은 도 1에 도시된 전력 반도체 소자에서 A-A' 라인을 중심으로 확인한 전기장(Electric Field) 프로파일 양상을 나타낸 도면이다.
전력 반도체 소자는 사용 및 개발 목적 상 고전압 및 고전류를 사용하는바 그에 상응하는 강건성이 담보되어야 한다. 전력 반도체 소자의 특성 중 강한 내압을 형성하기 위해서는 반도체 단면에서 수직 내압은 물론 수평으로도 강한 전계를 견뎌야 한다. 액티브 셀 영역은 반도체 단면에서 수직 방향으로 내압이 크게 걸리며, 링 터미네이션 영역은 반도체 단면에서 수평 방향으로 내압이 크게 걸린다.
도 1 내지 도 3을 참조하면, 액티브 셀 영역과 링 터미네이션 영역의 경계 영역에서는 절연(isolation) 간격이 좁아서 내압이 크게 인가될수록 상기 경계 영역 내에 위치하는 플로팅 영역 양쪽의 정션(junction) 또는 공핍(depletion)이 맞닿아 전류나 전압 특성에서 이상 현상이 발생할 수 있다.
도 4는 도 1에 도시된 전력 반도체 소자에서 A-A' 라인의 단면방향에서 전기장을 측정한 결과를 나타낸 그래프이다.
도 4를 참조하면, 온(on-state) 상태에서 채널에서 전자가 공급되지 않은 영역은 홀 인젝션(hole injection)시에 스페이스 전하(space charge) 균형이 깨지면서 홀 전하에 의해 전기장이 상승함을 확인할 수 있다. 이는 대략 130000V/cm 수준으로서, 삼차원 곡률(curvature) 효과에 따라 아발란치(avalanche) 현상이 가능한 수준이다.
도 5는 도 1에 도시된 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역(E1)의 단면을 도해한 도면이다. 도 5에서 도시된 구조체에서 좌측은 액티브 셀 영역에 해당하고, 우측은 링 터미네이션 영역에 해당한다.
도 5를 참조하면, 전력 반도체 소자는 기판(1)의 트렌치(20) 내에 배치된 게이트 전극(50)을 포함한다. 또한, 전력 반도체 소자는 기판(1) 내에서 게이트 전극(50)의 일측에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 게이트 전극(50)에 인접하여 배치된 제 2 도전형의 소스 영역(44)을 포함한다.
전력 반도체 소자는 기판(1) 내에서 게이트 전극(50)의 타측에 배치된 제 1 도전형의 플로팅 영역(30b), 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b)과 이격 배치되되 소스 영역(44)과는 전기적으로 연결된 제 1 도전형의 에지 도핑 영역(30c), 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b)과 제 1 도전형의 에지 도핑 영역(30c) 사이에 개재된 제 2 도전형의 에지 정션 분리(edge junction isolation) 영역(17)을 포함한다.
나아가, 전력 반도체 소자는 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b), 제 1 도전형의 에지 도핑 영역(30c) 및 제 2 도전형의 에지 정션 분리 영역(77, 17) 아래에 배치된 제 2 도전형의 드리프트 영역(10)을 포함한다.
제 2 도전형의 에지 정션 분리(edge junction isolation) 영역(17)에서의 제 2 도전형 도핑 농도는 제 2 도전형의 드리프트 영역(10)에서의 제 2 도전형 도핑 농도와 비교하여 비슷한 수준일 수 있다.
제 1 도전형의 에지 도핑 영역(30c)은 전력 반도체 소자의 링 터미네이션 영역에 배치된다. 제 1 도전형의 에지 도핑 영역(30c)은 기판(1) 상에 배치된 배선 패턴(68)에 의하여 소스 영역(44)과 전기적으로 연결된다. 따라서, 에지 도핑 영역(30c)은 소스 포텐셜(source potential)로 유지된다. 도면에 도시하지는 않았으나, 에지 도핑 영역(30c)과 기판(1)의 가장자리 사이에는 필드 플레이트(field plate)나 채널 스토퍼(channel stopper)와 같은 종단 구조체(edge structure)가 제공될 수 있다.
기판(1)의 상부에는 게이트 전극(50)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(69a)을 형성한다. 도전성 패턴(69a)은 콘택의 역할을 수행하며, 절연패턴(62, 66)이 개재되어 전기적으로 절연될 수 있다. 한편, 기판(1)의 하부에는 컬렉터 전극(76)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(76)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다.
도 5를 참조하면, P 타입 정션인 플로팅 영역(30b)과 에지 도핑 영역(30c)이 N 타입 정션으로 분리(isolation)되어 있다. 하지만, 전력 반도체 소자의 밀집도가 증가할수록 분리된 N 타입 정션의 폭이 좁아져서 양쪽의 정션 또는 공핍층이 맞닿게 되어 전류/전압 특성에 이상 현상이 발생할 수 있다.
도 6은 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 단면을 도해한 도면이다. 도 6에서 도시된 구조체에서 좌측은 액티브 셀 영역에 해당하고, 우측은 링 터미네이션 영역에 해당한다.
도 6을 참조하면, 전력 반도체 소자는 기판(1)의 트렌치(20) 내에 배치된 게이트 전극(50)을 포함한다. 게이트 전극(50)은 평면 상에서 볼 때 닫힌(closed type) 형상의 구조를 가질 수 있다. 예를 들어, 도 6에 도시된 소자는 클로즈드 셀(closed cell) 타입의 전력 반도체 소자로서, 기판(1)의 상면(1s)과 나란한 단면(종단면) 상에서 테두리가 닫힌 트렌치(20) 구조를 가지며, 게이트 전극(50)은 트렌치(20)를 채워 구현될 수 있다. 기판(1)은 웨이퍼와 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
또한, 전력 반도체 소자는 기판(1) 내에서 클로즈드 셀(closed cell)을 구성하는 게이트 전극(50)의 내측에 배치된 제 1 도전형의 바디 영역(42)과 제 1 도전형의 바디 영역(42) 내에 게이트 전극(50)에 인접하여 배치된 제 2 도전형의 소스 영역(44)을 포함한다.
전력 반도체 소자는 기판(1) 내에서 클로즈드 셀(closed cell)을 구성하는 게이트 전극(50)의 외측에 배치된 제 1 도전형의 플로팅 영역(30b), 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b)과 이격 배치되되 소스 영역(44)과는 전기적으로 연결된 제 1 도전형의 에지 도핑 영역(30c), 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b)과 제 1 도전형의 에지 도핑 영역(30c) 사이에 개재된 제 2 도전형의 에지 정션 분리(edge junction isolation) 영역(77, 17)을 포함한다. 제 1 도전형의 에지 도핑 영역(30c)은 소스 영역(44)과 연결된 제 1 배선패턴(68, 69b)과 접촉한다. 전력 반도체 소자는 기판(1) 내에서 제 1 도전형의 플로팅 영역(30b), 제 1 도전형의 에지 도핑 영역(30c) 및 제 2 도전형의 에지 정션 분리 영역(77, 17) 아래에 배치된 제 2 도전형의 드리프트 영역(10)을 포함한다.
제 2 도전형의 에지 정션 분리 영역(77, 17)은 상부 도핑 영역(77)과 하부 도핑 영역(17)으로 이루어진다. 상부 도핑 영역(77)은 기판(1)의 상면(1S)에서부터 아래로 신장하는 영역이며, 제 1 도전형의 플로팅 영역(30b)의 상부와 제 1 도전형의 에지 도핑 영역(30c)의 상부 사이에 개재되어 형성된다. 상부 도핑 영역(77)은 트렌치 게이트 전극(50)과 연결된 제 2 배선패턴(64)과 접촉된다. 하부 도핑 영역(17)은 상부 도핑 영역(77)의 아래에 위치하며, 제 1 도전형의 플로팅 영역(30b)의 하부와 제 1 도전형의 에지 도핑 영역(30c)의 하부 사이에 개재되어 형성된다.
제 2 도전형의 에지 정션 분리 영역(77, 17)의 제 2 도전형 도핑 농도는 제 2 도전형의 드리프트 영역(10)의 제 2 도전형 도핑 농도 보다 더 높도록 구성된다. 제 2 도전형의 에지 정션 분리 영역의 상부 도핑 영역(77)은 제 2 도전형의 에지 정션 분리 영역의 하부 도핑 영역(17) 보다 제 2 도전형 도핑 농도가 더 높도록 구성된다. 나아가, 제 2 도전형의 에지 정션 분리 영역의 하부 도핑 영역(17)은 제 2 도전형의 드리프트 영역(10) 보다 제 2 도전형 도핑 농도가 더 높도록 구성될 수 있다.
상술한 농도 구성을 가지는 전력 반도체 소자에 따르면, 제 1 도전형의 플로팅 영역(30b)과 제 1 도전형의 에지 도핑 영역(30c) 사이에 제 2 도전형의 에지 정션 분리 영역(77, 17)을 도입함으로써 제 1 도전형의 플로팅 영역(30b)과 제 1 도전형의 에지 도핑 영역(30c) 사이에서 제 1 도전형 불순물의 확산을 방지할 수 있다. 즉, 분리된 N 타입 정션의 폭이 좁아지는 상황에서 양쪽의 정션 또는 공핍층이 맞닿게 되어 전류/전압 특성에 이상 현상이 발생하는 것을 방지할 수 있으며, IGBT 온/오프 상황은 물론 스위칭 상황에서도 수직 내압 및 수평 내압 특성을 강건하게 유지할 수 있다.
제 1 도전형의 에지 도핑 영역(30c)은 전력 반도체 소자의 링 터미네이션 영역에 배치된다. 제 1 도전형의 에지 도핑 영역(30c)은 기판(1) 상에 배치된 배선 패턴(68)에 의하여 소스 영역(44)과 전기적으로 연결된다. 따라서, 에지 도핑 영역(30c)은 소스 포텐셜(source potential)로 유지된다. 도면에 도시하지는 않았으나, 에지 도핑 영역(30c)과 기판(1)의 가장자리 사이에는 필드 플레이트(field plate)나 채널 스토퍼(channel stopper)와 같은 종단 구조체(edge structure)가 제공될 수 있다.
상기 제 1 도전형의 플로팅 영역(30b)은 액티브 셀 영역에 배치되고 상기 제 1 도전형의 에지 도핑 영역(30c)은 링 터미네이션 영역에 배치되며, 제 2 도전형의 에지 정션 분리 영역(77, 17)은 상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이의 영역에 배치된다.
기판(1)의 상부에는 게이트 전극(50)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(69a)을 형성한다. 도전성 패턴(69a)은 콘택의 역할을 수행하며, 절연패턴(62, 66)이 개재되어 전기적으로 절연될 수 있다. 한편, 기판(1)의 하부에는 컬렉터 전극(76)가 배치되며, 도면에 도시하지는 않았으나, 컬렉터 전극(76)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수 있다.
도 6을 참조하면, P 타입 정션인 플로팅 영역(30b)과 에지 도핑 영역(30c)이 N 타입 정션으로 분리(isolation)되어 있다. 제 1 도전형의 플로팅 영역(30b) 및 제 1 도전형의 에지 도핑 영역(30c) 사이에 형성된 에지 정션 분리 영역(17)의 제 2 도전형 도핑 농도(N2)는 드리프트 영역(10)의 제 2 도전형 도핑 농도 보다 상대적으로 더 높다. 이러한 구성에 의하면, 제 1 도전형의 플로팅 영역(30b)과 에지 도핑 영역(30c)의 수직 방향 두께의 중심 깊이 보다 아래에서 최대 전기장이 형성될 수 있다. 최대 전기장이 플로팅 영역(30b)과 에지 도핑 영역(30c)의 바닥까지 내려가도록 전하량 밸런스(charge balance)를 조절할 수도 있다.
이 경우, 본 구성을 가지는 전력 반도체 소자에서는 최대 전기장이 기판(1)의 상면(1s)에 형성되는 것이 아니라 플로팅 영역(30b)과 에지 도핑 영역(30c)의 하단부에 형성되므로 스위칭 상태의 홀 주입으로 인한 동적 전기장 변화에 의한 분리 영역의 내압 저하 현상을 개선할 수 있다. 즉, 종래의 분리 구조는 IGBT 스위칭 상황에서 홀 전류에 의한 동적 내압이 저하되는 구조를 가지고 있는 반면에, 본 발명의 분리 구조는 전하 공유(charge sharing) 효과를 이용한 정션을 사용하여 강건성과 공간 효율성을 확보할 수 있는 유리한 효과를 기대할 수 있다.
전력 반도체 소자는 사용 및 개발 목적 상 고전압 및 고전류를 사용하는바 그에 상응하는 강건성이 담보되어야 한다. 전력 반도체 소자의 특성 중 강한 내압을 형성하기 위해서는 반도체 단면에서 수직 내압은 물론 수평으로도 강한 전계를 견뎌야 한다. 액티브 셀 영역은 반도체 단면에서 수직 방향으로 내압이 크게 걸리며, 링 터미네이션 영역은 반도체 단면에서 수평 방향으로 내압이 크게 걸릴 수 있다. 액티브 셀 영역과 링 터미네이션 영역을 분리하는 절연부는 온/오프 시는 물론 스위칭 중에도 절연이 유지되어야 하므로, 이를 구현하기 위하여, 본 발명은 절연부를 강화하기 위하여 제 1 도전형의 플로팅 영역(30b)과 제 1 도전형의 에지 도핑 영역(30c) 사이에 제 2 도전형의 에지 정션 분리 영역(77, 17)을 삽입함으로써 양쪽의 제 1 도전형 영역의 확산을 방지한다.
다른 관점에서 본 발명을 살펴보면, 전력 반도체 소자에서 수평 내압 보다 수직 내압이 더 강한 제 1 영역과 수직 내압 보다 수평 내압이 더 강한 제 2 영역 사이에 배치되되, 제 1 도전형의 불순물을 주입하되 서로 이격되어 배치된 제 1 도전형 영역 사이에서 제 1 도전형 불순물의 확산을 방지하는 제 2 도전형의 에지 정션 분리 영역(77, 17)을 구비할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 의한 전력 반도체 소자에서 액티브 셀 영역과 링 터미네이션 영역 사이의 경계를 포함한 영역의 구성을 개요적으로 도해하는 평면도이다. 도 7a 및 도 7b에서 도시된 구조체에서 좌측은 액티브 셀 영역에 해당하고, 우측은 링 터미네이션 영역에 해당한다.
도 6, 도 7a 및 도 7b를 참조하면, 좌측의 액티브 셀 영역에서는 복수의 클로즈드 셀(closed cell)이 어레이 배열되어 있다. 각각의 클로즈드 셀에서는 게이트 전극(50)이 형성되며, 게이트 전극(50)의 내부에 제 1 콘택 패턴(69a)이 배치된다. 우측의 링 터미네이션 영역에는 제 1 도전형의 에지 도핑 영역(30c)과 전기적으로 연결되는 제 2 콘택 패턴(69b)이 배치된다. 상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이를 전기적으로 분리하는 절연부 영역에 제 2 도전형의 에지 정션 분리 영역(77)이 배치된다.
종단면 상에서, 링 터미네이션 영역은 액티브 셀 영역의 테두리를 둘러싸는 형태를 가지며, 제 2 도전형의 에지 정션 분리 영역(77)도 액티브 셀 영역의 테두리를 둘러싸는 라인 형태를 가질 수 있다(도 7b). 한편, 종단면 상에서, 링 터미네이션 영역은 액티브 셀 영역의 테두리를 둘러싸는 형태를 가지며, 제 2 도전형의 에지 정션 분리 영역(77)은 서로 이격된 복수개의 영역들이 어레이 배열된 구성을 가질 수도 있다(도 7a).
도 8 내지 도 14는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조방법을 순차적으로 도해하는 도면들이다.
먼저, 도 8을 참조하면, 웨이퍼 상의 구분되는 소정의 영역들 상에 제 1 도전형 불순물 및 제 2 도전형의 불순물을 주입한다. 예를 들어, 영역(I), 영역(III), 영역(V)에는 제 1 도전형의 불순물을 주입하여 제 1 도전형 베리어(PBL, 31)를 형성하고, 영역(II), 영역(IV)에는 제 2 도전형의 불순물을 주입하여 제 2 도전형 베리어(NBL, 11, 17)를 형성한다. 영역(II), 영역(IV)에 주입하는 제 2 도전형의 불순물의 농도(최종구조에서 에지 정션 분리 영역의 하부 도핑 영역에서의 제 2 도전형 도핑 농도)는 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도(최종구조에서 드리프트 영역에서의 제 2 도전형 도핑 농도) 보다 더 높을 수 있다.
계속하여, 도 9를 참조하면, 웨이퍼(A) 및 제 1 도전형 베리어(PBL, 31)와 제 2 도전형 베리어(NBL, 11, 17)를 덮도록 상기 웨이퍼 상에 에피층(B)을 형성한다. 웨이퍼(A) 상에 에피층(B)을 형성함으로써 웨이퍼(A)와 에피층(B)으로 이루어진 기판(1)을 형성한다.
도 10 및 도 11을 참조하면, 제 1 도전형의 불순물을 주입하여 추가적인 제 1 도전형 도핑 영역(RING, 33)을 형성하고, 제 2 도전형의 불순물을 주입하여 추가적인 제 2 도전형 도핑 영역(JFET, 13)을 형성한다. 액티브 셀 영역에서 트렌치(20)를 형성하고 전극물질을 채워 게이트 전극(50)를 구현한다.
도 12를 참조하면, 계속하여, 제 1 도전형의 불순물을 셀프 얼라인 주입하여 제 1 도전형 도핑 영역(Pbase, 35)을 형성한다. 추가로 이온주입 공정을 수행하여 소스 영역(44) 등을 형성한다. 또한, 소정의 영역(IV)에 제 2 도전형 불순물을 주입하여 초기 도핑 영역을 형성한다. 상기 초기 도핑 영역에서의 제 2 도전형 도핑 농도(N+)는 상기 웨이퍼에 함유된 제 2 도전형 도핑 농도(최종구조에서 드리프트 영역에서의 제 2 도전형 도핑 농도) 보다 더 높다. 또한, 상기 초기 도핑 영역에서의 제 2 도전형 도핑 농도(N+)는 도 8에서 설명한 영역(IV)에 주입하는 제 2 도전형의 불순물의 농도 보다 더 높다.
도 13을 참조하면, 열처리를 통한 활성화 공정을 수행하여 불순물 확산이 이루어져 도핑 영역이 완성된다. 예를 들어, 제 1 도전형의 도핑 영역(Pbase, 35)과 제 1 도전형의 도핑 영역(PBL, 31)은 도 6의 제 1 도전형의 플로팅 영역(30a)을 구성하고, 제 1 도전형의 도핑 영역(RING, 33)과 제 1 도전형의 도핑 영역(PBL, 31)은 도 6의 제 1 도전형의 플로팅 영역(30b)와 제 1 도전형의 에지 도핑 영역(30c)을 각각 구성한다. 또한, 상기 초기 도핑 영역은 기판의 하부로 확산되어 제 2 도전형의 에지 정션 분리 영역의 상부 도핑 영역(77)을 형성한다. 계속하여, 폴리실리콘을 증착한 후 소정의 영역을 식각하여 게이트 배선(64)을 형성한다.
도 14를 참조하면, 콘택 패턴(69a, 69b)을 형성하고, 배선패턴(68)을 형성하고, 기판(1)의 하부에는 컬렉터 전극(76)을 형성할 수 있다. 도면에 도시하지는 않았으나, 컬렉터 전극(76)을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수도 있다. 이에 따르면, 제 2 도전형의 에지 정션 분리 영역의 상부 도핑 영역(77)은 게이트 전극(50)과 전기적으로 연결되며, 제 1 도전형의 에지 도핑 영역(도 14에서 가장 우측의 33, 31)은 콘택 패턴(69a, 69b)과 배선패턴(68)을 통하여 소스 영역(44)과 전기적으로 연결된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
20 : 트렌치
30a, 30b : 플로팅 영역
30c : 에지 도핑 영역
42 : 바디 영역
44 : 소스 영역
50 : 게이트 전극
17 : 에지 정션 분리 영역의 하부 도핑 영역
77 : 에지 정션 분리 영역의 상부 도핑 영역
10 : 드리프트 영역
20 : 트렌치
30a, 30b : 플로팅 영역
30c : 에지 도핑 영역
42 : 바디 영역
44 : 소스 영역
50 : 게이트 전극
17 : 에지 정션 분리 영역의 하부 도핑 영역
77 : 에지 정션 분리 영역의 상부 도핑 영역
Claims (10)
- 액티브 셀 영역의 테두리에 형성된 제 1 도전형의 플로팅 영역;
링 터미네이션 영역에 형성된 제 1 도전형의 에지 도핑 영역; 및
상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이를 전기적으로 분리하도록 상기 제 1 도전형의 플로팅 영역과 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역;을 포함하고,
상기 제 2 도전형의 에지 정션 분리 영역은 상부가 하부 보다 제 2 도전형 도핑 농도가 더 높은,
전력 반도체 소자. - 삭제
- 제 1 항에 있어서,
종단면에서 테두리가 닫힌 클로즈드 타입의 트렌치 게이트 전극; 상기 트렌치 게이트 전극의 내측에 형성된 제 1 도전형의 바디 영역; 및 상기 제 1 도전형의 바디 영역 내에 상기 트렌치 게이트 전극에 인접하여 배치된 제 2 도전형의 소스 영역;을 더 포함하되,
상기 제 1 도전형의 플로팅 영역은 상기 트렌치 게이트 전극의 외측에 인접하여 배치된, 전력 반도체 소자. - 액티브 셀 영역의 테두리에 형성된 제 1 도전형의 플로팅 영역;
링 터미네이션 영역에 형성된 제 1 도전형의 에지 도핑 영역; 및
상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이를 전기적으로 분리하도록 상기 제 1 도전형의 플로팅 영역과 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역;
을 포함하고,
종단면에서 테두리가 닫힌 클로즈드 타입의 트렌치 게이트 전극; 상기 트렌치 게이트 전극의 내측에 형성된 제 1 도전형의 바디 영역; 및 상기 제 1 도전형의 바디 영역 내에 상기 트렌치 게이트 전극에 인접하여 배치된 제 2 도전형의 소스 영역;을 더 포함하되,
상기 제 1 도전형의 플로팅 영역은 상기 트렌치 게이트 전극의 외측에 인접하여 배치되고,
상기 제 1 도전형의 에지 도핑 영역은 상기 소스 영역과 연결된 제 1 배선패턴과 접촉하며, 상기 제 2 도전형의 에지 정션 분리 영역은 상기 트렌치 게이트 전극과 연결된 제 2 배선패턴과 접촉하는, 전력 반도체 소자. - 제 1 항 또는 제 4 항에 있어서,
상기 링 터미네이션 영역은 상기 액티브 셀 영역의 테두리를 종단면 상에서 둘러싸는 형태를 가지는, 전력 반도체 소자. - 제 1 항 또는 제4 항에 있어서,
상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 p형 및 n형 중 각각 어느 하나인, 전력 반도체 소자. - 전력 반도체 소자에서 수평 내압 보다 수직 내압이 더 강한 제 1 영역과 수직 내압 보다 수평 내압이 더 강한 제 2 영역 사이에 배치되되, 상기 제 1 영역과 상기 제 2 영역 사이를 전기적으로 분리하도록 상기 제 1 영역에 형성된 제 1 도전형의 플로팅 영역과 상기 제 2 영역에 형성된 상기 제 1 도전형의 에지 도핑 영역 사이에 개재되되, 상기 제 1 도전형의 플로팅 영역 및 상기 제 1 도전형의 에지 도핑 영역의 하단에 위치한 드리프트 영역 보다 제 2 도전형 도핑 농도가 더 높은, 제 2 도전형의 에지 정션 분리 영역을 포함하고,
상기 제 2 도전형의 에지 정션 분리 영역은 상부가 하부 보다 제 2 도전형 도핑 농도가 더 높은,
전력 반도체 소자. - 삭제
- 웨이퍼 상의 구분되는 소정의 영역들 상에 제 1 도전형 불순물 및 제 2 도전형의 불순물을 주입하고 확산시키는 제 1 단계;
상기 웨이퍼 상에 에피층을 형성함으로서 상기 웨이퍼와 상기 에피층으로 이루어진 기판을 형성하는 제 2 단계;
상기 기판에 트렌치 게이트 전극을 형성하고, 상기 트렌치 게이트 전극의 외측에 인접하는 제 1 도전형의 플로팅 영역을 형성하고, 상기 제 1 도전형의 플로팅 영역 보다 상기 트렌치 게이트 전극의 외측으로 더 멀리 이격되어 배치되도록 제 1 도전형의 에지 도핑 영역을 형성하는 제 3 단계; 및
상기 제 1 도전형의 플로팅 영역과 상기 제 1 도전형의 에지 도핑 영역 사이에 제 2 도전형의 불순물을 주입하고 확산시켜 제 2 도전형의 에지 정션 분리 영역을 형성하는 제 4 단계; 를 포함하되,
상기 제 4 단계에서 주입하는 제 2 도전형의 불순물의 도핑 농도는 상기 제 1 단계에서 주입하는 제 2 도전형의 불순물의 도핑 농도 보다 더 높은 것을 특징으로 하는, 전력 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 제 3 단계에서 상기 제 1 도전형의 플로팅 영역은 액티브 셀 영역에 형성하고 상기 제 1 도전형의 에지 도핑 영역은 링 터미네이션 영역에 형성하는 단계를 포함하고, 상기 제 4 단계에서 상기 제 2 도전형의 에지 정션 분리 영역은 상기 액티브 셀 영역과 상기 링 터미네이션 영역 사이의 영역에 형성하는 단계를 포함하는, 전력 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200105379A (ko) * | 2019-11-01 | 2020-09-07 | (주)엔터랩 | 전문가에 의해 생성되는 프로젝트 결과물을 블록체인에 저장된 빅데이터 기반으로 관리하는 방법 및 시스템 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040238884A1 (en) * | 2003-05-26 | 2004-12-02 | Masahiro Tanaka | Power semiconductor device |
| JP2006005248A (ja) * | 2004-06-18 | 2006-01-05 | Toshiba Corp | 絶縁ゲート型半導体装置 |
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2017
- 2017-06-27 KR KR1020170081455A patent/KR101949519B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20040238884A1 (en) * | 2003-05-26 | 2004-12-02 | Masahiro Tanaka | Power semiconductor device |
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| KR102240888B1 (ko) | 2019-11-01 | 2021-04-15 | (주)엔터랩 | 전문가에 의해 생성되는 프로젝트 결과물을 블록체인에 저장된 빅데이터 기반으로 관리하는 방법 및 시스템 |
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| Publication number | Publication date |
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| KR20190001450A (ko) | 2019-01-04 |
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