JPH10242164A - 縦型パワー半導体装置の製造方法 - Google Patents
縦型パワー半導体装置の製造方法Info
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- JPH10242164A JPH10242164A JP9039559A JP3955997A JPH10242164A JP H10242164 A JPH10242164 A JP H10242164A JP 9039559 A JP9039559 A JP 9039559A JP 3955997 A JP3955997 A JP 3955997A JP H10242164 A JPH10242164 A JP H10242164A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 縦型のＭＯＳＦＥＴの微細化に伴う耐圧低下
の抑止に関する。 【解決手段】 ゲート電極１６、及び絶縁層１５の島領
域１５Ａをマスクとして基板表面に環状の逆導電型のチ
ャネルベース領域１３、及び環状のソース領域１７を形
成し、ゲート電極１６を被覆する絶縁膜２１をマスクと
して開口部に前記環状のチャネルベース領域で囲まれた
領域に前記チャネルベース領域１３の底面より浅い逆導
電型の高濃度不純物領域１４を形成する。
の抑止に関する。 【解決手段】 ゲート電極１６、及び絶縁層１５の島領
域１５Ａをマスクとして基板表面に環状の逆導電型のチ
ャネルベース領域１３、及び環状のソース領域１７を形
成し、ゲート電極１６を被覆する絶縁膜２１をマスクと
して開口部に前記環状のチャネルベース領域で囲まれた
領域に前記チャネルベース領域１３の底面より浅い逆導
電型の高濃度不純物領域１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は縦型パワー半導体装
置の製造方法に関する。
置の製造方法に関する。
【０００２】
【従来の技術】以下で、従来例に係る縦型のパワーＭＯ
ＳＦＥＴ（以下で縦ＭＯＳと称する）について図面を参
照しながら説明する。この縦ＭＯＳの構造について最初
に図７の断面図を参照しながら説明する。図７は、従来
の縦ＭＯＳの構造を説明する断面図である。
ＳＦＥＴ（以下で縦ＭＯＳと称する）について図面を参
照しながら説明する。この縦ＭＯＳの構造について最初
に図７の断面図を参照しながら説明する。図７は、従来
の縦ＭＯＳの構造を説明する断面図である。
【０００３】この装置は、図７に示すように、Ｎ+ 型の
半導体基板１の表層に、エピタキシャル成長によってＮ
- 型の共通ドレイン層２が形成され、この共通ドレイン
層２の表層にＰ型のチャネルベース領域３が形成されて
いる。このＰ型チャネルベース領域３の表層にはＮ+ 型
不純物が拡散されて形成されるソース領域層６が形成さ
れ、ソース領域６の近傍に、絶縁膜５を介してゲート電
極４が形成されている。
半導体基板１の表層に、エピタキシャル成長によってＮ
- 型の共通ドレイン層２が形成され、この共通ドレイン
層２の表層にＰ型のチャネルベース領域３が形成されて
いる。このＰ型チャネルベース領域３の表層にはＮ+ 型
不純物が拡散されて形成されるソース領域層６が形成さ
れ、ソース領域６の近傍に、絶縁膜５を介してゲート電
極４が形成されている。
【０００４】また、Ｐ型チャネルベース領域３のほぼ中
央には、高濃度のＢ+ が拡散されてなるＰ+ 型高濃度層
７が形成されている。このＰ+ 型高濃度層７は、アバラ
ンシェブレークダウン耐量を向上する目的で設けられて
いる。以下で上記縦ＭＯＳの構造について図８を参照し
ながら説明する。図９は、上記の縦ＭＯＳの上面図であ
る。なお、図７は、図９のＡ−Ａ線断面図となってい
る。
央には、高濃度のＢ+ が拡散されてなるＰ+ 型高濃度層
７が形成されている。このＰ+ 型高濃度層７は、アバラ
ンシェブレークダウン耐量を向上する目的で設けられて
いる。以下で上記縦ＭＯＳの構造について図８を参照し
ながら説明する。図９は、上記の縦ＭＯＳの上面図であ
る。なお、図７は、図９のＡ−Ａ線断面図となってい
る。
【０００５】図９に示すように、このＭＯＳＦＥＴは矩
形のチャネルベース領域３が複数マトリクス状に配置さ
れ、その間の領域（図９中の斜線部領域）内にゲート電
極４が配置されている（以下でこのような構造をメッシ
ュ構造と称する）。なお、図９においては、ゲート電極
４上に形成された絶縁膜５は、説明の都合上図示してい
ない。
形のチャネルベース領域３が複数マトリクス状に配置さ
れ、その間の領域（図９中の斜線部領域）内にゲート電
極４が配置されている（以下でこのような構造をメッシ
ュ構造と称する）。なお、図９においては、ゲート電極
４上に形成された絶縁膜５は、説明の都合上図示してい
ない。
【０００６】図９において、一点鎖線に囲まれた領域７
はＰ+ 型高濃度層７である。図７の断面図や図９の上面
図に示すように、Ｐ+ 型高濃度層７はいわゆる円筒近似
の形状になっているので、電圧印加によって生成される
空乏層に誘起される電荷が局所的に集中することを避け
ることができ、電界集中を防止することで当該縦ＭＯＳ
の耐圧低下を抑止することが可能となる構造になってい
る。
はＰ+ 型高濃度層７である。図７の断面図や図９の上面
図に示すように、Ｐ+ 型高濃度層７はいわゆる円筒近似
の形状になっているので、電圧印加によって生成される
空乏層に誘起される電荷が局所的に集中することを避け
ることができ、電界集中を防止することで当該縦ＭＯＳ
の耐圧低下を抑止することが可能となる構造になってい
る。
【０００７】
【発明が解決しようとする課題】このような縦ＭＯＳ
は、最近微細化が進んでいるが、この微細化が進むこと
によりＰ+ 型高濃度層７の径が狭まってしまう。すなわ
ち、かかるＰ+ 型高濃度層７は、ボロン不純物の拡散に
よって形成されるが、この拡散工程において予め形成し
ておく不純物注入用のマスクの窓の径が微細化によって
狭まり、その狭い窓から不純物注入をすることにより、
Ｐ+ 型高濃度層の径もまた狭まってしまうので、図８に
示すようにこの部分の形状がいわゆる球形近似の形状と
なってしまう（図８における７Ａ）。なお、図８は微細
化が進んだ縦ＭＯＳの構造を説明する断面図であって、
図９のＡ−Ａ線断面図となっている。図９の点線で囲ま
れた領域がこのＰ+ 型高濃度層７Ａである。このよう
に、上面からみても矩形にならずほぼ円形になってしま
うため、この部分での形状はまさしく球形近似の形状と
なってしまう。
は、最近微細化が進んでいるが、この微細化が進むこと
によりＰ+ 型高濃度層７の径が狭まってしまう。すなわ
ち、かかるＰ+ 型高濃度層７は、ボロン不純物の拡散に
よって形成されるが、この拡散工程において予め形成し
ておく不純物注入用のマスクの窓の径が微細化によって
狭まり、その狭い窓から不純物注入をすることにより、
Ｐ+ 型高濃度層の径もまた狭まってしまうので、図８に
示すようにこの部分の形状がいわゆる球形近似の形状と
なってしまう（図８における７Ａ）。なお、図８は微細
化が進んだ縦ＭＯＳの構造を説明する断面図であって、
図９のＡ−Ａ線断面図となっている。図９の点線で囲ま
れた領域がこのＰ+ 型高濃度層７Ａである。このよう
に、上面からみても矩形にならずほぼ円形になってしま
うため、この部分での形状はまさしく球形近似の形状と
なってしまう。
【０００８】このように、素子の微細化に伴い、Ｐ+ 型
高濃度層７Ａの形状が球形近似になることにより、電圧
印加によって生成される空乏層に誘起される電荷がこの
球面に集中し、当該縦ＭＯＳの耐圧が、予め予期してい
た値よりも低下してしまうという問題が生じていた。本
発明は、上述した事情に鑑みて成されたものであり、製
造工程数を増加することなく、微細化に伴う球形近似に
よる耐圧特性低下を抑制する縦型パワー半導体装置の製
造方法を提供する。
高濃度層７Ａの形状が球形近似になることにより、電圧
印加によって生成される空乏層に誘起される電荷がこの
球面に集中し、当該縦ＭＯＳの耐圧が、予め予期してい
た値よりも低下してしまうという問題が生じていた。本
発明は、上述した事情に鑑みて成されたものであり、製
造工程数を増加することなく、微細化に伴う球形近似に
よる耐圧特性低下を抑制する縦型パワー半導体装置の製
造方法を提供する。
【０００９】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、以下の製造方法を採用した。即ち、本
発明の縦型パワー半導体装置の製造方法は、一導電型の
半導体基板上にドレイン領域となる一導電型のエピタキ
シャル層を形成する工程と、前記基板上に複数の開口
部、及び、その開口部内に島領域を有する絶縁膜を形成
する工程と、前記絶縁膜の開口部内の外側直下にチャネ
ルを形成するゲート電極を形成する工程と、前記ゲート
電極、及び前記絶縁層の前記島領域をマスクとして前記
基板表面に逆導電型不純物を注入・拡散してチャネルを
形成する環状の逆導電型のチャネルベース領域、及び前
記チャネルベース領域内に一導電型の不純物を注入・拡
散して一導電型の環状のソース領域を形成する工程と、
前記基板表面に絶縁膜を形成し、前記ゲート電極を被覆
すると共に高濃度不純物領域を形成する領域上に開口部
を形成する工程と、前記絶縁膜をマスクとして前記開口
部に逆導電型の不純物を注入・拡散して前記環状のチャ
ネルベース領域で囲まれた領域に前記チャネルベース領
域の底面より浅い逆導電型の高濃度不純物領域を形成す
る工程とを具備したことを特徴としている。
解決するために、以下の製造方法を採用した。即ち、本
発明の縦型パワー半導体装置の製造方法は、一導電型の
半導体基板上にドレイン領域となる一導電型のエピタキ
シャル層を形成する工程と、前記基板上に複数の開口
部、及び、その開口部内に島領域を有する絶縁膜を形成
する工程と、前記絶縁膜の開口部内の外側直下にチャネ
ルを形成するゲート電極を形成する工程と、前記ゲート
電極、及び前記絶縁層の前記島領域をマスクとして前記
基板表面に逆導電型不純物を注入・拡散してチャネルを
形成する環状の逆導電型のチャネルベース領域、及び前
記チャネルベース領域内に一導電型の不純物を注入・拡
散して一導電型の環状のソース領域を形成する工程と、
前記基板表面に絶縁膜を形成し、前記ゲート電極を被覆
すると共に高濃度不純物領域を形成する領域上に開口部
を形成する工程と、前記絶縁膜をマスクとして前記開口
部に逆導電型の不純物を注入・拡散して前記環状のチャ
ネルベース領域で囲まれた領域に前記チャネルベース領
域の底面より浅い逆導電型の高濃度不純物領域を形成す
る工程とを具備したことを特徴としている。
【００１０】上述したように、ゲート電極、及び絶縁層
の前記島領域をマスクとして基板表面に環状の逆導電型
のチャネルベース領域、及び環状のソース領域を形成
し、ゲート電極を被覆する絶縁膜をマスクとして開口部
に前記環状のチャネルベース領域で囲まれた領域に前記
チャネルベース領域の底面より浅い逆導電型の高濃度不
純物領域を形成することにより、同一のマスクでチャネ
ルベース領域及びソース領域、また、専用のマスクを用
いることなく高濃度不純物領域を形成することができ、
最小限のマスク数で素子の微細化に伴う耐圧特性の低下
を抑制した縦型パワー半導体装置を製造することができ
る。
の前記島領域をマスクとして基板表面に環状の逆導電型
のチャネルベース領域、及び環状のソース領域を形成
し、ゲート電極を被覆する絶縁膜をマスクとして開口部
に前記環状のチャネルベース領域で囲まれた領域に前記
チャネルベース領域の底面より浅い逆導電型の高濃度不
純物領域を形成することにより、同一のマスクでチャネ
ルベース領域及びソース領域、また、専用のマスクを用
いることなく高濃度不純物領域を形成することができ、
最小限のマスク数で素子の微細化に伴う耐圧特性の低下
を抑制した縦型パワー半導体装置を製造することができ
る。
【００１１】
【発明の実施の形態】以下に、本発明の縦型パワー半導
体装置の製造方法の一実施形態について説明する。先
ず、図１に示すように、半導体基板１１の一主面上にエ
ピタキシャル成長法でドレイン領域となるＮ- 型のエピ
タキシャル層１２を形成する。そのエピタキシャル層１
２上にシリコン酸化膜（ＳｉＯ2）等の絶縁膜１５を所
定の膜厚で形成する。複数の素子領域にあたる絶縁膜１
５には、規則的に配列された開口部２０が形成され、そ
の開口部２０内には絶縁膜１５と連続した島領域１５Ａ
が形成され、開口部２０内部に環状領域２０Ａを形成す
る。素子領域となる開口部２０内の絶縁膜１５の膜厚
は、不純物をエピタキシャル層表面に注入可能な膜厚で
あり、開口部２０の以外の絶縁膜１５の膜厚は、不純物
がエピタキシャル層表面に注入されない膜厚に形成す
る。
体装置の製造方法の一実施形態について説明する。先
ず、図１に示すように、半導体基板１１の一主面上にエ
ピタキシャル成長法でドレイン領域となるＮ- 型のエピ
タキシャル層１２を形成する。そのエピタキシャル層１
２上にシリコン酸化膜（ＳｉＯ2）等の絶縁膜１５を所
定の膜厚で形成する。複数の素子領域にあたる絶縁膜１
５には、規則的に配列された開口部２０が形成され、そ
の開口部２０内には絶縁膜１５と連続した島領域１５Ａ
が形成され、開口部２０内部に環状領域２０Ａを形成す
る。素子領域となる開口部２０内の絶縁膜１５の膜厚
は、不純物をエピタキシャル層表面に注入可能な膜厚で
あり、開口部２０の以外の絶縁膜１５の膜厚は、不純物
がエピタキシャル層表面に注入されない膜厚に形成す
る。
【００１２】具体的には、不純物注入の加速電圧の大き
さによって異なるが、開口部２０が形成されない絶縁膜
１５の膜厚を約６０００オングストローム、開口部２０
内の絶縁層１５Ｂの膜厚を約１０００オングストローム
に形成する。この両者の膜厚は、上記したように、不純
物の加速電圧、或いは絶縁膜１５の材質等によって異な
る。ここで、重要なことは、絶縁膜１５に開口部２０を
形成し、その開口部２０内に島領域１５Ａを形成し、開
口部２０内部に環状領域２０Ａを形成する事にある。
さによって異なるが、開口部２０が形成されない絶縁膜
１５の膜厚を約６０００オングストローム、開口部２０
内の絶縁層１５Ｂの膜厚を約１０００オングストローム
に形成する。この両者の膜厚は、上記したように、不純
物の加速電圧、或いは絶縁膜１５の材質等によって異な
る。ここで、重要なことは、絶縁膜１５に開口部２０を
形成し、その開口部２０内に島領域１５Ａを形成し、開
口部２０内部に環状領域２０Ａを形成する事にある。
【００１３】エピタキシャル層１２上に上記した絶縁膜
１５を形成した後、絶縁膜１５全面にポリシリコンを所
定の膜厚で堆積し、選択的にパターニングしてゲート電
極１６を形成する。ゲート電極１６は開口部２０の環状
領域２０Ａの外側領域にチャネルを形成するようにゲー
ト電極１６の一部分が開口部２０内の環状領域２０Ａ内
に配置するように形成する。ゲート電極１６を形成した
絶縁膜１５は開口部２０の環状領域２０Ａと環状領域２
０Ａで囲まれた島状領域１５Ａのみが露出されることに
なる。
１５を形成した後、絶縁膜１５全面にポリシリコンを所
定の膜厚で堆積し、選択的にパターニングしてゲート電
極１６を形成する。ゲート電極１６は開口部２０の環状
領域２０Ａの外側領域にチャネルを形成するようにゲー
ト電極１６の一部分が開口部２０内の環状領域２０Ａ内
に配置するように形成する。ゲート電極１６を形成した
絶縁膜１５は開口部２０の環状領域２０Ａと環状領域２
０Ａで囲まれた島状領域１５Ａのみが露出されることに
なる。
【００１４】次に、図２に示すように、ゲート電極１６
及び絶縁膜１５の島領域１５Ａをマスクにして、開口部
２０内の環状領域２０Ａにボロン（Ｂ+ ）などのＰ型不
純物を注入・拡散して、Ｐ+ 型のチャネルベース領域１
３を形成する。このとき、開口部２０内には上記したよ
うに島領域１５Ａが形成され、島領域１５Ａ直下のエピ
タキシャル層表面には、Ｐ型不純物が注入されないた
め、エピタキシャル層１２には環状のチャネルベース領
域１３を形成することができる。
及び絶縁膜１５の島領域１５Ａをマスクにして、開口部
２０内の環状領域２０Ａにボロン（Ｂ+ ）などのＰ型不
純物を注入・拡散して、Ｐ+ 型のチャネルベース領域１
３を形成する。このとき、開口部２０内には上記したよ
うに島領域１５Ａが形成され、島領域１５Ａ直下のエピ
タキシャル層表面には、Ｐ型不純物が注入されないた
め、エピタキシャル層１２には環状のチャネルベース領
域１３を形成することができる。
【００１５】次に、図３に示すように、上記したゲート
電極１６及び絶縁膜１５の島領域１５Ａを再度マスクに
して、リン（Ｐ+ ）などのＮ型不純物を注入・拡散して
環状のチャネルベース領域１３内にソース領域層１７を
形成する。次に、図４に示すように、全面をＣＶＤ等に
より所定の他の絶縁膜２１を形成してゲート電極１６を
被覆した後に、絶縁膜１５の開口部２０領域の絶縁膜１
５及び２１を除去して、環状のチャネルベース領域１３
及び環状のソース領域１７を形成したエピタキシャル層
１２表面を露出させる。その露出された領域に高濃度の
ボロン（Ｂ+ ）を注入・拡散して環状に形成されたチャ
ネルベース領域１３で囲まれた領域内にチャネルベース
領域１３よりも浅いＰ++型の高濃度不純物領域１４を形
成する。このボロンの注入量は、ソース領域１７のイオ
ン注入量よりすくないのでソース領域１７上からボロン
を注入しても高濃度不純物領域１４を形成することがで
きる。
電極１６及び絶縁膜１５の島領域１５Ａを再度マスクに
して、リン（Ｐ+ ）などのＮ型不純物を注入・拡散して
環状のチャネルベース領域１３内にソース領域層１７を
形成する。次に、図４に示すように、全面をＣＶＤ等に
より所定の他の絶縁膜２１を形成してゲート電極１６を
被覆した後に、絶縁膜１５の開口部２０領域の絶縁膜１
５及び２１を除去して、環状のチャネルベース領域１３
及び環状のソース領域１７を形成したエピタキシャル層
１２表面を露出させる。その露出された領域に高濃度の
ボロン（Ｂ+ ）を注入・拡散して環状に形成されたチャ
ネルベース領域１３で囲まれた領域内にチャネルベース
領域１３よりも浅いＰ++型の高濃度不純物領域１４を形
成する。このボロンの注入量は、ソース領域１７のイオ
ン注入量よりすくないのでソース領域１７上からボロン
を注入しても高濃度不純物領域１４を形成することがで
きる。
【００１６】次に、図５に示すように、高濃度不純物領
域１４を形成した後、全面にアルミニウムを蒸着してソ
ース領域１７を共通接続する電極配線１８を形成し、パ
ワー半導体装置が完成する。この製造方法では、先ず第
１に、ゲート電極１６及び絶縁膜１５の島領域１５Ａを
マスクにして、環状のチャネルベース領域１３及びソー
ス領域層１７を形成しているために、マスク数を増加す
ることなく製造工程を削減することができる。第２に、
チャネルベース領域１３の大部分及びその中央部の領域
を全て露出させてボロン（Ｂ+ ）を注入、拡散して高濃
度不純物領域１４を形成している。
域１４を形成した後、全面にアルミニウムを蒸着してソ
ース領域１７を共通接続する電極配線１８を形成し、パ
ワー半導体装置が完成する。この製造方法では、先ず第
１に、ゲート電極１６及び絶縁膜１５の島領域１５Ａを
マスクにして、環状のチャネルベース領域１３及びソー
ス領域層１７を形成しているために、マスク数を増加す
ることなく製造工程を削減することができる。第２に、
チャネルベース領域１３の大部分及びその中央部の領域
を全て露出させてボロン（Ｂ+ ）を注入、拡散して高濃
度不純物領域１４を形成している。
【００１７】この注入の際のマスクは、ゲート電極１６
を被覆する周辺の絶縁膜１５のみであるため、従来に比
して不純物の注入口を広くとることができる。従って、
微細化に伴ってこの注入口が狭まったとしても、注入、
拡散後に形成される高濃度不純物領域１４の形状、特に
その底面は、図５及び図６に示すように、環状に形成さ
れたチャネルベース領域１３に囲まれた領域内に略フラ
ット形状に形成され、図８及び図９に示すような球形近
似の形状にはならないので、耐圧特性の優れた半導体装
置を提供することができる。
を被覆する周辺の絶縁膜１５のみであるため、従来に比
して不純物の注入口を広くとることができる。従って、
微細化に伴ってこの注入口が狭まったとしても、注入、
拡散後に形成される高濃度不純物領域１４の形状、特に
その底面は、図５及び図６に示すように、環状に形成さ
れたチャネルベース領域１３に囲まれた領域内に略フラ
ット形状に形成され、図８及び図９に示すような球形近
似の形状にはならないので、耐圧特性の優れた半導体装
置を提供することができる。
【００１８】本発明の製造方法よって製造された半導体
装置は、上記したように、微細化とともに図８及び図９
に示すように、アバランシェ耐量向上のための高濃度不
純物領域の形状が球形近似にはならず、高濃度不純物領
域１４は略フラット面になっていることにより、この高
濃度不純物領域１４においては、電圧印加によって生じ
る空乏層に誘起される電界の局所的な集中を抑止するこ
とができるので、図９に示す従来の縦ＭＯＳデバイス構
造の耐圧低下という問題を抑止することが可能になる。
装置は、上記したように、微細化とともに図８及び図９
に示すように、アバランシェ耐量向上のための高濃度不
純物領域の形状が球形近似にはならず、高濃度不純物領
域１４は略フラット面になっていることにより、この高
濃度不純物領域１４においては、電圧印加によって生じ
る空乏層に誘起される電界の局所的な集中を抑止するこ
とができるので、図９に示す従来の縦ＭＯＳデバイス構
造の耐圧低下という問題を抑止することが可能になる。
【００１９】さらに、従来のように深いＰ+ 型のチャネ
ルベース領域を形成していないので、エピタキシャル成
長によって形成する共通ドレイン層１２の厚さを薄くす
ることが可能になり、縦ＭＯＳのオン抵抗を低減するこ
とも可能になる。なお、本実施形態では、一導電型とし
てＮ型、逆導電型としてＰ型を例にとって説明している
が、本発明はこれに限らず、逆に一導電型としてＰ型、
逆導電型としてＮ型を選択しても、同様の効果を奏す
る。
ルベース領域を形成していないので、エピタキシャル成
長によって形成する共通ドレイン層１２の厚さを薄くす
ることが可能になり、縦ＭＯＳのオン抵抗を低減するこ
とも可能になる。なお、本実施形態では、一導電型とし
てＮ型、逆導電型としてＰ型を例にとって説明している
が、本発明はこれに限らず、逆に一導電型としてＰ型、
逆導電型としてＮ型を選択しても、同様の効果を奏す
る。
【００２０】さらに、上述した本実施形態では、縦型パ
ワーＭＯＳＦＥＴについて説明したが、本発明はこれに
限定されるものではなく、絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）にも適用できることは説明するまで
もない。
ワーＭＯＳＦＥＴについて説明したが、本発明はこれに
限定されるものではなく、絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）にも適用できることは説明するまで
もない。
【００２１】
【発明の効果】以上説明したように、ゲート電極、及び
絶縁層の前記島領域をマスクとして基板表面に環状の逆
導電型のチャネルベース領域、及び環状のソース領域を
形成し、ゲート電極を被覆する絶縁膜をマスクとして開
口部に前記環状のチャネルベース領域で囲まれた領域に
前記チャネルベース領域の底面より浅い逆導電型の高濃
度不純物領域を形成することにより、同一のマスクでチ
ャネルベース領域及びソース領域、また、専用のマスク
を用いることなく高濃度不純物領域を形成することがで
き、最小限のマスク数で空乏層に誘起される電荷の局所
的な集中、これに伴う電界集中を抑止することができ、
微細化による従来の縦ＭＯＳの耐圧劣化を抑制できる縦
型パワー半導体装置を提供することができる。
絶縁層の前記島領域をマスクとして基板表面に環状の逆
導電型のチャネルベース領域、及び環状のソース領域を
形成し、ゲート電極を被覆する絶縁膜をマスクとして開
口部に前記環状のチャネルベース領域で囲まれた領域に
前記チャネルベース領域の底面より浅い逆導電型の高濃
度不純物領域を形成することにより、同一のマスクでチ
ャネルベース領域及びソース領域、また、専用のマスク
を用いることなく高濃度不純物領域を形成することがで
き、最小限のマスク数で空乏層に誘起される電荷の局所
的な集中、これに伴う電界集中を抑止することができ、
微細化による従来の縦ＭＯＳの耐圧劣化を抑制できる縦
型パワー半導体装置を提供することができる。
【００２２】さらに、従来のように深いチャネルベース
領域を形成していないので、エピタキシャル成長によっ
て形成する共通ドレイン層の厚さを薄くすることが可能
になり、縦ＭＯＳのオン抵抗を低減することも可能にな
る。
領域を形成していないので、エピタキシャル成長によっ
て形成する共通ドレイン層の厚さを薄くすることが可能
になり、縦ＭＯＳのオン抵抗を低減することも可能にな
る。
【図１】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図２】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図３】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図４】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図５】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図６】本発明の実施形態に係るパワー半導体装置の製
造方法を説明する断面図。
造方法を説明する断面図。
【図７】従来の縦ＭＯＳの構造を説明する断面図であ
る。
る。
【図８】従来の縦ＭＯＳの問題点を説明する断面図であ
る。
る。
【図９】従来の縦ＭＯＳの構造を説明する上面図であ
る。
る。
Claims (1)
- 【請求項１】 一導電型の半導体基板上にドレイン領域
となる一導電型のエピタキシャル層を形成する工程と、 前記基板上に複数の開口部、及び、その開口部内に島領
域を有する絶縁膜を形成する工程と、 前記絶縁膜の開口部内の外側直下にチャネルを形成する
ゲート電極を形成する工程と、 前記ゲート電極、及び前記絶縁層の前記島領域をマスク
として前記基板表面に逆導電型不純物を注入・拡散して
チャネルを形成する環状の逆導電型のチャネルベース領
域、及び前記チャネルベース領域内に一導電型の不純物
を注入・拡散して一導電型の環状のソース領域を形成す
る工程と、 前記基板表面に絶縁膜を形成し、前記ゲート電極を被覆
すると共に高濃度不純物領域を形成する領域上に開口部
を形成する工程と、 前記絶縁膜をマスクとして前記開口部に逆導電型の不純
物を注入・拡散して前記環状のチャネルベース領域で囲
まれた領域に前記チャネルベース領域の底面より浅い逆
導電型の高濃度不純物領域を形成する工程とを具備した
ことを特徴とする縦型パワー半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039559A JPH10242164A (ja) | 1997-02-24 | 1997-02-24 | 縦型パワー半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039559A JPH10242164A (ja) | 1997-02-24 | 1997-02-24 | 縦型パワー半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242164A true JPH10242164A (ja) | 1998-09-11 |
Family
ID=12556438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9039559A Pending JPH10242164A (ja) | 1997-02-24 | 1997-02-24 | 縦型パワー半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010267767A (ja) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
-
1997
- 1997-02-24 JP JP9039559A patent/JPH10242164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010267767A (ja) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
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