JPH0286171A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH0286171A JPH0286171A JP63236412A JP23641288A JPH0286171A JP H0286171 A JPH0286171 A JP H0286171A JP 63236412 A JP63236412 A JP 63236412A JP 23641288 A JP23641288 A JP 23641288A JP H0286171 A JPH0286171 A JP H0286171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子、特に縦型パワーＭＯＳＦＥＴ（
メタル・オキサイド・セミコンダクタ型電界効果トラン
ジスタ）単体または縦型パワーＭＯＳＦＥＴを組み込ん
だＭＯ３ＩＣ等の半導体素子およびその製造方法に関す
る。
メタル・オキサイド・セミコンダクタ型電界効果トラン
ジスタ）単体または縦型パワーＭＯＳＦＥＴを組み込ん
だＭＯ３ＩＣ等の半導体素子およびその製造方法に関す
る。
〔従来の技術〕
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッ
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーＭＯ５ＦＥＴについては、たとえ
ば、日本ニス・ニス・ティ株式会社発行「ソリッド ス
テート テクノロジー（ｓｏｌｉｄ ５ｔａＬｅ
ｔｅｃｈｎ。
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーＭＯ５ＦＥＴについては、たとえ
ば、日本ニス・ニス・ティ株式会社発行「ソリッド ス
テート テクノロジー（ｓｏｌｉｄ ５ｔａＬｅ
ｔｅｃｈｎ。
−Ｉｏｇｙ）日本版Ｊ １９８６年１月号、昭和６０年
１２月１５日発行、Ｐ４４〜Ｐ５０に記載されている。
１２月１５日発行、Ｐ４４〜Ｐ５０に記載されている。
この文献には、縦型パワーＭＯＳＦＥＴとして、ＶｉＭ
ＯＳＦＥＴ、ＵＩＭＯＳＦＥＴ二重拡散ＭＯ５（ＶＤＭ
Ｏ３）ＦＥＴが紹介されている。
ＯＳＦＥＴ、ＵＩＭＯＳＦＥＴ二重拡散ＭＯ５（ＶＤＭ
Ｏ３）ＦＥＴが紹介されている。
一方、米国特許第４．３７６．２８６号には、縦型Ｍ
ＯＳ Ｆ Ｅ Ｔ’のドレイン表面に高濃度ｎ÷形層を
ソースより深く設け、これによってオン抵抗（Ｒｏｓ）
を低くする例が開示されている。
ＯＳ Ｆ Ｅ Ｔ’のドレイン表面に高濃度ｎ÷形層を
ソースより深く設け、これによってオン抵抗（Ｒｏｓ）
を低くする例が開示されている。
従来の典型的な縦型パワーＭＯＳＦＥＴは、第９図の模
式図に示されるような構造となっている。
式図に示されるような構造となっている。
この縦型パワーＭＯＳＦＥＴは、たとえば、ｎ＋形のシ
リコンからなる半導体基板１の主面に設けられたｎ−形
層からなるエピタキシャル層２の表層部に、二重拡散に
よってｐ形のベース領域３およびこのベース領域３の表
層部に設けられるｎ◆形のソース領域４を形成する。こ
の二重拡散の拡散長の差がチャネル５となる。また、前
記半導体基ｖｉｉおよびエピタキシャル１１２はドレイ
ン領域６となるとともに、前記二重拡散領域は近接して
設けられる結果、隣合うベース領域３間に挟まれた領域
に二点鎖線で取り囲まれるようなＪＦＥＴ部７が形成さ
れる。また、このＪＦＥＴ部７．チャネル５に亘ってゲ
ート酸化１ｌ１８が設けられるとともに、このゲート酸
化膜８上にはゲート電極９が形成される。電流は、ゲー
ト（Ｇ）に所定の電圧が印加された状態下で下部ドレイ
ン（Ｄ）から上方に向かい、チャネル５を通リソース（
Ｓ）に抜ける。
リコンからなる半導体基板１の主面に設けられたｎ−形
層からなるエピタキシャル層２の表層部に、二重拡散に
よってｐ形のベース領域３およびこのベース領域３の表
層部に設けられるｎ◆形のソース領域４を形成する。こ
の二重拡散の拡散長の差がチャネル５となる。また、前
記半導体基ｖｉｉおよびエピタキシャル１１２はドレイ
ン領域６となるとともに、前記二重拡散領域は近接して
設けられる結果、隣合うベース領域３間に挟まれた領域
に二点鎖線で取り囲まれるようなＪＦＥＴ部７が形成さ
れる。また、このＪＦＥＴ部７．チャネル５に亘ってゲ
ート酸化１ｌ１８が設けられるとともに、このゲート酸
化膜８上にはゲート電極９が形成される。電流は、ゲー
ト（Ｇ）に所定の電圧が印加された状態下で下部ドレイ
ン（Ｄ）から上方に向かい、チャネル５を通リソース（
Ｓ）に抜ける。
ところで、パワーＭＯＳＦＥＴの特性を左右するものの
一つとしてオン抵抗があり、前記文献にも記載されてい
るように、オン抵抗低減°のために各種の構造が開発さ
れている。オン抵抗Ｒ０Ｎは、チャネル部の抵抗Ｒ，，
ＪＦＥＴ部の抵抗ＲＪ。
一つとしてオン抵抗があり、前記文献にも記載されてい
るように、オン抵抗低減°のために各種の構造が開発さ
れている。オン抵抗Ｒ０Ｎは、チャネル部の抵抗Ｒ，，
ＪＦＥＴ部の抵抗ＲＪ。
エピタキシャル層を含む基板の抵抗Ｒ８の和となる。こ
のうち、２５０■〜５００Ｖ耐圧の素子では、前記抵抗
（拡がり抵抗）ＲＪの占める割合が、たとえば、４０％
程度と大きいため、Ｒ，を低減することがオン抵抗Ｒ０
Ｈの低減に繋がる。
のうち、２５０■〜５００Ｖ耐圧の素子では、前記抵抗
（拡がり抵抗）ＲＪの占める割合が、たとえば、４０％
程度と大きいため、Ｒ，を低減することがオン抵抗Ｒ０
Ｈの低減に繋がる。
前記一対のベース領域３に挟まれるＪＦＥＴ部７の抵抗
成分Ｒ，を低減する構造としては、第１０図に示される
ように、ベース接合を浅くしてＪＦＥＴ部７の断面積を
小さくする構造があるが、この構造は拡散深さが浅いた
め、ベース領域周縁曲面部分１０の接合の曲率が小さ（
なり、耐圧が低下してしまう。
成分Ｒ，を低減する構造としては、第１０図に示される
ように、ベース接合を浅くしてＪＦＥＴ部７の断面積を
小さくする構造があるが、この構造は拡散深さが浅いた
め、ベース領域周縁曲面部分１０の接合の曲率が小さ（
なり、耐圧が低下してしまう。
また、前記米国特許第４．３７６．２８６号に記載され
ているように、ドレイン表面、すなわち、前記ＪＦＥＴ
部を高濃度にし、ＪＦＥＴ部の抵抗を小さくしてオン抵
抗Ｒ０，を小さくする構造も開発されている。
ているように、ドレイン表面、すなわち、前記ＪＦＥＴ
部を高濃度にし、ＪＦＥＴ部の抵抗を小さくしてオン抵
抗Ｒ０，を小さくする構造も開発されている。
また、第１１図に示されるように、前記ＪＦＥＴ部に溝
１１を設け、ＪＦＥＴ部７を薄くすることによってＲＪ
を低減する構造、いわゆる■溝ＭＯＳＦＥＴ、Ｕ溝ＭＯ
ＳＦＥＴも開発されている。
１１を設け、ＪＦＥＴ部７を薄くすることによってＲＪ
を低減する構造、いわゆる■溝ＭＯＳＦＥＴ、Ｕ溝ＭＯ
ＳＦＥＴも開発されている。
しかし、この構造では、溝１１の底部のエツジ１２で電
界集中を起こし、耐圧（ドレイン耐圧）が損なわれるお
それがある。
界集中を起こし、耐圧（ドレイン耐圧）が損なわれるお
それがある。
本発明の目的はオン抵抗を小さくできる縦型パワーＭＯ
ＳＦＥＴを提供することにある。
ＳＦＥＴを提供することにある。
本発明の他の目的はドレイン耐圧の高い縦型パワーＭＯ
Ｓ Ｆ ＥＴを提供することにある。
Ｓ Ｆ ＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の縦型パワーＭＯＳ Ｆ ＥＴは、従
来のＵ溝ＭＯＳ Ｆ ＥＴと略同様な構造となっていて
、溝底は平坦な構造となるとともに、この溝の側面にソ
ース領域を露出させ、かつ前記ソース領域とドレイン領
域に至るチャネル領域は前記溝側面から溝底の平坦部分
にまで達する領域に形成されている。また、前記ドレイ
ン領域とチャネル形成領域（ベース領域）との界面の周
縁部分の曲率は溝形成前の拡散で形成される結果、基板
主面とチャネル形成領域底との間隔に対応する長さ以上
の長さを半径とするような緩やかな曲率となっている。
来のＵ溝ＭＯＳ Ｆ ＥＴと略同様な構造となっていて
、溝底は平坦な構造となるとともに、この溝の側面にソ
ース領域を露出させ、かつ前記ソース領域とドレイン領
域に至るチャネル領域は前記溝側面から溝底の平坦部分
にまで達する領域に形成されている。また、前記ドレイ
ン領域とチャネル形成領域（ベース領域）との界面の周
縁部分の曲率は溝形成前の拡散で形成される結果、基板
主面とチャネル形成領域底との間隔に対応する長さ以上
の長さを半径とするような緩やかな曲率となっている。
上記した手段によれば、本発明の縦型パワーＭＯＳＦＥ
Ｔは、従来（７）Ｕ溝ＭＯＳＦＥＴと略同様な構造とな
っていて、溝底は平坦な構造となるとともに、この溝の
側面にソース領域を露出させ、かつ前記ソース領域とド
レイン領域に至るチャネル領域は前記溝側面から溝底の
平坦部分にまで達する領域に形成されていることから、
一対のチャネル形成領域（ベース領域）間のＪＦＥＴ部
の断面積は小さくなり、抵抗ＲＪが低減され、縦型ＭＯ
ＳＦＥＴのオン抵抗が小さくなる。また、前記ドレイン
領域とチャネル形成領域との界面、すなわち、ベース領
域周縁局面部分の曲率は溝形成前の拡散で形成される結
果、基板主面とチャネル形成領域底との間隔に対応する
長さ以上の長さを半径とする結果、緩やかな曲率となり
、ドレイン耐圧も高くできる。
Ｔは、従来（７）Ｕ溝ＭＯＳＦＥＴと略同様な構造とな
っていて、溝底は平坦な構造となるとともに、この溝の
側面にソース領域を露出させ、かつ前記ソース領域とド
レイン領域に至るチャネル領域は前記溝側面から溝底の
平坦部分にまで達する領域に形成されていることから、
一対のチャネル形成領域（ベース領域）間のＪＦＥＴ部
の断面積は小さくなり、抵抗ＲＪが低減され、縦型ＭＯ
ＳＦＥＴのオン抵抗が小さくなる。また、前記ドレイン
領域とチャネル形成領域との界面、すなわち、ベース領
域周縁局面部分の曲率は溝形成前の拡散で形成される結
果、基板主面とチャネル形成領域底との間隔に対応する
長さ以上の長さを半径とする結果、緩やかな曲率となり
、ドレイン耐圧も高くできる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例による縦型パワーＭＯＳＦＥ
Ｔの一部を示す斜視図、第２図〜第６図は同じく縦型パ
ワーＭＯＳＦＥＴの製造における各段階でのワークであ
るウェハを示す図であって、第２図はチャネル形成領域
形成のためのｐ＄ｓＩ域およびｐ◆形領領域形成された
ウェハの断面図、第３図はソース領域形成のためのｎ◆
形領領域形成されたウェハの断面図、第４図は溝が形成
されたウェハの断面図、第５図はゲート酸化膜およびゲ
ート電極が形成されたウェハの断面図、第６図はポリシ
リコン膜およびソース電極が形成されたウェハの断面図
である。
Ｔの一部を示す斜視図、第２図〜第６図は同じく縦型パ
ワーＭＯＳＦＥＴの製造における各段階でのワークであ
るウェハを示す図であって、第２図はチャネル形成領域
形成のためのｐ＄ｓＩ域およびｐ◆形領領域形成された
ウェハの断面図、第３図はソース領域形成のためのｎ◆
形領領域形成されたウェハの断面図、第４図は溝が形成
されたウェハの断面図、第５図はゲート酸化膜およびゲ
ート電極が形成されたウェハの断面図、第６図はポリシ
リコン膜およびソース電極が形成されたウェハの断面図
である。
この実施例の縦型パワーＭＯＳ Ｆ ＥＴにおけるその
要部、すなわち、セル部分は、第１図に示されるような
構造となっている。同図において、−点鎖線間Ｗが断面
的な単一のセル１５部分（セル長さ）であり、−点鎖線
枠で囲まれる領域が平面的に見た単一のセル１５部分で
ある。このようなセル１５は、単一の縦型パワーＭＯＳ
ＦＥＴにあって、縦横に規則正しく多数配設されている
。
要部、すなわち、セル部分は、第１図に示されるような
構造となっている。同図において、−点鎖線間Ｗが断面
的な単一のセル１５部分（セル長さ）であり、−点鎖線
枠で囲まれる領域が平面的に見た単一のセル１５部分で
ある。このようなセル１５は、単一の縦型パワーＭＯＳ
ＦＥＴにあって、縦横に規則正しく多数配設されている
。
セル１５は、不純物濃度が１０”ｃｍ−’程度となる厚
さ１００μｍ前後のｎ÷形（第１導電形）のシリコンか
らなる半導体基板１の主面（上面）に設けられる。すな
わち、半導体基板１の主面には不純物濃度が１０”ｃｍ
−’程度となる厚さ１０μｍ前後のｎ−形のエピタキシ
ャル層２が設けられているとともに、このエピタキシャ
ル層２の表層部には不純物濃度が１０ ”ｃ ｒｒｒ”
程度となる厚さ５〜６μｍのｐ形のチャネル形成領域（
ベース領域）１６が設けられている。このチャネル形成
領域１６は平面的に見て略矩形状となり、前記半導体基
板１の主面に縦横に規則正しく設けられている。また、
これらチャネル形成領域１６間の半導体基板１の主面に
は、深さ３μｍ〜４μｍの溝１１が設けられている。し
たがって、この溝１１は半導体基板１の主面に格子状に
設けられることになり、溝１１に取り囲まれた領域がセ
ル１５になる。
さ１００μｍ前後のｎ÷形（第１導電形）のシリコンか
らなる半導体基板１の主面（上面）に設けられる。すな
わち、半導体基板１の主面には不純物濃度が１０”ｃｍ
−’程度となる厚さ１０μｍ前後のｎ−形のエピタキシ
ャル層２が設けられているとともに、このエピタキシャ
ル層２の表層部には不純物濃度が１０ ”ｃ ｒｒｒ”
程度となる厚さ５〜６μｍのｐ形のチャネル形成領域（
ベース領域）１６が設けられている。このチャネル形成
領域１６は平面的に見て略矩形状となり、前記半導体基
板１の主面に縦横に規則正しく設けられている。また、
これらチャネル形成領域１６間の半導体基板１の主面に
は、深さ３μｍ〜４μｍの溝１１が設けられている。し
たがって、この溝１１は半導体基板１の主面に格子状に
設けられることになり、溝１１に取り囲まれた領域がセ
ル１５になる。
一方、前記チャネル形成領域１６の表層部中央には、不
純物濃度が１０”ｃｍ−３程度となるρ◆形コンタクト
ＧＭ域１７が設けられている。また、この半導体基板１
の主面、すなわち、前記ｐ＋形コンククＨＩ域１７の周
縁部分から前記溝１１の側面に至る表ツ部には、不純物
濃度が１０”ｃｍ３程度となるソース領域４が設けられ
ている。このソース領域４は０． ５μｍ程度の厚さと
なっている。また、前記半導体基板１およびエピタキシ
ャル層２はドレイン領域６を構成している。
純物濃度が１０”ｃｍ−３程度となるρ◆形コンタクト
ＧＭ域１７が設けられている。また、この半導体基板１
の主面、すなわち、前記ｐ＋形コンククＨＩ域１７の周
縁部分から前記溝１１の側面に至る表ツ部には、不純物
濃度が１０”ｃｍ３程度となるソース領域４が設けられ
ている。このソース領域４は０． ５μｍ程度の厚さと
なっている。また、前記半導体基板１およびエピタキシ
ャル層２はドレイン領域６を構成している。
他方前記溝１１の平坦な溝底には、前記チャネル形成領
域１６とドレイン領域６との接合（界面）が達している
。溝１１の底の工ンジ１２をドレイン領域６内に露出さ
せるせことなく、チャネル形成領域１６内に位置させる
ことによって、ゲートとドレイン間で電界集中が起きる
こともなくなり、ブレークダウンの心配もなくなる。ま
た、隣合うチャネル形成領域１６の間隔ａは５μｍ〜１
０μｍとなっている。また、溝１１の底に対面する隣合
うチャネル形成領域１６間のＪＦＥＴ部７の断面積を小
さくするためにも、前記溝１１の底面とチャネル形成領
域１６との間隔すは３μｍ以下になっている。また、前
記ソース領域４から溝側面および溝底に至るチャネル５
の長さも３μｍ〜４μｍとなっている。また、前記溝１
１の平坦な底面に臨むチャネル形成領域１６のベース領
域周縁曲面部分１０の曲率半径は、前記チャネル形成領
域１６を半導体基板１の主面に拡散した際形成されるこ
とによって、少なくともチャネル形成領域１６の深さに
対応する長さ以上の長さが曲率半径となり、緩やかな曲
面となっている。これにより、ドレイン耐圧は５００Ｖ
程度と高くなる。
域１６とドレイン領域６との接合（界面）が達している
。溝１１の底の工ンジ１２をドレイン領域６内に露出さ
せるせことなく、チャネル形成領域１６内に位置させる
ことによって、ゲートとドレイン間で電界集中が起きる
こともなくなり、ブレークダウンの心配もなくなる。ま
た、隣合うチャネル形成領域１６の間隔ａは５μｍ〜１
０μｍとなっている。また、溝１１の底に対面する隣合
うチャネル形成領域１６間のＪＦＥＴ部７の断面積を小
さくするためにも、前記溝１１の底面とチャネル形成領
域１６との間隔すは３μｍ以下になっている。また、前
記ソース領域４から溝側面および溝底に至るチャネル５
の長さも３μｍ〜４μｍとなっている。また、前記溝１
１の平坦な底面に臨むチャネル形成領域１６のベース領
域周縁曲面部分１０の曲率半径は、前記チャネル形成領
域１６を半導体基板１の主面に拡散した際形成されるこ
とによって、少なくともチャネル形成領域１６の深さに
対応する長さ以上の長さが曲率半径となり、緩やかな曲
面となっている。これにより、ドレイン耐圧は５００Ｖ
程度と高くなる。
また、前記溝１１の表面を被うようにゲート酸化膜８が
設けられている。このゲート酸化膜８は、その厚さが５
００人〜１０００人となっている。
設けられている。このゲート酸化膜８は、その厚さが５
００人〜１０００人となっている。
また、前記ゲート酸化膜８上にはポリシリコンからなる
ゲート電極９が設けられている。また、前記ゲート電極
９の上面および側面は絶縁膜１８で被われている。この
絶縁膜１８は、たとえば、厚さ８０００人のＰＳＧＩｌ
ｊ！（リンシリケートガラス膜）によって形成され、前
記ゲート電極９を被うとともに、溝１１の縁かられずか
に張り出してソース領域４の一部をも被うようになって
いる。また、前記絶縁膜１８およびソース領域４ならび
に露出するチャネル形成領域１６の表面には、厚さが数
μｍとなるアルミニウム（Ａｌｌ）からなるソース電極
１９が設けられている。さらに、前記半導体基板１の裏
面（下面）には、厚さ数μｍのドレイン電極２０が設け
られている。
ゲート電極９が設けられている。また、前記ゲート電極
９の上面および側面は絶縁膜１８で被われている。この
絶縁膜１８は、たとえば、厚さ８０００人のＰＳＧＩｌ
ｊ！（リンシリケートガラス膜）によって形成され、前
記ゲート電極９を被うとともに、溝１１の縁かられずか
に張り出してソース領域４の一部をも被うようになって
いる。また、前記絶縁膜１８およびソース領域４ならび
に露出するチャネル形成領域１６の表面には、厚さが数
μｍとなるアルミニウム（Ａｌｌ）からなるソース電極
１９が設けられている。さらに、前記半導体基板１の裏
面（下面）には、厚さ数μｍのドレイン電極２０が設け
られている。
つぎに、このような縦型パワーＭＯＳＦＥＴの製造方法
について説明する。
について説明する。
縦型パワーＭＯＳ Ｆ ＥＴの製造にあっては、第２図
に示されるように、ｎ１形（第１導電型）のシリコンか
らなる半導体基板１の主面にｎ−形のエピタキシャル層
２を有するウェハ（半導体薄板）２１が用意される。こ
の半導体基板１はその不純物濃度が１０”ｃｍ−’とな
っている。また、前記エピタキシャル層２はその厚さが
１０μｍ程度となっているとともに、不純物濃度はｌ
Ｑ Ｉ Ｓ ｃｍ１程度となっている。このウェハ２１
はその主面に部分的に絶縁膜２２が設けられ、かつこの
絶縁膜２２をマスクとしてボロン（Ｂ１）が二重に拡散
される。この二重拡散によって深さ５μｍ〜６μｍの最
終的にチャネル形成領域１６となるｐ影領域（第２導電
型領域）２３と、この第２導電型領域２３の表層部中央
に形成される深さ２μｍ〜３μｍ程度のｐ＋形コンタク
ト領域１７が設けられる。前記第２導電型領域２３の不
純物４度は１０”ｃｍ□３となり、闇値を決定する４度
となっている。また、前記ｐ十形コンタクト領域１７は
１０１″ｃ ｍ−”と不純物濃度が高くなっている。
に示されるように、ｎ１形（第１導電型）のシリコンか
らなる半導体基板１の主面にｎ−形のエピタキシャル層
２を有するウェハ（半導体薄板）２１が用意される。こ
の半導体基板１はその不純物濃度が１０”ｃｍ−’とな
っている。また、前記エピタキシャル層２はその厚さが
１０μｍ程度となっているとともに、不純物濃度はｌ
Ｑ Ｉ Ｓ ｃｍ１程度となっている。このウェハ２１
はその主面に部分的に絶縁膜２２が設けられ、かつこの
絶縁膜２２をマスクとしてボロン（Ｂ１）が二重に拡散
される。この二重拡散によって深さ５μｍ〜６μｍの最
終的にチャネル形成領域１６となるｐ影領域（第２導電
型領域）２３と、この第２導電型領域２３の表層部中央
に形成される深さ２μｍ〜３μｍ程度のｐ＋形コンタク
ト領域１７が設けられる。前記第２導電型領域２３の不
純物４度は１０”ｃｍ□３となり、闇値を決定する４度
となっている。また、前記ｐ十形コンタクト領域１７は
１０１″ｃ ｍ−”と不純物濃度が高くなっている。
つぎに、前記絶縁膜２２は除去される。その後、第３図
に示されるように、再び前記ウェハ２１の主面には、部
分的に絶縁膜２４が設けられる。すなわち、この絶縁［
２４は前記ｐ十形コンタクト領域１７の中央に設けられ
る。そして、この絶縁膜２４をマスクとして燐（ｐ＋）
が拡散されて、第３図に示されるように、隣合うセル１
５のｐ＋十形ンタク）？Ｊ域１７間に不純物濃度が１０
”ｃｍ−３となるｎ１形領域（第１導電型領域）２５が
形成される。この第１導電型領域２５はその中央部分が
除去されて最終的にはソース領域４となる。
に示されるように、再び前記ウェハ２１の主面には、部
分的に絶縁膜２４が設けられる。すなわち、この絶縁［
２４は前記ｐ十形コンタクト領域１７の中央に設けられ
る。そして、この絶縁膜２４をマスクとして燐（ｐ＋）
が拡散されて、第３図に示されるように、隣合うセル１
５のｐ＋十形ンタク）？Ｊ域１７間に不純物濃度が１０
”ｃｍ−３となるｎ１形領域（第１導電型領域）２５が
形成される。この第１導電型領域２５はその中央部分が
除去されて最終的にはソース領域４となる。
この第１導電型領域２５は０．５μｍ程度の深さに設け
られる。
られる。
つぎに、前記絶縁膜２４は除去される。その後、第４図
に示されるように、前記ウェハ２１の主面には、絶縁膜
２６が部分的に設けられる。そして、この絶縁膜２６を
マスクとして異方性エツチングが施される。このエツチ
ングによって、隣合う第２導電型領域２３の周縁部分お
よび前記第１導電型領域２５の中央部分が除去されて、
底が平坦となる溝１１が形成される。この溝１１の形成
によって、前記第１導電型領域２５は部分されてそれぞ
れ溝側面に一端を露出するソース領域４となるとともに
、前記第２導電型領域２３はチャネル形成領域（ベース
領域）１６となる。前記溝１１は３μｍ〜４μｍの深さ
に形成され、この溝１１の溝底面と前記チャネル形成領
域１６の底面との間隔すは、前記溝１１の溝底に対面し
かつ隣合うチャネル形成＠ＴＩ域１６間に形成されるＪ
ＦＥＴ部７の断面積を小さくするように３μｍ以下と小
さくなっている。また、結晶面（１１１）が現れる溝１
１の溝側面に沿う前記ソース領域４からドレイン領域６
に至るチャネル５の長さは３μｍ〜４μｍ程度となる。
に示されるように、前記ウェハ２１の主面には、絶縁膜
２６が部分的に設けられる。そして、この絶縁膜２６を
マスクとして異方性エツチングが施される。このエツチ
ングによって、隣合う第２導電型領域２３の周縁部分お
よび前記第１導電型領域２５の中央部分が除去されて、
底が平坦となる溝１１が形成される。この溝１１の形成
によって、前記第１導電型領域２５は部分されてそれぞ
れ溝側面に一端を露出するソース領域４となるとともに
、前記第２導電型領域２３はチャネル形成領域（ベース
領域）１６となる。前記溝１１は３μｍ〜４μｍの深さ
に形成され、この溝１１の溝底面と前記チャネル形成領
域１６の底面との間隔すは、前記溝１１の溝底に対面し
かつ隣合うチャネル形成＠ＴＩ域１６間に形成されるＪ
ＦＥＴ部７の断面積を小さくするように３μｍ以下と小
さくなっている。また、結晶面（１１１）が現れる溝１
１の溝側面に沿う前記ソース領域４からドレイン領域６
に至るチャネル５の長さは３μｍ〜４μｍ程度となる。
この結果、前記ＪＦＥＴ部７の断面積が小さくなること
によって、抵抗Ｒ４が小さくなる。また、前記溝１１の
平坦な溝底のエツジ１２は、半導体基板１およびエピタ
キシャル層２によって構成されるドレイン領域６内に露
出させるせことなく、チャネル形成領域１６内に位置す
るように形成されている。したがって、この構造によれ
ば、ゲートとドレイン間で電界集中が起きることもなく
なり、ブレークダウンの心配もなくなる。
によって、抵抗Ｒ４が小さくなる。また、前記溝１１の
平坦な溝底のエツジ１２は、半導体基板１およびエピタ
キシャル層２によって構成されるドレイン領域６内に露
出させるせことなく、チャネル形成領域１６内に位置す
るように形成されている。したがって、この構造によれ
ば、ゲートとドレイン間で電界集中が起きることもなく
なり、ブレークダウンの心配もなくなる。
つぎに、前記絶縁膜２６は除去される。その後、第５図
に示されるように、前記溝１１の表面には、５００人〜
１０００人の厚さのゲート酸化膜８が形成されるととも
に、このゲート酸化１ｉ１Ｂ上には厚さ８０００人のポ
リシリコンからなるゲート電８ｉ９が常用のホトリソグ
ラフィによって形成される。
に示されるように、前記溝１１の表面には、５００人〜
１０００人の厚さのゲート酸化膜８が形成されるととも
に、このゲート酸化１ｉ１Ｂ上には厚さ８０００人のポ
リシリコンからなるゲート電８ｉ９が常用のホトリソグ
ラフィによって形成される。
つぎに、前記ウェハ２１の主面には、第６図に示される
ように、前記ゲート酸化膜８およびゲート電極９を被う
ように、常用のフォトリソグラフィによって厚さ８００
０人のＰＳＧ膜からなる絶縁膜１８が形成される。これ
によって前記絶縁膜１８から外れたウェハ２１主面領域
には、ソース領域４およびｐ十形コンタクト領域１７が
露出する。つぎに、前記ウェハ２１の主面全域に数μｍ
の厚さにアルミニウム（Ａｉ）を蒸着してソース電極１
９を形成する。その後、前記半導体基板１を所望の厚さ
除去し、かつウェハ２１裏面にドレイン電極２０を形成
する。このウェハ２１は所望の寸法で縦横に分断され、
たとえば、第１図にその一部を示す縦型パワーＭＯ３，
ＦＥＴを製造する。
ように、前記ゲート酸化膜８およびゲート電極９を被う
ように、常用のフォトリソグラフィによって厚さ８００
０人のＰＳＧ膜からなる絶縁膜１８が形成される。これ
によって前記絶縁膜１８から外れたウェハ２１主面領域
には、ソース領域４およびｐ十形コンタクト領域１７が
露出する。つぎに、前記ウェハ２１の主面全域に数μｍ
の厚さにアルミニウム（Ａｉ）を蒸着してソース電極１
９を形成する。その後、前記半導体基板１を所望の厚さ
除去し、かつウェハ２１裏面にドレイン電極２０を形成
する。このウェハ２１は所望の寸法で縦横に分断され、
たとえば、第１図にその一部を示す縦型パワーＭＯ３，
ＦＥＴを製造する。
このような構造にあっては、コレクタとなる前記ｎ形の
半導体基板１およびエピタキシャル層２と、ベースとな
るｐ形のチャネル形成領域１６およびｐ÷十形コンタク
ト領域１７、エミッタとなるｎ◆形のソース領域４とに
よって寄生ｎｐｎ型バイポーラトランジスタが形成され
る。そして前記寄生ｎｐｎ型バイポーラトランジスタは
、特に、前記ベースの寄生抵抗が大きいとＭＯＳ Ｆ
ＥＴの動作を阻害する。すなわち、前記Ｐ形のチャネル
形成領域１６の濃度が低いと抵抗が大きくなり、ベース
領域に、リーク電流が発生した場合、電圧降下によって
ベース・エミッタ間電圧ｖＢ！が大きくなり、寄生ｎｐ
ｎ型バイポーラトランジスタが動作してしまい、ｎ十形
ソース領域４（エミッタ）と、ｎ−１１のエピタキシャ
ル層２（コレクタ）との間に電流バスができてしまう。
半導体基板１およびエピタキシャル層２と、ベースとな
るｐ形のチャネル形成領域１６およびｐ÷十形コンタク
ト領域１７、エミッタとなるｎ◆形のソース領域４とに
よって寄生ｎｐｎ型バイポーラトランジスタが形成され
る。そして前記寄生ｎｐｎ型バイポーラトランジスタは
、特に、前記ベースの寄生抵抗が大きいとＭＯＳ Ｆ
ＥＴの動作を阻害する。すなわち、前記Ｐ形のチャネル
形成領域１６の濃度が低いと抵抗が大きくなり、ベース
領域に、リーク電流が発生した場合、電圧降下によって
ベース・エミッタ間電圧ｖＢ！が大きくなり、寄生ｎｐ
ｎ型バイポーラトランジスタが動作してしまい、ｎ十形
ソース領域４（エミッタ）と、ｎ−１１のエピタキシャ
ル層２（コレクタ）との間に電流バスができてしまう。
この結果、ＭＯＳＦＥＴでは、正常なトランジスタ動作
が不可能になる。そこで、この実施例では、ベースにお
いて、不純物濃度が高くなるｐ十形コンタクト領域１７
を設けることによって、ベースの寄生抵抗を下げてベー
ス・エミッタ間電圧■１が大となるのを防止する構造と
しである。したがって、この実施例の場合には、前記ｐ
十形コンタク）ｆｉＪｌ域１７の不純物濃度は１０”ｃ
ｍ−３と高くなっている。これに対して、前記チャネル
形成領域１６は、闇値を決定する層となることから、不
純物濃度は１０ ” ｃ ｍ”と前記ｐ十形コンタクト
領域１７に比較して低くなっている。
が不可能になる。そこで、この実施例では、ベースにお
いて、不純物濃度が高くなるｐ十形コンタクト領域１７
を設けることによって、ベースの寄生抵抗を下げてベー
ス・エミッタ間電圧■１が大となるのを防止する構造と
しである。したがって、この実施例の場合には、前記ｐ
十形コンタク）ｆｉＪｌ域１７の不純物濃度は１０”ｃ
ｍ−３と高くなっている。これに対して、前記チャネル
形成領域１６は、闇値を決定する層となることから、不
純物濃度は１０ ” ｃ ｍ”と前記ｐ十形コンタクト
領域１７に比較して低くなっている。
このような縦型パワーＭＯＳＦＥＴにあっては、つぎの
ような効果を奏することになる。
ような効果を奏することになる。
（１）本発明の縦型パワーＭＯＳ Ｆ ＥＴは、チャネ
ル形成領域（ベース領域）の周縁の曲面部分の曲率は、
半導体基板の主面に深い拡散を施す結果形成される結果
、前記拡散法さに対応する以上の曲率半径となるため、
緩やかな曲面となり、ドレイン耐圧が高くなるという効
果が得られる。
ル形成領域（ベース領域）の周縁の曲面部分の曲率は、
半導体基板の主面に深い拡散を施す結果形成される結果
、前記拡散法さに対応する以上の曲率半径となるため、
緩やかな曲面となり、ドレイン耐圧が高くなるという効
果が得られる。
（２）本発明の縦型パワーＭＯＳ Ｆ ＥＴは、チャネ
ル形成領域（ベース領域）を半導体基板の主面に深く拡
散を行うことによって形成しているが、その後溝を形成
しているため、ＪＦＥＴ部は浅くなり、ＪＦＥＴ部の拡
がり抵抗Ｒ４が小さ（なるという効果が得られる。
ル形成領域（ベース領域）を半導体基板の主面に深く拡
散を行うことによって形成しているが、その後溝を形成
しているため、ＪＦＥＴ部は浅くなり、ＪＦＥＴ部の拡
がり抵抗Ｒ４が小さ（なるという効果が得られる。
（３）上記（２）により、本発明によれば、縦型パワー
ＭＯＳＦＥＴのオン抵抗を低減できるという効果が得ら
れる。オン抵抗の低減率はドレイン耐圧５００■クラス
で１５〜２０％にも及ぶ。
ＭＯＳＦＥＴのオン抵抗を低減できるという効果が得ら
れる。オン抵抗の低減率はドレイン耐圧５００■クラス
で１５〜２０％にも及ぶ。
（４）上記（３）により、本発明の縦型パワーＭＯＳＦ
ＥＴは、同一のチップサイズで比較すると高性能化がで
き、また、性能を一定にするとチンブシュリンク化が可
能となり原価低減が図れるという効果が得られる。
ＥＴは、同一のチップサイズで比較すると高性能化がで
き、また、性能を一定にするとチンブシュリンク化が可
能となり原価低減が図れるという効果が得られる。
（５）本発明の縦型パワーＭＯＳ Ｆ ＥＴは溝を有す
るが、この溝の溝底のエツジ部分はドレイン領域には露
出せず、チャネル形成領域（ベース領域）に位置するよ
うに形成されていることから、ゲートとドレイン間で電
界集中が起きることもなくなり、ブレークダウンの心配
もなくなるという効果が得られる。
るが、この溝の溝底のエツジ部分はドレイン領域には露
出せず、チャネル形成領域（ベース領域）に位置するよ
うに形成されていることから、ゲートとドレイン間で電
界集中が起きることもなくなり、ブレークダウンの心配
もなくなるという効果が得られる。
（６）本発明の縦型パワーＭＯＳＦＥＴは、ソース領域
を溝斜面に形成されることから、寄生バイポーラトラン
ジスタのベース抵抗を下がり、破壊耐量が向上するとい
う効果が得られる。
を溝斜面に形成されることから、寄生バイポーラトラン
ジスタのベース抵抗を下がり、破壊耐量が向上するとい
う効果が得られる。
（７）本発明の継型パワーＭＯＳＦＥＴは、チャネル形
成領域（ベース領域）にｐ＋十形コンタクト領域設けた
構造となっていることから、ベース領域の濃度を高くで
きるため、ベースの寄生抵抗の増大が抑止され、寄生ｎ
ｐｎ型バイポーラトランジスタが動作しなくなり、縦型
パワーＭＯＳＦＥＴの動作が安定し、信頬性が高くなる
という効果が得られる。
成領域（ベース領域）にｐ＋十形コンタクト領域設けた
構造となっていることから、ベース領域の濃度を高くで
きるため、ベースの寄生抵抗の増大が抑止され、寄生ｎ
ｐｎ型バイポーラトランジスタが動作しなくなり、縦型
パワーＭＯＳＦＥＴの動作が安定し、信頬性が高くなる
という効果が得られる。
（８）上記（１）〜（７）により、本発明によれば、オ
ン抵抗が小さくかつ耐圧が高い小型化可能な縦型パワー
ＭＯＳＦＥＴを提供することができるという相乗効果が
得られる。
ン抵抗が小さくかつ耐圧が高い小型化可能な縦型パワー
ＭＯＳＦＥＴを提供することができるという相乗効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第７図は前記
チャネル形成領域１６およびこのチャネル形成領域１６
間のＪＦＥＴ部７の不純物濃度を高くした例である。こ
の構造によれば、ＪＦＥＴ部７の表層部を不純物濃度が
高い高不純物濃度領域２７としであることから、拡がり
抵抗Ｒ，かさらに小さくなり、さらにオン抵抗を小さく
できる。すなわち、この例では、オン抵抗のさらなる低
減とともに、ドレイン耐圧の向上も達成できる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第７図は前記
チャネル形成領域１６およびこのチャネル形成領域１６
間のＪＦＥＴ部７の不純物濃度を高くした例である。こ
の構造によれば、ＪＦＥＴ部７の表層部を不純物濃度が
高い高不純物濃度領域２７としであることから、拡がり
抵抗Ｒ，かさらに小さくなり、さらにオン抵抗を小さく
できる。すなわち、この例では、オン抵抗のさらなる低
減とともに、ドレイン耐圧の向上も達成できる。
第８図は前記チャネル形成領域１６およびこのチャネル
形成領域１６間のＪＦＥＴ部７を前記チャネル形成領域
１６のエピタキシャル成長時に製造した例である。すな
わち、前記ＪＦＥＴ部７はチャネル形成領域１６をエピ
タキシャル成長させる前に埋め込み層を設けておき、エ
ピタキシャル成長時にこの埋め込み層を拡散させて埋め
込み拡散層２８を形成することによって形成するもので
ある。なお、この構造でもＪＦＥＴ部７の不純物濃度を
高くすることによって抵抗Ｒ４をさらに小さくすること
ができる。
形成領域１６間のＪＦＥＴ部７を前記チャネル形成領域
１６のエピタキシャル成長時に製造した例である。すな
わち、前記ＪＦＥＴ部７はチャネル形成領域１６をエピ
タキシャル成長させる前に埋め込み層を設けておき、エ
ピタキシャル成長時にこの埋め込み層を拡散させて埋め
込み拡散層２８を形成することによって形成するもので
ある。なお、この構造でもＪＦＥＴ部７の不純物濃度を
高くすることによって抵抗Ｒ４をさらに小さくすること
ができる。
また、前記溝を形成する方法としては、ＬＯＣＯ８法を
利用しても良い。すなわち、ＬＯＣＯ３法で形成した絶
縁膜を除去することによって、側面が緩やかな斜面とな
る溝を形成することができる。
利用しても良い。すなわち、ＬＯＣＯ３法で形成した絶
縁膜を除去することによって、側面が緩やかな斜面とな
る溝を形成することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型パワーＭＯＳＦ
ＥＴの製造技術に適用した場合について説明したが、そ
れに限定されるもの、ではなく、このような縦型パワー
ＭＯＳＦＥＴを組み込んだパワーＭ、０３ＩＣあるいは
Ｉ ＧＢＴに適用できる。
をその背景となった利用分野である縦型パワーＭＯＳＦ
ＥＴの製造技術に適用した場合について説明したが、そ
れに限定されるもの、ではなく、このような縦型パワー
ＭＯＳＦＥＴを組み込んだパワーＭ、０３ＩＣあるいは
Ｉ ＧＢＴに適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明の縦型パワーＭＯＳＦＥＴは、従来のＵ溝ＭＯＳ
Ｆ ＥＴと略同様な構造となっていて、溝底は平坦な
構造となるとともに、この溝の側面にソース領域を露出
させ、かつ前記ソース領域とドレイン領域に至るチャネ
ル領域は前記溝側面から溝底の平坦部分にまで達する領
域に形成されていることから、一対のチャネル形成領域
（ベース領域）間のＪＦＥＴ部の断面積は小さくなり、
拡がり抵抗Ｒ４が低減され、縦型ＭＯＳＦＥＴのオン抵
抗が小さくなる。また、前記ドレイン領域とチャネル形
成領域との界面の周縁部分の曲率は溝形成前の拡散で形
成される結果、基板主面とチャネル形成領域底との間隔
を半径とするような緩やかな曲率となっていることから
、ドレイン耐圧も高くできる。したがって、本発明によ
れば、耐圧が高くかつオン抵抗の小さい縦型パワーＭＯ
ＳＦＥＴを提供することができる。
Ｆ ＥＴと略同様な構造となっていて、溝底は平坦な
構造となるとともに、この溝の側面にソース領域を露出
させ、かつ前記ソース領域とドレイン領域に至るチャネ
ル領域は前記溝側面から溝底の平坦部分にまで達する領
域に形成されていることから、一対のチャネル形成領域
（ベース領域）間のＪＦＥＴ部の断面積は小さくなり、
拡がり抵抗Ｒ４が低減され、縦型ＭＯＳＦＥＴのオン抵
抗が小さくなる。また、前記ドレイン領域とチャネル形
成領域との界面の周縁部分の曲率は溝形成前の拡散で形
成される結果、基板主面とチャネル形成領域底との間隔
を半径とするような緩やかな曲率となっていることから
、ドレイン耐圧も高くできる。したがって、本発明によ
れば、耐圧が高くかつオン抵抗の小さい縦型パワーＭＯ
ＳＦＥＴを提供することができる。
第１図は本発明の一実施例による縦型パワーＭＯＳＦＥ
Ｔの一部を示す斜視図、 第２図は本発明の縦型パワーＭＯＳＦＥＴの製造におい
てワークであるウェハにｐ影領域およびρ１形領域を形
成した状態を示す断面図、第３図は同じくソース領域形
成のためのｎ◆形領領域形成されたウェハの断面図、 第４図は同じく溝が形成されたウェハの断面図、第５図
は同じくゲート酸化膜およびゲート電極が形成されたウ
ェハの断面図、 第６図は同じくポリシリコン膜およびソース電極が形成
されたウェハの断面図、 第７図は本発明の他の実施例による縦型パワーＭＯＳ
Ｆ ＥＴの要部を示す断面図、第８図は本発明の他の実
施例による縦型パワーＭＯＳＦＥＴの要部を示す断面図
、 第９図は従来の縦型パワーＭＯＳＦＥＴの要部を示す模
式図、 第１０図は同じ〈従来の縦型パワーＭＯＳＦＥＴの要部
を示す模式図、 第１１図は同じ（従来の縦型パワーＭＯＳＦＥＴの要部
を示す模式図である。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・ベース領域、４・・・ソース領域、５・・・チャネ
ル、６・・・ドレイン領域、７・・・ＪＦＥＴ部、８・
・・ゲート酸化膜、９・・・ゲート電極、１０・・・ベ
ース領域周縁曲面部分、１１・・・溝、１２・・・エツ
ジ、１５・・・セル、１６・・・チャネル形成領域（ベ
ース領域）、１７・・・ｐ十形コンタクト領域、１８・
・絶縁膜、１９・・・ソース電極、２０・・ドレイン電
極、２１・・・ウェハ、２２・・・絶縁膜、２３・・・
第２導電型領域、２４・・・絶縁膜、２５・・・第１導
電型領域、２６・・・絶縁膜、２７・・・高不純物濃度
領域、２８・・埋め込み拡散層。 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
Ｔの一部を示す斜視図、 第２図は本発明の縦型パワーＭＯＳＦＥＴの製造におい
てワークであるウェハにｐ影領域およびρ１形領域を形
成した状態を示す断面図、第３図は同じくソース領域形
成のためのｎ◆形領領域形成されたウェハの断面図、 第４図は同じく溝が形成されたウェハの断面図、第５図
は同じくゲート酸化膜およびゲート電極が形成されたウ
ェハの断面図、 第６図は同じくポリシリコン膜およびソース電極が形成
されたウェハの断面図、 第７図は本発明の他の実施例による縦型パワーＭＯＳ
Ｆ ＥＴの要部を示す断面図、第８図は本発明の他の実
施例による縦型パワーＭＯＳＦＥＴの要部を示す断面図
、 第９図は従来の縦型パワーＭＯＳＦＥＴの要部を示す模
式図、 第１０図は同じ〈従来の縦型パワーＭＯＳＦＥＴの要部
を示す模式図、 第１１図は同じ（従来の縦型パワーＭＯＳＦＥＴの要部
を示す模式図である。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・ベース領域、４・・・ソース領域、５・・・チャネ
ル、６・・・ドレイン領域、７・・・ＪＦＥＴ部、８・
・・ゲート酸化膜、９・・・ゲート電極、１０・・・ベ
ース領域周縁曲面部分、１１・・・溝、１２・・・エツ
ジ、１５・・・セル、１６・・・チャネル形成領域（ベ
ース領域）、１７・・・ｐ十形コンタクト領域、１８・
・絶縁膜、１９・・・ソース電極、２０・・ドレイン電
極、２１・・・ウェハ、２２・・・絶縁膜、２３・・・
第２導電型領域、２４・・・絶縁膜、２５・・・第１導
電型領域、２６・・・絶縁膜、２７・・・高不純物濃度
領域、２８・・埋め込み拡散層。 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面に設けられたゲート酸化膜と、こ
のゲート酸化膜の下面中央部に設けられたドレイン領域
と、前記ドレイン領域の両側にチャネル形成領域を介し
てそれぞれ設けられたソース領域を有する縦型ＭＯＳＦ
ＥＴを有する半導体素子であって、前記ゲート酸化膜は
前記半導体基板主面に設けられた底が平坦な溝表面に設
けられ、かつ前記チャネル形成領域は平坦な溝底から溝
側面に亘って延在していることを特徴とする半導体素子
。 ２、前記溝底に臨むドレイン領域とチャネル形成領域と
の界面部分の曲率は、前記半導体基板の主面からチャネ
ル形成領域底に至る長さ以上となっていることを特徴と
する特許請求の範囲第１項記載の半導体素子。 ３、前記溝底面とチャネル形成領域底との間隔は３μｍ
前後以下となっていることを特徴とする特許請求の範囲
第１項記載の半導体素子。 ４、半導体基板の主面に設けられたゲート酸化膜と、こ
のゲート酸化膜の下面中央部に設けられたドレイン領域
と、前記ドレイン領域の両側にチャネル形成領域を介し
てそれぞれ設けられたソース領域を有する縦型ＭＯＳＦ
ＥＴを有する半導体素子であって、前記ゲート酸化膜は
前記半導体基板主面に設けられた底が平坦な溝表面に設
けられるとともに、前記チャネル形成領域は平坦な溝底
から溝側面に亘って延在し、かつ前記一対のチャネル形
成領域間のドレイン領域表層部は不純物濃度が高くなっ
ていることを特徴とする半導体素子。 ５、第１導電型の半導体基板の主面に設けられたゲート
酸化膜と、このゲート酸化膜の下面中央部に設けられた
第１導電型のドレイン領域と、前記ドレイン領域の両側
に第２導電型のチャネル形成領域を介してそれぞれ設け
られた第１導電型のソース領域を有する縦型ＭＯＳＦＥ
Ｔを有する半導体素子の製造方法であって、前記半導体
基板の主面に所定間隔離して一対の第２導電型領域を形
成する工程と、前記半導体基板主面のそれぞれの第２導
電型領域の表層部であって少なくとも対面する領域縁側
に第１導電型領域を形成する工程と、前記半導体基板主
面に底が平坦となる溝を形成しこの溝の両側に第１導電
型のソース領域をそしてこの溝の平坦な底から溝側面に
亘って延在する第２導電型のチャネル形成領域を形成す
る工程と、前記溝表面にゲート酸化膜を形成する工程と
を有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236412A JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236412A JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286171A true JPH0286171A (ja) | 1990-03-27 |
Family
ID=17000375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236412A Pending JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286171A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993003502A1 (en) * | 1991-07-26 | 1993-02-18 | Nippondenso Co., Ltd. | Method of producing vertical mosfet |
| US5541430A (en) * | 1992-06-12 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | VDMOS semiconductor device |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| JP2000031484A (ja) * | 1998-06-02 | 2000-01-28 | Siliconix Inc | 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ |
| US6133587A (en) * | 1996-01-23 | 2000-10-17 | Denso Corporation | Silicon carbide semiconductor device and process for manufacturing same |
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| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| WO2005088695A1 (en) * | 2004-03-03 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Trench field effect transistor and method of making it |
-
1988
- 1988-09-22 JP JP63236412A patent/JPH0286171A/ja active Pending
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