KR100958561B1 - 반도체 장치, 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100958561B1
KR100958561B1 KR1020057005854A KR20057005854A KR100958561B1 KR 100958561 B1 KR100958561 B1 KR 100958561B1 KR 1020057005854 A KR1020057005854 A KR 1020057005854A KR 20057005854 A KR20057005854 A KR 20057005854A KR 100958561 B1 KR100958561 B1 KR 100958561B1
Authority
KR
South Korea
Prior art keywords
region
groove
gate
conductive layer
conductivity type
Prior art date
Application number
KR1020057005854A
Other languages
English (en)
Other versions
KR20050060090A (ko
Inventor
도루 구로사키
신지 구노리
미즈에 기타다
고스케 오시마
히로아키 시시도
Original Assignee
신덴겐코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002291841A external-priority patent/JP4274771B2/ja
Priority claimed from JP2003320838A external-priority patent/JP2005093479A/ja
Application filed by 신덴겐코교 가부시키가이샤 filed Critical 신덴겐코교 가부시키가이샤
Publication of KR20050060090A publication Critical patent/KR20050060090A/ko
Application granted granted Critical
Publication of KR100958561B1 publication Critical patent/KR100958561B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

활성홈 (22a) 의 일부에 활성홈 충전 영역 (23a) 을 남겨, 게이트홈 (83) 의 하방에 위치하는 매립 영역 (24) 에 접속하여 놓는다. 활성홈 충전 영역 (23a) 을 소스 전극막 (58a) 에 접속하여 소스 영역 (64) 과 동전위가 되도록 해 둔다. 베이스 영역 (32a) 과 도전층 (12) 사이가 역바이어스될 때, 매립 영역 (24) 과 도전층 (12) 사이도 역바이어스되므로, 공핍층이 함께 퍼져 내압이 높아진다.
Figure R1020057005854
반도체 장치, 활성홈 충전 영역

Description

반도체 장치, 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
기술분야
본 발명은 반도체 장치에 관한 것으로, 특히 홈 내에 반도체 충전물이 배치된 반도체 장치에 관한 것이다.
배경기술
도 43 은 종래 기술의 트랜지스터 (102) 의 단면도를 나타내고 있다.
이 트랜지스터 (102) 는 트렌치형 파워 MOSFET 이고, n+형 불순물이 규소 단결정 중에 고농도로 도프된 반도체 기판 (111) 과, 그 반도체 기판 (111) 상에 에피택셜 성장법에 의해서 형성된 n-형 규소 에피택셜층으로 이루어지는 드레인층 (112) 을 갖고 있다.
부호 110 은 반도체 기판 (111) 과 드레인층 (112) 을 갖는 처리 기판을 나타내고 있고, 이 처리 기판 (110) 에 반도체 제조 프로세스가 실시된 결과, 드레인층 (112) 내부의 표면측에, p형 바디층 (113) 이 형성되어 있고, 그 바디층 (113) 내부의 표면 근방에, p+형 오믹 영역 (116) 과, n+형 소스 영역 (130) 이 복수 형성되어 있다.
소스 영역 (130) 사이의 위치에서는 반도체 기판 (110) 표면이 띠 형상으로 에칭되어 미세홈 (120) 이 형성되어 있다.
미세홈 (120) 의 내주면에는 게이트 절연막 (124) 이 형성되어 있고, 그 미세홈 (120) 의 내부에는 그 게이트 절연막에 의해서 반도체 기판 (110) 과는 비접촉의 상태에서, 폴리규소가 충전되고, 그 폴리규소에 의해서 게이트 전극 플러그 (127) 가 형성되어 있다.
각 미세홈 (120) 내의 게이트 전극 플러그 (127) 는 금속 박막으로 이루어지는 도시하지 않은 게이트 전극막에 의해서 서로 접속되어 있다.
소스 영역 (130) 과 오믹 영역 (116) 의 표면에는 금속 박막으로 이루어지는 소스 전극막 (137) 이 형성되어 있다. 미세홈 (120) 상에는 층간 절연막 (131) 이 형성되어 있고, 이 층간 절연막 (131) 에 의해, 소스 전극막 (137) 과 게이트 전극 플러그 (127) 는 전기적으로 절연되어 있다.
처리 기판 (110) 의 이면, 즉, 반도체 기판 (111) 의 표면에는 드레인 전극막 (139) 이 형성되어 있다.
소스 전극막 (137) 을 접지 전위에 접속하고, 드레인 전극막 (139) 에 정전압을 인가한 상태에서, 게이트 전극막에 임계치 전압 이상의 정전압을 인가하면, 게이트 절연막 (124) 과 바디층 (113) 의 계면에 n형 반전층이 형성되고, 그 반전층에 의해서 소스 영역 (130) 과 드레인층 (112) 이 접속되어, 반전층을 통하여 드레인층 (112) 에서 소스 영역 (130) 으로 향하여 전류가 흐른다. 이 상태는 트랜지스터 (102) 가 도통된 상태이고, 미세홈 (120) 을 사용하지 않는 파워 MOSFET에 존재하는 JFET 영역이 존재하지 않기 때문에, 통상의 파워 MOSFET 에 비하여 도 통 저항이 작게 되어 있다.
그리고, 도통된 상태로부터 게이트 전극막의 전위가 소스 전극막 (137) 과 같은 전위로 변하면, 반전층은 소멸되어 전류는 흐르지 않게 된다.
이 상태에서는 바디층 (113) 과 드레인층 (112) 사이의 pn 접합은 역바이어스되어 있고, 그 pn 접합의 애벌란시 내압이 트랜지스터 (102) 의 내압과 동등하게 되어 있다.
일반적으로, pn 접합의 애벌란시 내압은 역바이어스되었을 때의 공핍층의 형상에 따라 달라지지만, 상기한 바와 같은 트랜지스터 (102) 에서는 드레인층 (112) 내로 퍼지는 공핍층 내의 전계 강도가 불균일하기 때문에, 전계 강도가 강해지는 부분에서 애벌란시 내압이 결정되어 내압이 낮아진다.
그래서 도 44 와 같은 구조의 반도체 장치 (103) 가 제안되어 있고, 미세홈 (120) 의 하측에 드레인층 (112) 과는 다른 도전형의 매립 영역 (122) 을 형성하여, 드레인층 (112) 내로 퍼지는 공핍층의 전계 강도를 완화하는 시도가 이루어지고 있다.
매립 영역 (122) 은 일단 미세홈 (120) 을 깊게 굴삭하여, 미세홈 (120) 의 내부의 저부와 측벽에 충전물을 성장시킴으로써 형성되어 있고, 충전물로서는 반도체 단결정이나 반도체 다결정을 사용할 수 있다.
본 발명의 선행 기술 문헌에는 일본 공개특허공보 2003-69017호가 있다.
그러나, 매립 영역 (122) 이 부유 전위인 경우에는 내압이 안정되지 않는다. 시뮬레이션에 의해서 내압을 구한 바, 매립 영역 (122) 을 소스 전극막 (137과) 과 단락시키면 내압이 높아진다는 것을 알 수 있었기 때문에, 따라서 구체적인 구조가 요망되고 있다.
본 발명은 상기 종래 기술의 문제를 해결하기 위해서 창작된 것으로, 그 목적은 고내압의 반도체 장치를 제공하는 데에 있다.
발명의 개시
상기 과제를 해결하기 위해서, 본 발명은 제 1 도전형의 도전층을 갖는 처리 기판과, 상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 영역과, 상기 도전층의 상기 베이스 영역이 배치된 위치에 저부가 상기 베이스 영역의 저면보다 깊게 형성된 게이트홈과, 상기 게이트홈의 측면에 배치된 게이트 절연막과, 상기 게이트홈 내에 배치되어, 상기 게이트 절연막과 접촉된 게이트 전극 플러그와, 상기 베이스 영역 내의 상기 게이트 절연막과 접촉하는 위치에 배치되어, 상기 베이스 영역에 의해서 상기 도전층에서 분리된 제 1 도전형의 소스 영역과, 상기 게이트홈의 하방 위치에 배치되어, 상기 게이트 전극 플러그와는 절연된 제 2 도전형의 매립 영역과, 상기 소스 영역에 접촉된 소스 전극막과, 상기 매립 영역에 접촉하고, 상기 소스 전극막과 전기적으로 단락된 제 2 도전형의 활성홈 충전 영역을 갖는 반도체 장치이다.
본 발명은 상기 활성홈 충전 영역의 표면은 상기 소스 전극막에 접촉된 반도체 장치이다.
본 발명은 상기 활성홈 충전 영역의 표면의 상기 소스 전극막과 접촉하는 부분에는 제 2 도전형의 불순물층이 확산에 의해서 형성된 반도체 장치이다.
본 발명은 상기 소스 전극막은 상기 베이스 영역에 접촉되고, 상기 활성홈 충전 영역은 상기 베이스 영역에 접촉된 반도체 장치이다.
본 발명은 상기 게이트홈은 가늘고 길게 형성되고, 그 길이 방향 양단에, 상기 활성홈 충전 영역이 배치된 반도체 장치이다.
본 발명은 상기 처리 기판에 형성된 활성홈을 갖고, 상기 매립 영역은 상기 활성홈의 저면 상에 배치되고, 상기 게이트홈은 상기 활성홈의 상기 매립 영역보다 위의 부분으로 구성되고, 상기 활성홈 충전 영역은 상기 활성홈의 저면 상에 배치되어, 상부가 상기 베이스 영역의 표면보다 높게 형성된 반도체 장치이다.
본 발명은 상기 게이트홈을 동심 형상으로 둘러싸고, 소정 간격으로 이간된 복수개의 링 형상의 가드홈과, 상기 가드홈 내에 배치된 제 2 도전형의 가드홈 충전 영역을 갖는 반도체 장치이다.
본 발명은 상기 도전층 상에 배치된 필드 절연막을 갖고, 상기 가드홈의 상부는 상기 필드 절연막의 내부에 위치하고, 상기 가드홈 충전 영역의 상부는 상기 절연막의 내부의 상기 가드홈 내부에 위치하는 반도체 장치이다.
본 발명은 상기 활성홈의 상부는 상기 절연막의 내부에 위치하고, 상기 활성홈 충전 영역의 상부는 상기 절연막의 내부의 상기 활성홈 내부에 위치하는 반도체 장치이다.
본 발명은 상기 처리 기판의 이면에는 상기 도전층에 접속된 드레인 전극막이 배치된 반도체 장치이다.
본 발명은 상기 처리 기판의 이면에는 상기 도전층과 접촉하는 제 2 도전형 의 콜렉터층과, 상기 콜렉터층과 전기적으로 접속된 콜렉터 전극막이 배치된 반도체 장치이다.
본 발명은 상기 처리 기판의 이면에는 상기 도전층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치된 반도체 장치이다.
본 발명은 제 1 도전형의 도전층을 갖는 처리 기판과, 상기 도전층의 내부 표면에 형성된 제 2 도전형 베이스 영역과, 상기 도전층의 상기 베이스 영역이 배치된 위치에 저부가 상기 베이스 영역의 저면보다 깊게 형성된 게이트홈과, 상기 게이트홈의 측면에 배치된 게이트 절연막과, 상기 게이트홈 내에 배치되어, 상기 게이트 절연막과 접촉된 게이트 전극 플러그와, 상기 베이스 영역 내의 상기 게이트 절연막과 접촉하는 위치에 배치되어, 상기 베이스 영역에 의해서 상기 도전층에서 분리된 제 1 도전형의 소스 영역과, 상기 게이트홈의 하방 위치에 배치되어, 상기 게이트 전극 플러그와는 절연된 제 2 도전형의 매립 영역과, 상기 소스 영역에 접촉된 소스 전극막과, 상기 매립 영역에 접촉하고, 상기 소스 전극막과 전기적으로 단락된 제 2 도전형의 활성홈 충전 영역을 갖는 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서, 상기 베이스 영역을 형성한 후, 상부에 상기 베이스 영역이 노출되고, 하부에 상기 도전층이 노출되는 활성홈을 형성하여, 상기 활성홈 내에 제 2 도전형의 반도체 충전물을 성장시킨 후, 상기 반도체 충전물의 일부 영역의 상부를 상기 베이스 영역의 저면보다 낮은 위치까지 제거하고, 남겨진 하부에 의해서 상기 매립 영역을 형성하고, 상기 반도체 충전물이 제거된 부분에 의해서 상기 게이트홈을 구성시키고, 상기 반도체 충전물의 상부가 제거되지 않은 부분에 의해, 상기 베이스 영역과 접촉된 활성홈 충전 영역을 구성시키는 반도체 장치의 제조 방법이다.
본 발명은 상기 활성홈 충전 영역의 표면에 제 2 도전형의 불순물을 확산시켜 확산 영역을 형성하고, 상기 소스 영역과 상기 확산 영역에 오믹 접합을 형성하는 소스 전극막을 형성하는 반도체 장치의 제조 방법이다.
도면의 간단한 설명
도 1 은 본 발명의 일례의 반도체 장치의 확산 구조를 나타내는 평면도이며, 도 26 의 G-G 선 절단면도이다.
도 2a, 도 2b, 도 2c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (1) 이다.
도 3a, 도 3b, 도 3c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (2) 이다.
도 4a, 도 4b, 도 4c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (3) 이다.
도 5a, 도 5b, 도 5c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (4) 이다.
도 6a, 도 6b, 도 6c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (5) 이다.
도 7a, 도 7b, 도 7c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (6) 이다.
도 8a, 도 8b, 도 8c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (7) 이다.
도 9a, 도 9b, 도 9c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (8) 이다.
도 10a, 도 10b, 도 10c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (9) 이다.
도 11a, 도 11b, 도 11c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (10) 이다.
도 12a, 도 12b, 도 12c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (11) 이다.
도 13a, 도 13b, 도 13c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (12) 이다.
도 14a, 도 14b, 도 14c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (13) 이다.
도 15a, 도 15b, 도 15c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (14) 이다.
도 16a, 도 16b, 도 16c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (15) 이다.
도 17a, 도 17b, 도 17c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (16) 이다.
도 18a, 도 18b, 도 18c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (17) 이다.
도 19a, 도 19b, 도 19c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (18) 이다.
도 20a, 도 20b, 도 20c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (19) 이다.
도 21a, 도 21b, 도 21c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (20) 이다.
도 22a, 도 22b, 도 22c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (21) 이다.
도 23a, 도 23b, 도 23c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (22) 이다.
도 24a, 도 24b, 도 24c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (23) 이다.
도 25a, 도 25b, 도 25c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (24) 이다.
도 26a, 도 26b, 도 26c 는 본 발명의 반도체 장치의 제조 공정도를 설명하기 위한 도면 (25) 이다.
도 27a, 도 27b, 도 27c 는 본 발명이 pn 접합형 IGBT 인 경우의 구조를 설명하기 위한 단면도이다.
도 28a, 도 28b, 도 28c 는 본 발명이 쇼트키 접합형 IGBT 인 경우의 구조를 설명하기 위한 단면도이다.
도 29 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 4a, 도 4b, 도 4c 의 A-A선 절단면도이다.
도 30 은 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 6a, 도 6b, 도 6c 의 B-B선 절단면도이다.
도 31 은 본 발명의 제 1 예의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 7a, 도 7b, 도 7c 의 C-C선 절단면도이다.
도 32 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 11a, 도 11b, 도 11c 의 D-D 선 절단면도이다.
도 33 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 13a, 도 13b, 도 13c 의 E-E선 절단면도이다.
도 34 는 본 발명의 반도체 장치의 확산 구조를 나타내는 평면도이고, 도 15a, 도 15b, 도 15c 의 F-F선 절단면도이다.
도 35 는 본 발명의 반도체 장치의 가드홈의 코너 부분의 확대도이다.
도 36 은 본 발명의 반도체 장치의 다른 예의 평면도이다.
도 37a, 도 37b, 도 37c 는 본 발명이 저저항 영역을 갖는 반도체 장치인 경우의 확산 구조를 설명하기 위한 단면도이다.
도 38a, 도 38b, 도 38c 는 그 제조 공정을 설명하기 위한 단면도 (1) 이다.
도 39a, 도 39b, 도 39c 는 그 제조 공정을 설명하기 위한 단면도 (2) 이다.
도 40a, 도 40b, 도 40c 는 그 제조 공정을 설명하기 위한 단면도 (3) 이다.
도 41a, 도 41b, 도 41c 는 그 제조 공정을 설명하기 위한 단면도 (4) 이다.
도 42 는 오믹 영역의 패턴을 나타내는 평면도이다.
도 43 은 종래 기술의 MOSFET 의 확산 구조를 설명하기 위한 단면도이다.
도 44 는 종래 기술의 MOSFET 를 개량한 경우의 확산 구조를 설명하기 위한 단면도이다.
각 도면 중, 부호 1∼5 는 반도체 장치를 각각 나타낸다. 부호 10 은 처리 기판을 나타낸다. 부호 11 은 단결정 기판을 나타낸다. 부호 11' 는 콜렉터층을 나타낸다. 부호 12 는 도전층을 나타낸다. 부호 22a 는 활성홈을 나타낸다. 부호 22b1∼22b3 은 가드홈을 나타낸다. 부호 23a 는 활성홈 충전 영역을 나타낸다. 부호 23b1∼23b3 은 가드홈 충전 영역을 나타낸다. 부호 24 는 매립 영역을 나타낸다. 부호 32a 는 베이스 영역을 나타낸다. 부호 43 은 필드 절연막을 나타낸다. 부호 45 는 게이트 절연막을 나타낸다. 부호 48 은 게이트 전극 플러그를 나타낸다. 부호 58a 는 소스 전극막을 나타낸다. 부호 58b 는 게이트 전극막을 나타낸다. 부호 64 는 소스 영역을 나타낸다. 부호 71 은 드레인 전극막을 나타낸다. 부호 71' 는 콜렉터 전극막을 나타낸다. 부호 72 는 쇼트키 전극막을 나타낸다. 부호 83 은 게이트홈을 나타낸다.
발명을 실시하기 위한 최선의 형태
본 발명은 상기한 바와 같이 구성되어 있고, 처리 기판 내부로서, 게이트홈의 측면에 형성된 게이트 절연막과 접촉하는 위치에, 소스 영역과 베이스 영역과 도전층이 상방으로부터 이 순서로 배치되어 있다.
게이트 전극 플러그는 게이트 절연막을 통해 소스 영역과 베이스 영역과 도전층에 접촉하고 있고, 게이트 전극 플러그에 임계치 전압 이상의 전압을 인가하면, 베이스 영역 내의 게이트 절연막과 접촉한 부분에 제 1 도전형의 반전층이 형성되고, 반전층에 의해서 소스 영역과 상기 도전층이 전기적으로 접속되어, 반도체 장치가 도통 상태가 된다.
그리고, 본 발명에서는 게이트홈의 하방 위치에는 제 2 도전형의 매립 영역이 배치되어 있고, 이 매립 영역은 제 2 도전형의 활성홈 충전 영역에 접촉하고 있다.
활성홈 충전 영역은 소스 전극막에 전기적으로 접속되어 있고, 소스 전극막은 소스 영역에 접촉되어 있다. 그 결과, 매립 영역은 활성홈 충전 영역을 통해 소스 영역에 대하여 전기적으로 접속되어 있다.
따라서, 소스 영역과 매립 영역은 전기적으로 동전위가 되므로, 소스 영역과 베이스 영역을 단락시켜, 도전층과 소스 영역 사이에, 도전층과 베이스 영역 사이에 형성되어 있는 pn 접합이 역바이어스되는 전압이 인가되면, 매립 영역과 도전층 사이에 형성되어 있는 pn 접합도 역바이어스되기 때문에, 베이스 영역과 매립 영역의 양방으로부터 도전층 내로 함께 공핍층이 퍼진다.
도전층이나 매립 영역의 불순물 농도나, 매립 영역의 높이를 조절하여, 도전 층 중, 베이스 영역의 저면 하에 위치하는 부분으로서, 매립 영역의 저부보다 위의 영역이 공핍층으로 채워지는 전압이 인가되었을 때, 매립 영역의 내부도 공핍층으로 채워지도록 해 두면, 베이스 영역의 저면보다 밑에 위치하는 영역에서는 전계 강도가 완화되어 내압이 높아진다.
[실시예]
본 발명의 실시예에 관해서 설명한다.
본 실시예 및 후술하는 각 실시예에서는 p형 또는 n형 중 어느 일방을 제 1 도전형으로 하고, 타방을 제 2 도전형으로 한다. 따라서, 제 1 도전형이 n형이면 제 2 도전형은 p형이고, 반대로, 제 1 도전형이 p형이면 제 2 도전형은 n형이고, 본 발명에는 그 양방이 포함된다.
<구조의 설명>
도 1 의 부호 1 은 본 발명의 제 1 실시예의 반도체 장치를 나타내고 있다. 이 도 1 은 반도체 장치 (1) 의 확산 구조를 설명하기 위한 평면도이다.
반도체 장치 (1) 의 중앙 부분인 활성 영역에는 후술하는 베이스 영역 (32a) 이나 소스 영역 (64) 이 배치되고, 그 활성 영역의 주변의 영역으로서, 활성 영역을 둘러싸는 내압 영역에는 후술하는 가드홈 충전 영역 (23b1∼23b3) 이나 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 이 배치되어 있다.
도 1 의 Wa-Wa선과 Wb-Wb선을 따른 활성 영역의 절단면도를 도 26a, 26b 에 나타낸다. 또한, 도 1 의 Wc-Wc선을 따른 내압 영역의 절단면도를 도 26c 에 나타낸다. 도 1 은 도 26a∼도 26c 의 G-G 선 절단면도이다.
도 1 과 도 26a∼도 26c 를 참조하여, 이 반도체 장치 (1) 는 단결정 기판 (11) 과 그 단결정 기판 (11) 과 접촉한 도전층 (12) 을 갖고 있다.
단결정 기판 (11) 은 제 1 도전형의 규소 단결정으로 구성되어 있고, 도전층 (12) 은 그 단결정 기판 (11) 표면에 에피택셜법에 의해서 성장된 제 1 도전형의 규소 에피택셜층으로 구성되어 있다. 단결정 기판 (11) 의 농도에 비하여, 도전층 (12) 은 저농도이어서, 공핍층이 퍼지기 쉽게 되어 있다.
도전층 (12) 중, 활성 영역에 위치하는 부분의 내부 표면에는 제 2 도전형의 베이스 영역 (32a) 이 소정 깊이로 형성되어 있다.
여기서, 부호 (10) 는 프로세스 처리의 대상이 되는 처리 기판을 나타내고 있고, 도전층 (12) 이나 베이스 영역 (32a) 등의 확산층을 포함하고 있다.
베이스 영역 (32a) 의 평면 형상은 네 코너가 둥그스름하게 된 사각형이고, 그 가장자리보다 내측의 영역에, 가늘고 긴 활성홈 (22a) 이 복수개 서로 등간격으로 평행하게 배치되어 있다. 각 활성홈 (22a) 은 베이스 영역 (32a) 의 가장자리보다 일정 거리만큼 내측에 배치되어 있다.
인접하는 활성홈 (22a) 과 활성홈 (22a) 사이로서, 활성홈 (22a) 사이의 중앙 부근의 베이스 영역 (32a) 의 내부 표면에는 베이스 영역 (32a) 과 같은 도전형의 오믹 영역 (63a) 이 배치되어 있다. 이 오믹 영역 (63a) 의 표면 농도는 베이스 영역 (32a) 의 표면 농도보다 고농도이고, 알루미늄 등의 금속과 오믹 접촉하 도록 구성되어 있다.
오믹 영역 (63a) 과 활성홈 (22a) 사이의 위치, 즉, 각 활성홈 (22a) 의 편측 또는 양측 위치의 베이스 영역 (32a) 의 내부 표면에는 제 1 도전형의 소스 영역 (64) 이 배치되어 있다.
한편, 내압 영역에는 복수개 (여기서는 3개) 의 링 형상의 가드홈 (22b1∼22b3) 이 동심 형상으로 형성되어 있고, 베이스 영역 (32a) 은 최내주의 가드홈 (22b1) 보다 내측에 배치되어 있다. 따라서, 베이스 영역 (32a) 은 가드홈 (22b1∼22b3) 에 의해서 동심 형상으로 둘러싸여 있다.
가드홈 (22b1∼22b3) 은 저면이 도전층 (12) 내부에 위치하는 깊이이고, 상부의 개구는 도전층 (12) 표면의 필드 절연막 (43) 에 위치하고 있다.
활성홈 (22a) 의 내부는 일부분이 저면에서 개구까지 제 2 도전형의 반도체 단결정 (여기서는 규소 단결정) 이 배치되어, 활성홈 충전 영역 (23a) 이 형성되어 있고, 다른 부분은 하부에만 제 2 도전형의 반도체 단결정이 배치되어, 매립 영역 (24) 이 형성되어 있다.
여기서는 각 활성홈 (22a) 의 양단과 중앙에 활성홈 충전 영역 (23a) 이 각각 배치되어 있다.
또한, 각 가드홈 (22b1∼22b3) 의 저면으로부터 개구 사이에도, 제 2 도전형의 반도체 단결정이 배치되고, 그럼으로써 가드홈 충전 영역 (23b1∼23b3) 이 형성되어 있다.
활성홈 (22a) 내부의 매립 영역 (24) 보다 위의 부분을 게이트홈이라 부르고, 부호 83 을 매기면, 게이트홈 (83) 의 측면 및 저면에는 게이트 절연막 (45) 이 배치되어 있다. 게이트홈 (83) 의 내부 공간은 게이트 절연막 (45) 으로 둘러싸여 있고, 그 공간에는 게이트 전극 플러그 (48) 가 배치되어 있다. 게이트 전극 플러그 (48) 는 매립 영역 (24) 이나 베이스 영역 (32a) 이나 소스 영역 (64) 이나 도전층 (12) 이나 활성홈 충전 영역 (23a) 과는 절연되어 있다.
활성홈 충전 영역 (23a) 과 가드홈 충전 영역 (23b1∼23b3) 은 처리 기판 (10) 상에 위치하는 필드 절연막 (43) 의 내부까지 배치되어 있고, 따라서 활성홈 충전 영역 (23a) 의 상단부나 가드홈 충전 영역 (23b1∼23b3) 의 상단부는 도전층 (12) 보다 상방에 위치하고 있다.
도전층 (12) 내부의 표면 부근으로서, 각 가드홈 충전 영역 (23b1∼23b3) 의 내주측에는 내주의 전체 길이에 접촉하여 제 2 도전형의 내주측 보조 확산 영역 (331∼333) 이 형성되어 있고, 외주측에는 외주의 전체 길이에 접촉하여 제 2 도전형의 외주측 보조 확산 영역 (341∼343) 이 형성되어 있다. 따라서, 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 은 링 형상이다.
내주측 보조 확산 영역 (331∼333) 은 복수의 가드홈 충전 영역 (23b1∼23b3) 중의 어느 1개에만 접촉하고 있고, 마찬가지로 외주측 보조 확산 영역 (341∼343) 도, 복수의 가드홈 충전 영역 (23b1∼23b3) 중의 어느 1개에만 접촉하고 있다.
내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 은 접촉하지 않고 있다. 따라서, 가드홈 충전 영역 (23b1∼23b3) 끼리는 서로 전기적으로 분리되어 있다.
각 보조 확산 영역 (331∼333, 341∼343) 은 베이스 영역 (32a) 과 함께 형성되기 때문에, 같은 깊이이고, 가드홈 충전 영역 (23b) 보다 얕다.
도 35 는 복수개의 가드홈 (22b1∼22b3) 의 코너 부분의 확대도이다.
가드홈 충전 영역 (23b1∼23b3) 의 네 코너 부분은 직각으로 교차하고 있지만, 내주측 및 외주측의 네 코너 부분에는 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 이 위치하고 있다.
외주측 보조 확산 영역 (341∼343) 의 코너 부분은 반경 0.7㎛ 이상의 4분의 1원으로 형성되어 있다.
가드홈 충전 영역 (23b1∼23b3) 의 형상은 가드홈 (22b1∼22b3) 의 형상과 동일하므로, 네 코너 부분은 직각 (90deg) 으로 교차하고 있지만, 가드홈 충전 영역 (23b1∼23b3) 의 외주측의 네 코너 부분의 상부에는 둥그스름한 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 이 배치되어 있다.
따라서, 가드홈 충전 영역 (23b1∼23b3) 의 적어도 네 코너의 상부는 도전층 (12) 과 pn 접합을 형성하지 않고, 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 과 도전층 (12) 이 pn 접합을 형성하고 있어, 적어도 네 코너의 하부에서는 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 보다 깊은 위치에서 도전층 (12) 과 pn 접합을 형성하고 있다.
또, 최내주의 가드홈 충전 영역 (23b1) 에 접속된 내주측 보조 확산 영역 (331) 은 베이스 영역 (32a) 에서 일정 거리만큼 이간되어 있고, 따라서 최내주의 가드홈 충전 영역 (23b1) 은 베이스 영역 (32a) 으로부터 전기적으로 분리되어 있다.
또한, 가드홈 충전 영역 (23b1∼23b3) 이나 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 은 외부 단자에 접속되어 있지 않다. 한편, 베이스 영역 (32a) 과 소스 영역 (64) 이나 도전층 (12) 은 외부 단자에 접속되어 있어, 베이스 영역 (32a) 과 도전층 (12) 사이에 전압이 인가되더라도, 각 가드홈 충전 영역 (23b1∼23b3) 과 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343) 은 부유 전위로 놓여진다.
또, 단결정 기판 (11) 및 도전층 (12) 이 규소 단결정으로 구성되어 있는 경우, 단결정 기판 (11) 과 도전층 (12) 의 표면의 면방위는 {1 0 0} 으로 되어 있다. 본 명세서에서는 {1 0 0} 은 하기 면방위를 모두 포함하는 것으로 한다.
(1 0 0),(0 1 0),(0 0 1),(
Figure 112005017729476-pct00001
0 0),(0
Figure 112005017729476-pct00002
0),(0 0
Figure 112005017729476-pct00003
)
각 가드홈 (22b1∼22b3) 의 평면 형상은 정사각형 또는 직사각형의 사각링 형상이고, 가드홈 (22b1∼22b3) 끼리의 인접하는 2변은 평행하게 배치되어 있다.
그리고, 각 가드홈 (22b1∼22b3) 의 변의 방향은 도전층 (12) 의 면방위에 대하여 위치맞춤이 되어 있고, 각 가드홈 (22b1∼22b3) 의 링 내주측의 측면이나 외주측의 측면에는 도전층 (12) 의 {1 0 0} 면이 노출되도록 되어 있다.
또한, 각 활성홈 (22a) 은 가늘고 긴 직사각형 형상이고, 서로 평행하고, 또한 길이 방향이 가드홈 (22b1∼22b3) 의 평행한 2변에 대하여 평행하게 배치되고, 각 활성홈 (22a) 의 4측면에도 도전층 (12) 의 {1 0 0} 면이 노출되어 있다.
가드홈 (22b1∼22b3) 이나 활성홈 (22a) 의 저면은 도전층 (12) 의 표면과 평행하므로 {1 0 0} 면이다.
이와 같이, 가드홈 (22b1∼22b3) 이나 활성홈 (22a) 내에 노출되는 도전층 (12) 표면의 면방위는 모두 같이 {1 0 0} 면이므로, 활성홈 (22a) 과 가드홈 (22b) 내부에 규소 단결정을 성장시키는 경우, 그 규소 단결정은 균일하게 성장한다.
활성홈 충전 영역 (33a) 과 가드홈 충전 영역 (23b) 과 매립 영역 (24) 은 활성홈 (22a) 과 가드홈 (22b1∼22b3) 내에 에피택셜 성장된 규소 단결정으로 각각 구성되어 있다. 따라서, 균일하게 성장된 경우에는 내부에 보이드는 생기지 않는다.
<제조 공정>
상기한 바와 같은 반도체 장치 (1) 의 제조 공정을 설명한다.
도 2a∼도 2c 를 참조하여, 부호 10 은 제조 공정에서 처리되는 처리 기판을 나타내고 있다. 이 처리 기판 (10) 은 전술한 바와 같이, 제 1 도전형의 규소 단결정으로 이루어지는 단결정 기판 (11) 과, 그 단결정 기판 (11) 상에 규소의 에피택셜 성장에 의해서 형성된 제 1 도전형의 도전층 (12) 을 갖고 있다.
처리 기판 (10) 은 직경 수인치∼십수인치의 웨이퍼이고, 한 장의 웨이퍼 중에는 같은 패턴이 복수개 형성되고, 각 패턴이 하기 공정을 거쳐 각각 1개의 반도체 장치 (1) 가 된다. 하기는 1개의 반도체 장치 (1) 에 주목하여 그 제조 공정을 설명한다.
먼저, 열산화 처리에 의해서 형성된 규소 산화막으로 이루어지는 제 1 절연막이 도전층 (12) 상에 배치되고, 그 제 1 절연막이 패터닝되어 제 1 마스크층 (41) 이 형성된다. 이 제 1 마스크층 (41) 은 정사각형 또는 직사각형의 베이스 확산용 개구 (80a) 와, 복수개 (여기서는 3개) 의 사각링 형상의 보조 확산용 개구 (80b1∼80b3) 를 갖고 있다.
베이스 확산용 개구 (80a) 는 중앙 위치에 배치되어 있고, 보조 확산용 개구 (80b1∼80b3) 는 베이스 확산용 개구 (80a) 를 동심 형상으로 둘러싸도록, 베이스 확산용 개구 (80a) 의 주위에 배치되어 있다. 베이스 확산용 개구 (80a) 와 보조 확산용 개구 (80b1∼80b3) 의 저면에는 도전층 (12) 표면이 노출되어 있다.
베이스 확산용 개구 (80a) 의 네 코너와 보조 확산용 개구 (80b1∼80b3) 의 내주측 네 코너 및 외주측 네 코너는 직각이 아니라, 반경 0.7㎛ 이상의 4분의 1원 이며 둥그스름하게 되어 있다.
다음에, 처리 기판 (10) 의 표면에 제 2 도전형의 불순물을 조사하면, 제 1 마스크층 (41) 이 차폐물 (마스크) 이 되고, 도 3a∼도 3c 에 나타내는 바와 같이, 각 개구 (80a, 80b1∼80b3) 저면의 도전층 (12) 의 내부 표면에 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 이 각각 형성된다.
다음에, 열 처리에 의해서 고농도 불순물층 (31a, 31b1∼31b3) (에 포함되는 제 2 도전형의 불순물) 을 확산시키면, 도 4a∼도 4c 에 나타내는 바와 같이, 베이스 확산용 개구 (80a) 의 저면에 베이스 영역 (32a) 이 형성되고, 보조 확산용 개구 (80b1∼80b3) 저면에 보조 확산 영역 (32b1∼32b3) 이 각각 형성된다. 베이스 영역 (32a) 과 보조 확산 영역 (32b1∼32b3) 은 제 2 도전형이다.
베이스 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 을 형성할 때에는 그 열 처리에 의해서 도전층 (12) 표면에 열산화물 박막이 형성된다.
도 4a∼도 4c 의 부호 43 은 그 열산화물 박막과, 상기 제 1 마스크층 (41) 이 일체로 된 필드 절연막을 나타내고 있다.
도 29 는 도 4a∼도 4c 의 A-A선 절단면도이다. 베이스 영역 (32a) 의 네 코너나 보조 확산 영역 (32b1∼32b3) 의 외주 및 내주의 네 코너는 베이스 확산용 개구 (80a) 나 보조 확산용 개구 (80b1∼80b3) 의 형상을 반영하고, 반경 0.7㎛ 이상의 4분의 1원으로 형성된다.
도 4a∼도 4c 는 도 29 의 Pa-Pa선, Pb-Pb선, Pc-Pc선 절단면도에 상당한다.
다음에, 필드 절연막 (43) 을 패터닝하여, 도 5a∼도 5c 에 나타내는 바와 같이, 베이스 영역 (32a) 의 위에 주홈용 창 개방부 (81a) 를 복수개, 및 각 보조 확산 영역 (32b1∼32b3) 의 위에 링 형상의 가드홈용 창 개방부 (81b1∼81b3) 를 1개씩 동심 위치에 형성한다.
주홈용 창 개방부 (81a) 는 가늘고 긴 직사각형 형상이고, 베이스 영역 (32a) 의 가장자리보다 내측에 배치되어 있다. 따라서, 각 주홈용 창 개방부 (81a) 의 저면에는 베이스 영역 (32a) 의 표면이 노출되어 있고, 도전층 (12) 의 표면은 노출되어 있지 않다.
또한, 가드홈용 창 개방부 (81b1∼81b3) 의 링은 사각 형상이고, 링을 구성하는 네 변이 서로 수직하게 교차하고, 네 코너는 둥그스름하게 되어 있다.
또한, 가드홈용 창 개방부 (81b1∼81b3) 의 폭은 보조 확산 영역 (32b1∼32b3) 의 폭보다 좁고, 보조 확산 영역 (32b1∼32b3) 상의 폭방향 중앙에 위치하고 있고, 가드홈용 창 개방부 (81b1∼81b3) 의 저면에는 각 보조 확산 영역 (32b1∼32b3) 의 폭방향의 중앙 부분의 표면이 노출되어 있고, 도전층 (12) 의 표면은 노출되어 있지 않다.
따라서, 노출 부분의 내주측과 외주측의 위치에는 보조 확산 영역 (32b1∼32b3) 의 노출되지 않은 부분이 배치되어 있다.
다음에, 필드 절연막 (43) 을 마스크로 하여 건식 에칭법에 의해서, 주홈용 창 개방부 (81a) 와 가드홈용 창 개방부 (81b1∼81b3) 의 저면에 노출되는 처리 기판 (10) 의 베이스 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 의 부분을 에칭하면, 도 6a∼도 6c 에 나타내는 바와 같이, 활성홈 (22a) 과 가드홈 (22b1∼22b3) 이 형성된다.
활성홈 (22a) 과 가드홈 (22b1∼22b3) 은 동일한 깊이이고, 에칭 시간을 조절함으로써, 그들의 저면은 베이스 영역 (32a) 이나 보조 확산 영역 (32b1∼32b3) 의 저부와 단결정 기판 (11) 의 표면 사이에 배치되어 있다.
활성홈 (22a) 과 가드홈 (22b) 의 단면 형상은 깊이가 폭보다 큰 가늘고 긴 직사각형 형상이다.
활성홈 (22a) 의 상부는 주홈용 창 개방부 (81a) 의 상부로 구성되어 있고, 주홈용 창 개방부 (81a) 보다 하방은 처리 기판 (10) 에 형성된 홈으로 구성되어 있다. 동일하게, 가드홈 (22b1∼22b3) 의 상부는 가드홈용 창 개방부 (81b1∼81b3) 로 구성되어 있고, 가드홈용 창 개방부 (81b1∼81b3) 보다 하방은 처리 기판 (10) 에 형성된 홈으로 구성되어 있다.
따라서, 활성홈 (22a) 과 가드홈 (22b1∼22b)3 의 내주의 상부에는 필드 절연막 (43) 이 노출되고, 하부에는 도전층 (12) 이 노출되어 있다. 필드 절연막 (43) 과 도전층 (12) 사이의 중간 위치에는 베이스 영역 (32a) 이나 보조 확산 영 역 (32b1∼32b3) 이 노출되어 있다.
가드홈 (22b1∼22b3) 의 깊이는 보조 확산 영역 (32b1∼32b3) 보다 깊으므로, 보조 확산 영역 (32b1∼32b3) 은 가드홈 (22b1∼22b3) 에 의해서 내주측 보조 확산 영역 (331∼333) 과 외주측 보조 확산 영역 (341∼343) 으로 각각 분리된다.
활성홈 (22a) 은 베이스 영역 (32a) 의 가장자리보다 내측에 위치하고 있고, 베이스 영역 (32a) 은 활성홈 (22a) 에 의해서 분리되어 있지 않다.
도 30 은 도 6a∼도 6c 의 B-B선 절단면도이다. 반대로, 도 6a∼도 6c 는 도 30 의 Qa-Qa선, Qb-Qb선, Qc-Qc선 절단면도에 상당한다.
활성홈 (22a) 의 평면 형상은 주홈용 창 개방부 (81a) 의 평면 형상이 반영되어 가늘고 긴 직사각형이고, 가드홈 (22b1∼22b3) 의 평면 형상은 가드홈용 창 개방부 (81b1∼81b3) 의 평면 형상이 반영되어 네 코너의 내주와 외주가 각각 수직인 사각링 형상이다.
활성홈 (22a) 은 서로 평행하게 되어 있고, 가드홈 (22b1∼22b3) 의 2변에 대하여 평행하게 되어 있다.
각 홈 (22a, 22b1∼22b3) 의 폭은 서로 같은 크기로 되어 있고, 또한 인접하는 활성홈 (22a) 끼리의 사이의 거리나, 인접하는 가드홈 (22b1∼22b3) 사이의 거리는 서로 같다.
활성홈 (22a) 의 양단은 최내주의 가드홈 (22b1) 에는 접촉하지 않고, 인접하는 활성홈 (22a) 과 가드홈 (22b1) 사이의 거리와, 활성홈 (22a) 사이의 거리와, 가드홈 (22b1∼22b3) 사이의 거리는 서로 동일하게 되어 있다.
활성홈 (22a) 이 배치된 방향이나, 가드홈 (22b1∼22b3) 의 네 변이 배치된 방향은 도전층 (12) 의 결정 방향에 대하여 위치맞춤되어 있고, {1 0 0} 방향으로 신장하도록 되어 있다.
각 홈 (22a, 22b1∼22b3) 의 단면 형상은 직사각형이므로, 각 홈 (22a, 22b1∼22b3) 의 측면에는 {1 0 0} 면이 노출되어 있다. 또한, 각 홈 (22a, 22b1∼22b3) 의 저면은 표면과 평행하므로, 저면에도 {1 0 0} 면이 노출되어 있다.
이 상태에서는 홈 (22a, 22b1∼22b3) 내에 처리 기판 (10) 을 구성하는 반도체 단결정이 노출되고, 처리 기판 (10) 의 표면은 필드 절연막 (43) 에 의해서 덮여져 있다.
에피택셜 성장법에 의해서, 각 홈 (22a, 22b1∼22b3) 내의 저면 및 측면에 노출되는 반도체 단결정의 표면에, 제 2 도전형의 불순물이 첨가된 반도체 단결정을 성장시키면, 각 홈 (22a, 22b1∼22b3) 의 내부는 성장된 반도체 단결정에 의해서 충전된다.
도 7a∼도 7c 에 나타내는 바와 같이, 그 반도체 단결정에 의해, 활성홈 (22a) 내에 활성홈 충전 영역 (23a) 이 형성되고, 가드홈 (22b1∼22b3) 내에 가드홈 충전 영역 (23b1∼23b3) 이 형성된다. 여기서는 반도체 단결정으로서 규소 단결정이 사용되고 있다.
도 31 은 도 7a∼도 7c 의 C-C선 절단면도이다. 반대로, 도 7a∼도 7c 는 도 31 의 Ra-Ra선, Rb-Rb선, Rc-Rc선 절단면도에 상당한다.
각 충전 영역 (23a, 23b1∼23b3) 이 형성된 직후의 상태에서는 그들 상단부는 마스크로서 사용된 필드 절연막 (43) 의 표면보다 위로 솟아올라 있다.
다음에, 솟아오른 부분을 에칭에 의해서 제거하고, 도 8a∼도 8c 에 나타내는 바와 같이, 각 충전 영역 (23a, 23b1∼23b3) 의 높이를 필드 절연막 (43) 의 높이와 거의 일치시킨다. 예를 들어, 각 충전 영역 (23a, 23b1∼23b3) 의 상부를, 필드 절연막 (43) 의 표면보다 약간 하방에 위치시킨다.
다음에, 도 9a∼도 9c 에 나타내는 바와 같이, 각 충전 영역 (23a, 23b1∼23b3) 의 상부나 필드 절연막 (43) 의 표면에, 제 2 마스크층 (44) 을 형성한다.
도 10a∼도 10c 에 나타내는 바와 같이, 제 2 마스크층 (44) 을 패터닝하여 활성홈 충전 영역 (23a) 의 일부의 영역 상에 개구 (82) 를 형성한다. 제 2 마스크층 (44) 은 CVD 법 등에 의한 규소 산화막 등의 절연막을 사용한다.
여기서는 활성홈 충전 영역 (23a) 의 중앙 부분과 양단 부분에는 개구 (82) 를 배치하지 않고 제 2 마스크층 (44) 에 의해서 덮어 두고, 활성홈 충전 영역 (23a) 의 다른 부분에 개구 (82) 를 배치하여 개구 (82) 의 저면에 활성홈 충전 영역 (23a) 의 표면을 노출시킨다. 가드홈 충전 영역 (23b1∼23b3) 은 제 2 마스크층 (44) 으로 덮고 두고 표면은 노출시키지 않는다.
이 상태에서 제 2 마스크층 (44) 이 에칭되기 어려운 가스에 의해, 충전 영역 (23a, 23b1∼23b3) 을 구성하는 반도체 단결정을 에칭하여, 활성홈 충전 영역 (23a) 의 노출 부분을 베이스 영역 (32a) 의 저면보다 낮은 위치까지 제거한다.
이 에칭에 의해, 도 11a, 도 11b 에 나타내는 바와 같이, 활성홈 충전 영역 (23a) 이 제거된 부분에 의해서 게이트홈 (83) 이 형성되고, 활성홈 충전 영역 (23a) 의 잔부에 의해서 활성홈 (22a) 의 저면 상에 매립 영역 (24) 이 형성된다.
활성홈 충전 영역 (23a) 의 제 2 마스크층 (44) 으로 보호된 부분은 에칭되지 않으므로, 활성홈 (22a) 의 내부는 양단 부분과 중앙 부분에 활성홈 충전 영역 (23a) 이 남아, 그 사이의 활성홈 (22a) 의 저면 상에 매립 영역 (24) 이 위치하고, 매립 영역 (24) 의 상부에 게이트홈 (83) 이 형성된다. 여기서는 1개의 활성홈 내에는 2개의 게이트홈 (83) 이 형성된다. 게이트홈 (83) 은 활성홈 충전 영역 (23a) 사이에 끼여 있다.
따라서, 게이트홈 (83) 의 길이 방향으로 신장되는 측면에는 하부에 도전층 (12) 이 노출되고, 상부에 베이스 영역 (32a) 이 노출되어 있는 데 비하여, 양단 위치의 측면에는 활성홈 충전 영역 (23a) 이 노출되어 있다. 또, 게이트홈 (83) 의 저면에는 매립 영역 (24) 의 상단부의 표면이 노출되어 있다.
활성홈 충전 영역 (23a) 과 매립 영역 (24) 은 접촉하고 있고, 또한 활성홈 충전 영역 (23a) 과 베이스 영역 (32a) 도 접촉하고 있고, 따라서, 활성홈 충전 영역 (23a) 과, 매립 영역 (24) 과, 베이스 영역 (32a) 은 전기적으로 접속되어 있다.
활성홈 충전 영역 (23a) 의 상단부는 필드 절연막 (43) 의 표면과 거의 같은 높이에 위치하고 있다. 적어도, 처리 기판 (10) 과 필드 절연막 (43) 의 경계의 높이보다 높다.
가드홈 충전 영역 (23b1∼23b3) 은 제 2 마스크층 (44) 으로 보호되어 있기 때문에, 에칭되지 않고, 그 상단부는 필드 절연막 (43) 의 표면과 거의 같은 높이에 위치하고 있다 (도 11c).
도 32 는 도 11a∼도 11c 의 D-D 선 절단면도이다. 반대로, 도 11a∼도 11c 는 도 32 의 Sa-Sa선, Sb-Sb선, Sc-Sc선 절단면도이다.
다음에, 제 2 마스크층 (44) 을 에칭에 의해서 전부 제거하고, 도 12a, 도 12b, 도 12c 에 나타내는 바와 같이, 활성홈 충전 영역 (23a) 과 가드홈 충전 영역 (23b1∼23b3) 의 표면을 노출시키고, 이어서 필드 절연막 (43) 을 부분적으로 에칭하여, 도 12a 에 나타내는 바와 같이, 베이스 영역 (32a) 의 가장자리보다 외측의 부분과, 베이스 영역 (32a) 의 가장자리로부터 일정 거리만큼 내측의 부분의 위에 필드 절연막 (43) 을 남겨, 베이스 영역 (32a) 의 그것보다도 내측의 부분의 표면을 노출시킨다.
그 상태에서 처리 기판 (10) 을 열산화 처리하면, 도 13a∼도 13c 에 나타내는 바와 같이, 게이트홈 (83) 의 측면과 저면을 포함하는 처리 기판 (10) 의 표면에 게이트 절연막 (45) 이 형성되어, 게이트 절연막 (45) 에 의해, 게이트홈 (83) 의 저면이나 측면이 덮여진다. 게이트 절연막 (45) 은 게이트홈 (83) 의 길이 방향으로 신장되는 측면 부분에서 베이스 영역 (32a) 과 도전층 (12) 에 접촉하고 있고, 양단의 측면에서는 활성홈 충전 영역 (23a) 에 접촉하고, 게이트홈 (83) 의 저면에서는 매립 영역 (24) 에 접촉하고 있다.
도 33 은 도 13a∼도 13c 의 E-E선 절단면도이다. 반대로, 도 13a∼도 13c 는 도 33 의 Ta-Ta선, Tb-Tb선, Tc-Tc선 절단면도이다.
또, 여기서는 게이트 절연막 (45) 은 열산화법에 의해서 형성된 규소 산화막이지만, 다른 종류의 절연막, 예를 들어 CVD 법 등에 의해서 형성된 규소 질화막 등도 사용할 수 있다.
이어서, 도 14a∼도 14c 에 나타내는 바와 같이, CVD 법 등에 의해서 게이트 절연막 (45) 표면에 도전성 재료를 퇴적시켜 도전성 박막 (46) 을 형성하면 게이트홈 (83) 의 내부는 도전성 박막 (46) 으로 충전된다. 도전성 박막 (46) 을 구성하는 도전성 재료는 여기서는 불순물이 첨가된 폴리규소로 구성되어 있다.
이어서, 도전성 박막 (46) 을 에칭하여, 도 15a∼도 15c 에 나타내는 바와 같이, 게이트홈 (83) 의 내부의 부분을 남기고, 다른 부분을 제거하여 게이트홈 (83) 의 내부의 부분에 의해서 게이트 전극 플러그 (48) 를 구성시킨다.
도 34 는 도 15a∼도 15c 의 F-F선 절단면도이다. 반대로, 도 15a∼도 15c 는 도 34 의 Ua-Ua선, Ub-Ub선, Uc-Uc선 절단면도이다.
또, 여기서는 각 게이트홈 (83) 내부에 형성된 게이트 전극 플러그 (48) 는 서로 분리되었지만, 도전성 박막 (46) 을 에칭할 때에, 패터닝된 레지스트막을 사용하여, 게이트홈 (83) 의 외부의 도전성 박막 (46) 을 부분적으로 남겨 배선막을 구성시키고, 각 게이트 전극 플러그 (48) 를 배선막으로 서로 접속해도 된다.
다음에, 게이트 절연막 (45) 을 에칭하여, 도 16a 에 나타내는 바와 같이 베이스 영역 (32a) 의 표면의 적어도 일부를 노출시킨 후, 열산화 처리를 하고, 도 17a 에 나타내는 바와 같이, 베이스 영역 (32a) 의 표면에 규소 산화막으로 이루어지는 완화층 (50) 을 형성한다.
이 때, 도 16b, 도 16c 에 나타내는 바와 같이, 활성홈 충전 영역 (23a) 이나 가드홈 충전 영역 (23b1∼23b3) 의 표면도 일단 노출되어, 그 표면에도 도 17b, 도 17c 에 나타내는 바와 같이 완화층 (50) 이 형성된다.
다음에, 완화층 (50) 의 표면에 레지스트막을 배치하여 패터닝한다. 도 18a∼도 18c 의 부호 51 은 패터닝된 레지스트막을 나타내고 있다.
이 레지스트막 (51) 은 서로 인접하는 게이트홈 (83) 과 게이트홈 (83) 사이의 위치와, 활성홈 충전 영역 (23a) 위의 위치에 개구 (52a, 52b) 를 각각 갖고 있다.
이 개구 (52a, 52b) 저면에는 완화층 (50) 이 노출되어 있고, 그 상태에서 제 2 도전형의 불순물 이온을 조사하면, 제 2 도전형의 불순물 이온은 개구 (52a, 52b) 저면에 위치하는 완화층 (50) 을 투과하여, 개구 (52a, 52b) 의 저면 바로 아 래의 위치의 베이스 영역 (32a) 와 활성홈 충전 영역 (23a) 의 내부 표면에 제 2 도전형의 고농도 불순물층이 형성된다.
도 18a 의 부호 61a 은 베이스 영역 (32a) 의 내부 표면에 형성된 제 2 도전형의 고농도 불순물층을 나타내고 있고, 도 18b 의 부호 (61b) 는 활성홈 충전 영역 (23a) 표면의 고농도 불순물층을 나타내고 있다. 다른 부분에는 제 2 도전형의 고농도 불순물층은 형성되지 않는다 (도 18c).
베이스 영역 (32a) 내부 표면의 제 2 도전형의 고농도 불순물층 (61a) 의 폭은 게이트홈 (83) 과 게이트홈 (83) 사이의 거리보다 짧고, 그 고농도 불순물층 (61a) 과 게이트 절연막 (45) 사이에는 베이스 영역 (32a) 이 남아 있다.
다음에, 레지스트막 (51) 을 제거하여 완화층 (50) 표면을 노출시킨 후, 별도의 레지스트막을 형성한 후, 패터닝한다.
도 19a∼도 19c 의 부호 (53) 는 패터닝된 레지스트막을 나타내고 있다. 이 레지스트막 (53) 은 베이스 영역 (32a) 내의 제 2 도전형의 고농도 불순물층 (61a) 과 게이트홈 (83) 사이의 완화층 (50) 표면 상의 위치에 개구 (54) 를 갖고 있다. 개구 (54) 저면에는 완화층 (50) 의 표면이 노출되어 있어, 제 1 도전형의 불순물을 조사하면 개구 (54) 저면의 완화층 (50) 을 투과하여 개구 (54) 의 저면의 바로 아래의 위치에 제 1 도전형의 고농도 불순물층 (62) 이 형성된다.
이 제 1 도전형의 고농도 불순물층 (62) 은 활성홈 충전 영역 (23a) 과 접촉하지 않도록, 개구 (54) 는 활성홈 충전 영역 (23a) 과 접하는 위치에는 형성되어 있지 않다.
또한, 도 19a∼도 19c 에 나타내는 바와 같이, 게이트 전극 플러그 (48) 나 가드홈 충전 영역 (23b1∼23b3) 의 위에는 개구 (54) 는 형성되지 않고, 제 1 도전형의 고농도 불순물층은 형성되지 않는다.
다음에, 레지스트막 (53) 을 박리하여 완화층 (50) 표면을 노출시킨 후, 도 20a∼도 20c 에 나타내는 바와 같이, CVD 법 등에 의해, 완화층 (50) 상에 절연성의 층간 절연막 (55) 을 형성한다.
이어서, 열 처리를 하여 고농도 불순물층 (61a, 61b, 62) 중의 제 1 도전형의 불순물과 제 2 도전형의 불순물을 확산시키면, 도 21a 에 나타내는 바와 같이, 제 1 도전형의 불순물에 의해서, 베이스 영역 (32a) 내에 제 1 도전형의 소스 영역 (64) 과 제 2 도전형의 불순물의 표면 농도가 높은 오믹 영역 (63a) 이 형성된다.
이 때, 활성홈 충전 영역 (23a) 의 내부에도 제 2 도전형의 고농도 불순물층 (61b) 으로 오믹 영역 (63b) 이 형성된다 (도 21b).
도 42 는 오믹 영역 (63a, 63b) 의 패턴을 나타내는 평면도이다. 가드홈 충전 영역 (23b1∼23b3) 에는 변화가 없다 (도 21c).
다음에, 층간 절연막 (55) 을 패터닝하여, 도 22a 에 나타내는 바와 같이, 오믹 영역 (63a) 이나 소스 영역 (64) 위에 소스 개구 (56a) 를 형성하고, 게이트 전극 플러그 (48) 위에 게이트 개구 (56b) 를 형성한다. 소스 개구 (56a) 와 게이트 개구 (56b) 사이에는 층간 절연막 (55) 이 남겨져 있어, 소스 개구 (56a) 와 게이트 개구 (56b) 는 분리되어 있다.
또한, 소스 개구 (56a) 나 게이트 개구 (56b) 를 형성할 때에, 도 22b 에 나타내는 바와 같이, 활성홈 충전 영역 (23a) 의 오믹 영역 (63b) 이 형성된 부분의 위에 접지 개구 (56c) 를 형성한다. 이 접지 개구 (56c) 는 소스 개구 (56a) 와 연결되어 있어도 되지만, 게이트 개구 (56b) 와의 사이에는 층간 절연막 (55) 이 배치되어 서로 분리되어 있다.
가드홈 충전 영역 (23b1∼23b3) 상에는 개구는 형성되지 않는다 (도 22c).
다음에, 도 23a∼도 23c 에 나타내는 바와 같이, 처리 기판 (10) 의 소스 개구 (56a) 나 게이트 개구 (56b) 가 형성된 측의 표면에, 스퍼터링법 등에 의해, 알루미늄을 주성분으로 하는 금속 박막 (58) 을 형성하여 그 금속 박막 (58) 을 패터닝한다.
이 패터닝에 의해 금속 박막 (58) 으로부터, 도 24a, 도 24b 에 나타내는 바와 같이, 소스 개구 (56a) 의 저면에 노출되는 소스 영역 (64) 과 오믹 영역 (63a) 과, 접지 개구 (56c) 저면에 노출되는 활성홈 충전 영역 (23a) 의 오믹 영역 (63b) 에 접촉하여 오믹 접합을 형성하는 소스 전극막 (58a) 과, 게이트 개구 (56b) 저면에 노출하는 게이트 전극 플러그 (48) 에 접촉하여 오믹 접합을 형성하는 게이트 전극막 (58b) 을 형성한다. 이 때, 도 24c 에 나타내는 바와 같이, 가드홈 충전 영역 (23b1∼23b3) 상부의 금속 박막 (58) 은 제거된다.
다음에, 도 25a∼도 25c 에 나타내는 바와 같이, CVD 법 등에 의해서 처리 기판 (10) 의 표면에 절연성의 보호막 (68) 을 형성한 후, 도 26a∼도 26c 에 나타 내는 바와 같이, 처리 기판 (10) 의 이면에 노출되는 단결정 기판 (11) 의 표면에, 드레인 전극막 (71) 을 형성하면 본 발명의 반도체 장치 (1) 가 얻어진다. 드레인 전극막 (71) 의 구성 재료는 단결정 기판 (11) 과 오믹 접합을 형성하는 금속을 선택한다.
도 26a∼도 26c 의 G-G 선 절단면도는 도 1 에 나타낸 바와 같다.
이 반도체 장치 (1) 는 한 장의 처리 대상 기판 (10) 에 복수개 형성되어 있고, 드레인 전극막 (71) 을 형성하는 공정의 후공정이 되는 다이싱 공정에 있어서, 처리 대상 기판 (10) 을 절단하여 복수의 반도체 장치 (1) 를 서로 분리시킨 후, 저융점의 금속이나 도전성 페이스트재에 의해서 드레인 전극막 (71) 을 리드 프레임 상에 고정한다.
그리고, 게이트 전극막 (58b) 의 일부분으로 이루어지는 게이트 패드의 표면과, 소스 전극막 (58a) 의 일부분으로 이루어지는 소스 패드의 표면을, 와이어 본드 등에 의해서 별도의 리드 프레임에 접속하고 반도체 장치 (1) 를 몰드한다.
마지막으로, 리드 프레임을 절단하여 드레인 전극막 (71) 에 접속된 리드와, 게이트 패드에 접속된 리드와, 소스 패드에 접속된 리드를 분리시키면, 수지 밀봉된 반도체 장치 (1) 가 얻어진다.
수지 밀봉된 반도체 장치 (1) 는 그 리드가 전기 회로에 접속되고, 사용될 때에, 소스 전극막 (58a) 이 접지 전위에 접속되어 드레인 전극막 (71) 에 정전압이 인가된 상태에서, 게이트 전극 플러그 (48) 에 임계치 전압 이상의 전압이 인가되면, 베이스 영역 (32a) 중의, 소스 영역 (64) 과 도전층 (12) 사이에 위치하여 게이트 절연막 (45) 에 접촉하는 부분이 제 1 도전형으로 반전되고, 그럼으로써 형성된 반전층으로 소스 영역 (64) 과 도전층 (12) 이 접속되어 드레인 전극막 (71) 에서 소스 전극막 (58a) 으로 전류가 흐른다.
도통시킬 때의 전압의 극성은 제 1 도전형이 n형, 제 2 도전형이 p형인 경우에는 소스 전극막 (58a) 은 접지 전위, 드레인 전극막 (71) 과 게이트 전극 플러그 (48) 는 정전압이다.
다음에, 게이트 전극 플러그 (48) 의 전위가 임계치 전압 이하가 되면, 반전층은 소멸되어, 반도체 장치 (1) 는 차단 상태로 전환되어 전류는 흐르지 않게 된다.
반도체 장치 (1) 가 도통 상태에 있을 때와 차단 상태에 있을 때의 양방 모두, 베이스 영역 (32a) 과 도전층 (12) 사이의 pn 접합은 역바이어스되어 있고, pn 접합으로부터 베이스 영역 (32a) 내부와 도전층 (12) 내부로 향하여 공핍층이 퍼지고 있다.
본 발명의 반도체 장치 (1) 에서는 매립 영역 (24) 은 활성홈 충전 영역 (23a) 을 통해 소스 전극막 (58a) 에 전기적으로 접속되어 있어, 매립 영역 (24) 은 부유 전위로 되지 않고, 소스 영역 (64) 이나 베이스 영역 (32a) 과 동전위가 되도록 되어 있다.
베이스 영역 (32a) 과 도전층 (12) 사이에, 그 pn 접합이 역바이어스되는 극성의 전압이 인가된 경우, 매립 영역 (24) 과 도전층 (12) 사이의 pn 접합도 역바이어스된다. 따라서, 도전층 (12) 의 내부에는 베이스 영역 (32a) 과 매립 영 역 (24) 의 양방으로부터 공핍층이 퍼진다. 그 결과, 베이스 영역 (32a) 의 바로 아래로서, 매립 영역 (24) 의 저부보다 위의 부분의 도전층 (12) 내부는 용이하게 전부 공핍화된다.
그리고, 도전층 (12) 이나 매립 영역 (24) 의 불순물 농도나, 매립 영역 (24) 사이의 거리와 폭 등을 최적치로 설정함으로써, 베이스 영역 (32a) 의 바로 아래로서, 매립 영역 (24) 의 저부보다 위의 부분의 도전층 (12) 이 전부 공핍화되었을 때, 매립 영역 (24) 의 내부가 전부 공핍화되어 있도록 하면, 베이스 영역 (32a) 의 바로 아래의 전계 강도가 완화되어 활성 영역의 내압이 향상된다.
한편, 내압 영역 내에서는 가드홈 충전 영역 (23b1∼23b3) 과 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 은 부유 전위로 놓여져 있고, 베이스 영역 (32a) 이나 매립 영역 (24) 등으로부터 가로 방향으로 퍼진 공핍층은 먼저, 최내주의 내주측 보조 확산 영역 (331) 에 도달한다.
그리고, 공핍층이 도달함으로써, 최내주의 내주측 보조 확산 영역 (331) 이나, 그것에 접속된 최내주의 가드홈 충전 영역 (23b1), 및 외주측 보조 확산 영역 (341) 의 전위가 안정되어, 그것들로부터도 공핍층이 퍼지기 시작한다.
이렇게 하여, 공핍층은 내측에서 외측으로 향하여, 순차 가드홈 충전 영역 (23b1∼23b3) 이나 내주측 및 외주측의 각 보조 확산 영역 (331∼333, 341∼343) 에 도달하면서 퍼진다.
그럼으로써, 가드홈 충전 영역 (23b1∼23b3) 이 배치된 영역의 전계 강도가 완화되어 내압 영역의 내압이 향상된다.
여기서, 각 가드홈 충전 영역 (23b1∼23b3) 의 네 변은 거의 직각으로 교차하고 있고, 네 코너는 둥그렇게 되어 있지 않지만, 네 코너에는 둥그스름한 외주측 보조 확산 영역 (341∼343) 이 배치되어 있고, 도전층 (12) 의 표면 근방에서는 도전층 (12) 은 가드홈 충전 영역 (23b1∼23b3) 과는 pn 접합을 형성하지 않고, 외주측 보조 확산 영역 (341∼343) 과 pn 접합이 형성되어 있다.
따라서, pn 접합의 형상은 구상 접합보다 원통 접합이나 플레이너 접합에 가까워져, 전계 강도가 대폭 완화된다.
또, 각 활성홈 (22a) 이나 가드홈 (22b1∼22b3) 의 저면이나 측면에는 처리 기판 (10) 의 {1 0 0} 면이 노출되어 있고, 활성홈 충전 영역 (23a) 이나 가드홈 충전 영역 (23b1∼23b3) 은 그 면으로부터 성장한다. 따라서, 매립 영역 (24) 이나 가드홈 충전 영역 (23b) 에는 결함이 없어 내압이 저하되지 않게 되어 있다.
또한, 본 발명의 반도체 장치는 가드홈 충전 영역 (23b1∼23b3) 의 상부는 처리 기판 (10) 표면 (도전층 (12) 이나 내주측 및 외주측 보조 확산 영역 (331∼333, 341∼343 의 표면) 보다 높고, 필드 절연막 (43) 의 내부에 배치되어 있다. 이 구조에 의해, 가드홈 충전 영역의 상단이 처리 기판 (10) 의 표면과 같은 높이 인 경우에 비하여, 내압 영역에서의 전계 강도가 완화되어 내압이 높아진다.
또, 이상은 제 1 도전형을 n형, 제 2 도전형을 p형으로서 설명하였지만, 상기 실시예나 후술하는 각 실시예에 있어서, 제 1 도전형을 p형, 제 2 도전형을 n형으로 해도 된다.
또한, 상기 실시형태의 반도체 장치 (1) 는 MOSFET 이지만, 본 발명의 반도체 장치는 이에 한정되는 것이 아니라, 예를 들어, pn 접합형 IGBT (Insulated gate bipolar transistor) 나 쇼트키 접합형 IGBT 도 포함된다.
도 27a∼도 27c 의 부호 2 는 본 발명의 반도체 장치 중의 pn 접합형 IGBT 를 나타내고 있다.
이 반도체 장치 (2) 는 단결정 기판 (11) 대신에, 도전층 (12) 과는 반대의 도전형 (제 2 도전형) 의 콜렉터층 (11') 이 사용되고 있다. 그 이외의 구성은 상기 실시예의 반도체 장치 (1) 와 같은 구조이다.
이 콜렉터층 (11') 은 도전층 (12) 과 pn 접합을 형성하고 있어, 반도체 장치 (2) 가 도통될 때에, 그 pn 접합이 순바이어스되고, 콜렉터층 (11') 으로부터 도전층 (12) 내로 소수 캐리어가 주입되어 도통 저항이 저하되게 되어 있다.
도 27a∼도 27c 의 부호 71' 는 콜렉터층 (11') 과 오믹 접합을 형성하는 콜렉터 전극막이다.
다음에 도 28a∼도 28c 의 부호 3 은 쇼트키 배리어형 IGBT 인 경우의 본 발명의 반도체 장치를 나타내고 있다.
이 반도체 장치 (3) 에서는 연마 공정 등에 의해서 단결정 기판 (11) 이 제 거되고, 단결정 기판 (11) 보다 저농도의 도전층 (12) 표면이 노출된 후, 그 표면에 쇼트키 전극막 (72) 이 형성되어 있다.
쇼트키 전극막 (72) 의 적어도 도전층 (12) 과 접촉하는 부분은 도전층 (12) 과 쇼트키 접합을 형성하는 재료이고, 예를 들어 크롬 등이다. 다른 구조는 제 1 예의 반도체 장치 (1) 와 같다.
쇼트키 접합의 극성은 반전층이 형성되어, 반도체 장치 (3) 가 도통되는 극성의 전압이 인가되었을 때에 쇼트키 접합도 순바이어스되는 극성이고, 쇼트키 접합이 순바이어스됨으로써, 쇼트키 전극막 (72) 으로부터 도전층 (12) 내로 소수 캐리어가 주입되어 도통 저항이 저감되게 되어 있다.
또, 단결정 기판 (11) 이 저농도이고, 쇼트키 전극막 (72) 과 쇼트키 접합을 형성할 수 있는 경우, 단결정 기판 (11) 표면에 쇼트키 전극막을 형성해도 된다.
다음에, 도 37a∼도 37c 의 부호 4 는 저도통 저항형 반도체 장치를 나타내고 있다.
이 반도체 장치 (4) 는 제 1 실시예의 반도체 장치 (1) 의 베이스 영역 (32a) 의 아래에, 도전층 (12) 보다 고농도의 제 1 도전형의 저저항 영역 (29) 을 갖고 있다. 다른 구조는 제 1 실시예의 반도체 장치 (1) 와 같다.
저저항 영역 (29) 과 베이스 영역 (32a) 의 위치 관계를 설명하면, 먼저 도전층 (12) 으로의 제 1 도전형의 불순물의 주입과 확산에 의해, 도 38a, 도 38b 에 나타내는 바와 같이, 활성 영역 내에, 베이스 영역보다 소면적으로 제 1 도전형의 저저항 영역 (28) 을 형성한다. 저저항 영역 (28) 은 내압 영역 내에는 형성하 지 않는다.
도 38a∼도 38c 는 저저항 영역 (28) 을 포함하는 도전층 (12) 의 표면을 노출시킨 상태를 나타내고 있다.
다음에, 도 39a∼도 39c 에 나타내는 바와 같이, 정사각형 또는 직사각형의 베이스 확산용 개구 (80a) 와, 그것을 동심 형상으로 둘러싸는 복수개 (여기서는 3개) 의 사각링 형상의 보조 확산용 개구 (80b1∼80b3) 를 형성한다.
저저항 영역 (28) 은 최내주의 보조 확산용 개구 (80b1) 의 내측에 위치하고 있고, 베이스 확산용 개구 (80a) 는 저저항 영역 (28) 의 표면의 면적보다 넓다. 그리고, 베이스 확산용 개구 (80a) 의 저면에는 저저항 영역 (28) 의 전부의 표면과, 저저항 영역 (28) 의 외주로부터 일정 범위 내의 주위의 영역이 노출되어 있다.
그 상태에서 제 2 도전형의 불순물을 주입하면, 각 개구 (80a, 80b1∼80b3) 의 저면 아래에 제 2 도전형의 불순물이 주입되어 저저항 영역 (28) 의 표면은 제 2 도전형이 된다. 그 결과, 도 40a∼도 40b 에 나타내는 바와 같이, 베이스 확산용 개구 (80a) 와 보조 확산용 개구 (80b1∼80b3) 의 저면 아래의 내부 표면에는 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 이 각각 형성된다.
그리고, 열 처리를 하면, 제 2 도전형의 고농도 불순물층 (31a, 31b1∼31b3) 은 확산되어, 대응하는 위치에, 베이스 영역 (32a) 과 보조 확산 영역 (32b1∼32b3) 이 각각 형성된다.
이와 같이, 저저항 영역 (28) 의 상부는 베이스 영역 (32a) 에 의해서 제 2 도전형의 확산 영역으로 치환되어, 도 41a, 도 41b 에 나타내는 바와 같이, 베이스 영역 (32a) 의 바로 아래 위치에, 저저항 영역 (28) 의 잔부로 이루어지는 저저항 영역 (29) 이 형성된다.
이 저저항 영역 (29) 의 외주는 베이스 영역 (32a) 의 가장자리보다 내측에 위치하고 있고, 저저항 영역 (29) 은 도전층 (12) 의 표면에는 노출되어 있지 않다. 또, 저저항 영역 (29) 은 보조 확산 영역 (32b1∼32b3) 의 하방에는 형성하지 않는다 (도 41c).
이 반도체 장치 (4; 도 37a∼도 37c) 가 도통되었을 때에는 전류는 저저항 영역 (29) 을 통하여 흐르기 때문에, 도통 저항이 작아진다.
또, 상기 각 실시예에서는 매립 영역 (24) 의 형성 후에는 가늘고 긴 활성홈 (22a; 게이트홈 (83)) 의 양단과 중앙 위치에 활성홈 충전 영역 (23a) 이 남겨져 있었지만, 본 발명은 그것에 한정되는 것이 아니라, 게이트홈 (83) 의 하방에 위치하는 매립 영역 (24) 이 소스 전극막 (58a) 과 동전위가 되도록, 활성홈 (22a) 내에 배치되면 된다. 예를 들어, 도 36 의 반도체 장치 (5) 에 나타내는 바와 같이, 길이 방향 중앙에는 배치하지 않고 양단 위치에 배치해도 된다.
(또한, 상기 각 실시에서는 가드홈 (22b1∼22b3) 은 네 변이 직각으로 교차하고 있었지만, 본 발명은 그것에 한정되는 것이 아니라, 가드홈 (22b1∼22b3) 의 네 코너를 둥그스름하게 해도 된다. 또한, 다각형 형상으로 해도 된다.)
또, 상기 활성홈 충전 영역 (23a) 과 가드홈 충전 영역 (23b) 은 활성홈 (22a) 이나 가드홈 (22b1∼22b3) 내에 에피택셜 성장된 규소 단결정으로 구성되어 있지만, 단결정이 아니라, 다결정을 성장시켜 다결정의 충전 영역으로 할 수 있다.
산업상이용가능성
고내압의 반도체 장치가 얻어진다.

Claims (14)

  1. 제 1 도전형의 도전층을 갖는 처리 기판,
    상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 영역,
    상기 도전층의 상기 베이스 영역이 배치된 위치에, 저부가 상기 베이스 영역의 저면보다 깊게 형성된 게이트홈,
    상기 게이트홈의 측면에 배치된 게이트 절연막,
    상기 게이트홈 내에 배치되어, 상기 게이트 절연막과 접촉된 게이트 전극 플러그,
    상기 베이스 영역 내의 상기 게이트 절연막과 접촉하는 위치에 배치되어, 상기 베이스 영역에 의해서 상기 도전층에서 분리된 제 1 도전형의 소스 영역,
    상기 게이트홈의 하방 위치에 배치되어, 상기 게이트 전극 플러그와는 절연된 제 2 도전형의 매립 영역,
    상기 소스 영역에 접촉된 소스 전극막, 및
    상기 매립 영역에 접촉하고 상기 소스 전극막과 전기적으로 단락된 제 2 도전형의 활성홈 충전 영역을 가지며,
    상기 게이트홈의 길이 방향 양단에 상기 활성홈 충전 영역이 배치된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 활성홈 충전 영역의 표면은 상기 소스 전극막에 접촉된 반도체 장치.
  3. 제 2 항에 있어서,
    상기 활성홈 충전 영역의 표면의 상기 소스 전극막과 접촉하는 부분에는 제 2 도전형의 불순물층이 확산에 의해서 형성된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 소스 전극막은 상기 베이스 영역에 접촉되고,
    상기 활성홈 충전 영역은 상기 베이스 영역에 접촉된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 처리 기판에 형성된 활성홈을 갖고,
    상기 매립 영역은 상기 활성홈의 저면 상에 배치되고,
    상기 게이트홈은 상기 활성홈의 상기 매립 영역보다 위의 부분에 구성되고,
    상기 활성홈 충전 영역은 상기 활성홈의 저면 상에 배치되어 상부가 상기 베이스 영역의 표면보다 높게 형성된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 도전층 상에 배치된 필드 절연막을 갖고,
    상기 활성홈의 상부는 상기 필드 절연막의 내부에 위치하고,
    상기 활성홈 충전 영역의 상부는 상기 필드 절연막의 내부의 상기 활성홈 내부에 위치하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트홈을 동심 형상으로 둘러싸고, 소정 간격으로 이간된 복수개의 링 형상의 가드홈과, 상기 가드홈 내에 배치된 제 2 도전형의 가드홈 충전 영역을 갖는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 게이트홈을 동심 형상으로 둘러싸고, 소정 간격으로 이간된 복수개의 링 형상의 가드홈과, 상기 가드홈 내에 배치된 제 2 도전형의 가드홈 충전 영역을 가지며,
    상기 가드홈의 상부는 상기 필드 절연막의 내부에 위치하고,
    상기 가드홈 충전 영역의 상부는 상기 필드 절연막의 내부의 상기 가드홈 내부에 위치하는 반도체 장치.
  9. 제 1 도전형의 도전층을 갖는 처리 기판,
    상기 도전층 상에 배치된 필드 절연막,
    상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 영역,
    상기 도전층의 상기 베이스 영역이 배치된 위치에, 저부가 상기 베이스 영역의 저면보다 깊게 형성되고 상부가 상기 필드 절연막 내에 위치된 활성홈,
    상기 활성홈의 저면 상에 배치되고, 상단부가 상기 베이스 영역보다 낮은 제 2 도전형의 매립 영역,
    상기 활성홈의 상기 매립 영역보다 상부에 구성되는 게이트홈,
    상기 게이트홈의 측면에 배치된 게이트 절연막,
    상기 게이트홈 내에 배치되어, 상기 게이트 절연막과 접촉하는 게이트 전극 플러그,
    상기 베이스 영역 내의 상기 게이트 절연막과 접촉하는 위치에 배치되고, 상기 베이스 영역에 의해서 상기 도전층에서 분리되는 제 1 도전형의 소스 영역,
    상기 소스 영역에 접촉하는 소스 전극막,
    상기 매립 영역에 접촉하고, 상단이 상기 도전층 표면보다 높으며, 상기 소스 전극막과 전기적으로 단락된 제 2 도전형의 활성홈 충전 영역,
    상기 활성홈을 동심 형상으로 둘러싸고, 소정 간격으로 이간되며, 상부가 각각 상기 필드 절연막 내에 위치되는 복수개의 링 형상의 가드홈, 및
    상기 가드홈 내에 배치되고, 상단이 상기 도전층 표면보다 높은 제 2 도전형의 가드홈 충전 영역을 갖는 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 처리 기판의 이면에는 상기 도전층에 접속된 드레인 전극막이 배치된 반도체 장치.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 처리 기판의 이면에는 상기 도전층과 접촉하는 제 2 도전형의 콜렉터층과, 상기 콜렉터층과 전기적으로 접속된 콜렉터 전극막이 배치된 반도체 장치.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 처리 기판의 이면에는 상기 도전층과 쇼트키 접합을 형성하는 쇼트키 전극막이 배치된 반도체 장치.
  13. 제 1 도전형의 도전층을 갖는 처리 기판,
    상기 도전층의 내부 표면에 형성된 제 2 도전형의 베이스 영역,
    상기 도전층의 상기 베이스 영역이 배치된 위치에 저부가 상기 베이스 영역의 저면보다 깊게 형성된 게이트홈,
    상기 게이트홈의 측면에 배치된 게이트 절연막,
    상기 게이트홈 내에 배치되어, 상기 게이트 절연막과 접촉된 게이트 전극 플러그,
    상기 베이스 영역 내의 상기 게이트 절연막과 접촉하는 위치에 배치되어, 상기 베이스 영역에 의해서 상기 도전층에서 분리된 제 1 도전형의 소스 영역,
    상기 게이트홈의 하방 위치에 배치되어, 상기 게이트 전극 플러그와는 절연된 제 2 도전형의 매립 영역,
    상기 소스 영역에 접촉된 소스 전극막,
    상기 매립 영역에 접촉하고, 상기 소스 전극막과 전기적으로 단락된 제 2 도전형의 활성홈 충전 영역을 갖는 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 베이스 영역을 형성한 후, 상부에 상기 베이스 영역이 노출되고, 하부에 상기 도전층이 노출되는 활성홈을 형성하여, 상기 활성홈 내에 제 2 도전형의 반도체 충전물을 성장시킨 후, 상기 반도체 충전물의 일부 영역의 상부를 상기 베이스 영역의 저면보다 낮은 위치까지 제거하고, 남겨진 하부에 의해서 상기 매립 영역을 형성하고, 상기 반도체 충전물이 제거된 부분에 의해서 상기 게이트홈을 구성시키고, 상기 반도체 충전물의 상부가 제거되지 않은 부분에 의해, 상기 베이스 영역과 접촉된 활성홈 충전 영역을 구성시키는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 활성홈 충전 영역의 표면에 제 2 도전형의 불순물을 확산시켜 확산 영역을 형성하고, 상기 소스 영역과 상기 확산 영역에 오믹 접합을 형성하는 소스 전극막을 형성하는 반도체 장치의 제조 방법.
KR1020057005854A 2002-10-04 2003-10-01 반도체 장치, 반도체 장치의 제조 방법 KR100958561B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00291841 2002-10-04
JP2002291841A JP4274771B2 (ja) 2002-10-04 2002-10-04 半導体装置
JPJP-P-2003-00320838 2003-09-12
JP2003320838A JP2005093479A (ja) 2003-09-12 2003-09-12 半導体装置、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20050060090A KR20050060090A (ko) 2005-06-21
KR100958561B1 true KR100958561B1 (ko) 2010-05-17

Family

ID=32072490

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057005854A KR100958561B1 (ko) 2002-10-04 2003-10-01 반도체 장치, 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US7196376B2 (ko)
EP (1) EP1557888A4 (ko)
KR (1) KR100958561B1 (ko)
AU (1) AU2003268710A1 (ko)
WO (1) WO2004032244A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3689419B1 (ja) * 2004-03-29 2005-08-31 新電元工業株式会社 半導体装置、半導体装置の製造方法
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7595542B2 (en) * 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
EP2602829A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
WO2014080471A1 (ja) * 2012-11-21 2014-05-30 トヨタ自動車株式会社 半導体装置
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH117002A (ja) * 1997-06-05 1999-01-12 Tektronix Inc プラズマ・アドレス液晶パネル及びその製造方法
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2000216381A (ja) 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2001267570A (ja) 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JP2682272B2 (ja) * 1991-06-27 1997-11-26 三菱電機株式会社 絶縁ゲート型トランジスタ
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP3940518B2 (ja) * 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
JP4363736B2 (ja) * 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH117002A (ja) * 1997-06-05 1999-01-12 Tektronix Inc プラズマ・アドレス液晶パネル及びその製造方法
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2000216381A (ja) 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2001267570A (ja) 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法

Also Published As

Publication number Publication date
US20050224848A1 (en) 2005-10-13
KR20050060090A (ko) 2005-06-21
EP1557888A4 (en) 2009-11-04
AU2003268710A1 (en) 2004-04-23
EP1557888A1 (en) 2005-07-27
US7196376B2 (en) 2007-03-27
WO2004032244A1 (ja) 2004-04-15

Similar Documents

Publication Publication Date Title
US7196376B2 (en) Trench-type power MOSFET with embedded region at the bottom of the gate and increased breakdown voltage
JP4874516B2 (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP4892172B2 (ja) 半導体装置およびその製造方法
US7763504B2 (en) Method for manufacturing silicon carbide semiconductor device
EP1415334B1 (en) Manufacture of semiconductor devices with schottky barriers
US6426541B2 (en) Schottky diode having increased forward current with improved reverse bias characteristics and method of fabrication
US20080277668A1 (en) SIS semiconductor having junction barrier schottky device
US7573109B2 (en) Semiconductor device
EP1406310B1 (en) Semiconductor device with field-shaping regions
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
JP3971670B2 (ja) 半導体装置
WO1999004435A1 (en) Novel cell topology for power transistors with increased packing density
US7365391B2 (en) Semiconductor device and method for manufacturing thereof
US7282764B2 (en) Semiconductor device
EP1184908B1 (en) Field effect transistor
JP4133548B2 (ja) 半導体装置
JP2005093479A (ja) 半導体装置、半導体装置の製造方法
JP2006066606A (ja) 半導体装置、半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130423

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140417

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150427

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170328

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee