JP2005093479A - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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Abstract


【課題】高耐圧の半導体装置を提供する。
【解決手段】活性溝２２ａの一部に活性溝充填領域２３ａを残し、ゲート溝８３の下方に位置する埋込領域２４に接続しておく。活性溝充填領域２３ａをソース電極膜５８ａに接続し、ソース領域６４と同電位になるようにしておく。ベース領域３２ａと導電層１２の間が逆バイアスされるとき、埋込領域２４と導電層１２の間も逆バイアスされるので、空乏層が一緒に広がり、耐圧が高くなる。
【選択図】 図２６

Description

本発明は半導体装置にかかり、特に、溝内に半導体充填物が配置された半導体装置に関する。
図４３は、従来技術のトランジスタ１０２の断面図を示している。
このトランジスタ１０２は、トレンチ型パワーＭＯＳＦＥＴであり、ｎ+型不純物がシリコン単結晶中に高濃度にドープされた半導体基板１１１と、該半導体基板１１１上にエピタキシャル成長法によって形成されたｎ-型のシリコンエピタキシャル層から成るドレイン層１１２とを有している。
符号１１０は、半導体基板１１１とドレイン層１１２とを有する処理基板を示しており、この処理基板１１０に半導体製造プロセスが施された結果、ドレイン層１１２内部の表面側に、ｐ型のボディ層１１３が形成されており、該ボディ層１１３内部の表面近傍に、ｐ+型のオーミック領域１１６と、ｎ+型のソース領域１３０とが複数形成されている。
ソース領域１３０の間の位置では、半導体基板１１０表面が帯状にエッチングされ、細溝１２０が形成されている。
細溝１２０の内周面には、ゲート絶縁膜１２４が形成されており、その細溝１２０の内部には、そのゲート絶縁膜によって半導体基板１１０とは非接触の状態で、ポリシリコンが充填され、そのポリシリコンによってゲート電極プラグ１２７が形成されている。
各細溝１２０内のゲート電極プラグ１２７は、金属薄膜から成る不図示のゲート電極膜によって互いに接続されている。
ソース領域１３０とオーミック領域１１６の表面には、金属薄膜から成るソース電極膜１３７が形成されている。細溝１２０上には層間絶縁膜１３１が形成されており、この層間絶縁膜１３１により、ソース電極膜１３７とゲート電極プラグ１２７とは電気的に絶縁されている。
処理基板１１０の裏面、即ち、半導体基板１１１の表面にはドレイン電極膜１３９が形成されている。
ソース電極膜１３７を接地電位に接続し、ドレイン電極膜１３９に正電圧を印加した状態で、ゲート電極膜にしきい値電圧以上の正電圧を印加すると、ゲート絶縁膜１２４とボディ層１１３の界面にｎ型の反転層が形成され、その反転層によって、ソース領域１３０とドレイン層１１２とが接続され、反転層を通って、ドレイン層１１２からソース領域１３０に向けて電流が流れる。この状態は、トランジスタ１０２が導通した状態であり、細溝１２０を用いないパワーＭＯＳＦＥＴに存在するＪＦＥＴ領域が存在しないため、通常のパワーＭＯＳＦＥＴに比べて導通抵抗が小さくなっている。
そして、導通した状態からゲート電極膜の電位がソース電極膜１３７と同じ電位に変わると、反転層は消滅し、電流は流れなくなる。
この状態では、ボディ層１１３とドレイン層１１２との間のｐｎ接合は逆バイアスされており、そのｐｎ接合のアバランシェ耐圧がトランジスタ１０２の耐圧と等しくなっている。
一般に、ｐｎ接合のアバランシェ耐圧は、逆バイアスされたときの空乏層の形状によって異なるが、上記のようなトランジスタ１０２では、ドレイン層１１２内に広がる空乏層内の電界強度が不均一であるため、電界強度が強くなる部分でアバランシェ耐圧が決定され、耐圧が低くなってしまっている。
そこで図４４のような構造の半導体装置１０３が提案されており、細溝１２０の下側にドレイン層１１２とは異なる導電型の埋込領域１２２を形成し、ドレイン層１１２内に広がる空乏層の電界強度を緩和する試みが成されている。
埋込領域１２２は、一旦細溝１２０を深く掘削し、細溝１２０の内部の底部と側壁に充填物を成長させることで形成しており、充填物としては半導体単結晶や半導体多結晶を用いることができる。
しかしながら、埋込領域１２２が浮遊電位の場合には、耐圧が安定しない。シミュレーションによって耐圧を求めたところ、埋込領域１２２をソース電極膜１３７と短絡させれば耐圧が高くなると分かったため、そのための具体的な構造が求められている。
特開平０３−６９０１７
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧の半導体装置を提供することにある。
上記課題を解決するため、請求項１記載の発明は、第一導電型の導電層を有する処理基板と、前記導電層の内部表面に形成された第二導電型のベース領域と、前記導電層の前記ベース領域が配置された位置に底部が前記ベース領域の底面よりも深く形成されたゲート溝と、前記ゲート溝の側面に配置されたゲート絶縁膜と、前記ゲート溝内に配置され、前記ゲート絶縁膜と接触されたゲート電極プラグと、前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記導電層から分離された第一導電型のソース領域と、前記ゲート溝の下方位置に配置され、前記ゲート電極プラグとは絶縁された第二導電型の埋込領域と、前記ソース領域に接触されたソース電極膜と、前記埋込領域に接触し、前記ソース電極膜と電気的に短絡された第二導電型の活性溝充填領域とを有する半導体装置である。
請求項２記載の発明は、前記活性溝充填領域の表面は、前記ソース電極膜に接触された請求項１記載の半導体装置である。
請求項３記載の発明は、前記活性溝充填領域の表面の前記ソース電極膜と接触する部分には、第二導電型の不純物層が拡散によって形成された請求項２記載の半導体装置である。
請求項４記載の発明は、前記ソース電極膜は前記ベース領域に接触され、
前記活性溝充填領域は、前記ベース領域に接触された請求項１乃至請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記ゲート溝は細長に形成され、その長手方向両端に、前記活性溝充填領域が配置された請求項１乃至請求項４のいずれか１項記載の半導体装置である。
請求項６記載の発明は、前記処理基板に形成された活性溝を有し、前記埋込領域は、前記活性溝の底面上に配置され、前記ゲート溝は、前記活性溝の前記埋込領域よりも上の部分で構成され、前記活性溝充填領域は、前記活性溝の底面上に配置され、上部が前記ベース領域の表面よりも高く形成された請求項１乃至請求項５のいずれか１項記載の半導体装置である。
請求項７記載の発明は、前記ゲート溝を同心状に取り囲み、所定間隔で離間された複数本のリング状のガード溝と、前記ガード溝内に配置された第二導電型のガード溝充填領域とを有する請求項１乃至請求項６のいずれか１項記載の半導体装置である。
請求項８記載の発明は、前記導電層上に配置されたフィールド絶縁膜を有し、前記ガード溝の上部は前記フィールド絶縁膜の内部に位置し、前記ガード溝充填領域の上部は、前記絶縁膜の内部の前記ガード溝内部に位置する請求項１乃至請求項７のいずれか１項記載の半導体装置である。
請求項９記載の発明は、前記活性溝の上部は、前記絶縁膜の内部に位置し、前記活性溝充填領域の上部は、前記絶縁膜の内部の前記活性溝内部に位置する請求項８記載の半導体装置である。
請求項１０記載の発明は、前記処理基板の裏面には、前記導電層に接続されたドレイン電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置である。
請求項１１記載の発明は、前記処理基板の裏面には、前記導電層と接触する第二導電型のコレクタ層と、前記コレクタ層と電気的に接続されたコレクタ電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置である。
請求項１２記載の発明は、前記処理基板の裏面には、前記導電層とショットキー接合を形成するショットキー電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置である。
請求項１３記載の発明は、第一導電型の導電層を有する処理基板と、前記導電層の内部表面に形成された第二導電型のベース領域と、前記導電層の前記ベース領域が配置された位置に底部が前記ベース領域の底面よりも深く形成されたゲート溝と、前記ゲート溝の側面に配置されたゲート絶縁膜と、前記ゲート溝内に配置され、前記ゲート絶縁膜と接触されたゲート電極プラグと、前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記導電層から分離された第一導電型のソース領域と、前記ゲート溝の下方位置に配置され、前記ゲート電極プラグとは絶縁された第二導電型の埋込領域と、前記ソース領域に接触されたソース電極膜と、前記埋込領域に接触し、前記ソース電極膜と電気的に短絡された第二導電型の活性溝充填領域とを有する半導体装置を製造する半導体装置の製造方法であって、前記ベース領域を形成した後、上部に前記ベース領域が露出し、下部に前記導電層が露出する活性溝を形成し、前記活性溝内に第二導電型の半導体充填物を成長させた後、前記半導体充填物の一部領域の上部を前記ベース領域の底面よりも低い位置まで除去し、残された下部によって前記埋込領域を形成し、前記半導体充填物が除去された部分によって前記ゲート溝を構成させ、前記半導体充填物の上部が除去されなかった部分により、前記ベース領域と接触された活性溝充填領域を構成させる半導体装置の製造方法である。
請求項１４記載の発明は、前記活性溝充填領域の表面に第二導電型の不純物を拡散させて拡散領域を形成し、前記ソース領域と前記拡散領域とにオーミック接合を形成するソース電極膜を形成する請求項１３記載の半導体装置の製造方法である。
高耐圧の半導体装置が得られる。
本発明は上記のように構成されており、処理基板内部であって、ゲート溝の側面に形成されたゲート絶縁膜と接触する位置に、ソース領域とベース領域と導電層とが上方からこの順序で配置されている。
ゲート電極プラグは、ゲート絶縁膜を介し、ソース領域とベース領域と導電層に接触しており、ゲート電極プラグにしきい値電圧以上の電圧を印加すると、ベース領域内のゲート絶縁膜と接触した部分に第一導電型の反転層が形成され、反転層によってソース領域と前記導電層とが電気的に接続され、半導体装置が導通状態になる。
そして、本発明ではゲート溝の下方位置には第二導電型の埋込領域が配置されており、この埋込領域は、第二導電型の活性溝充填領域に接触している。
活性溝充填領域は、ソース電極膜に電気的に接続されており、ソース電極膜は、ソース領域に接触されている。その結果、埋込領域は、活性溝充填領域を介してソース領域に対して電気的に接続されている。
従って、ソース領域と埋込領域は電気的に同電位になるから、ソース領域とベース領域とを短絡させ、導電層とソース領域の間に、導電層とベース領域との間に形成されているｐｎ接合が逆バイアスされる電圧が印加されると、埋込領域と導電層との間に形成されているｐｎ接合も逆バイアスされるため、ベース領域と埋込領域の両方から導電層内に一緒に空乏層が広がる。
導電層や埋込領域の不純物濃度や、埋込領域の高さを調節し、導電層のうち、ベース領域の底面下に位置する部分であって、埋込領域の底部よりも上の領域が空乏層で満たされる電圧が印加されたとき、埋込領域の内部も空乏層で満たされるようにしておくと、ベース領域の底面よりも下に位置する領域では、電界強度が緩和され、耐圧が高くなる。
本発明の実施例について説明する。
本実施例及び後述する各実施例では、ｐ型又はｎ型のうちのいずれか一方を第一導電型とし、他方を第二導電型とする。従って、第一導電型がｎ型であれば第二導電型はｐ型であり、逆に、第一導電型がｐ型であれば第二導電型はｎ型であり、本発明にはその両方が含まれる。
＜構造の説明＞
図１の符号１は、本発明の第一の実施例の半導体装置を示している。この図１は、半導体装置１の拡散構造を説明するための平面図である。
半導体装置１の中央部分である活性領域には、後述するベース領域３２ａやソース領域６４が配置され、該活性領域の周辺の領域であって、活性領域を取り囲む耐圧領域には、後述するガード溝充填領域２３ｂ1〜２３ｂ3や内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3が配置されている。
図１のＷａ−Ｗａ線とＷｂ−Ｗｂ線に沿った活性領域の切断面図を図２６(ａ)、(ｂ)に示す。また、図１のＷｃ−Ｗｃ線に沿った耐圧領域の切断面図を図２６(ｃ)に示す。図１は、図２６(ａ)〜(ｃ)のＧ−Ｇ線切断面図である。
図１と図２６(ａ)〜(ｃ)を参照し、この半導体装置１は、単結晶基板１１と該単結晶基板１１と接触した導電層１２とを有している。
単結晶基板１１は、第一導電型のシリコン単結晶で構成されており、導電層１２は、該単結晶基板１１表面にエピタキシャル法によって成長された第一導電型のシリコンエピタキシャル層で構成されている。単結晶基板１１の濃度に比べ、導電層１２は低濃度であり、空乏層が広がりやすくされている。
導電層１２のうち、活性領域に位置する部分の内部表面には、第二導電型のベース領域３２ａが所定深さに形成されている。
ここで、符号１０は、プロセス処理の対象となる処理基板を示しており、導電層１２やベース領域３２ａ等の拡散層を含んでいる。
ベース領域３２ａの平面形状は四隅が丸められた四角形であり、その縁よりも内側の領域に、細長の活性溝２２ａが複数本互いに等間隔で平行に配置されている。各活性溝２２ａは、ベース領域３２ａの縁よりも一定距離だけ内側に配置されている。
隣接する活性溝２２ａと活性溝２２ａの間であって、活性溝２２ａ間の中央付近のベース領域３２ａの内部表面には、ベース領域３２ａと同じ導電型のオーミック領域６３ａが配置されている。このオーミック領域６３ａの表面濃度は、ベース領域３２ａの表面濃度よりも高濃度であり、アルミニウム等の金属とオーミック接触するように構成されている。
オーミック領域６３ａと活性溝２２ａの間の位置、即ち、各活性溝２２ａの片側又は両側位置のベース領域３２ａの内部表面には、第一導電型のソース領域６４が配置されている。
他方、耐圧領域には、複数本(ここでは三本)のリング形状のガード溝２２ｂ1〜２２ｂ3が同心状に形成されており、ベース領域３２ａは、最内周のガード溝２２ｂ1よりも内側に配置されている。従って、ベース領域３２ａはガード溝２２ｂ1〜２２ｂ3によって同心状に取り囲まれている。
ガード溝２２ｂ1〜２２ｂ3は、底面が導電層１２の内部に位置する深さであり、上部の開口は導電層１２表面のフィールド絶縁膜４３に位置している。
活性溝２２ａの内部は、一部分が底面から開口まで第二導電型の半導体単結晶(ここではシリコン単結晶)が配置され、活性溝充填領域２３ａが形成されており、他の部分は、下部だけに第二導電型の半導体単結晶が配置され、埋込領域２４が形成されている。
ここでは、各活性溝２２ａの両端と中央に活性溝充填領域２３ａがそれぞれ配置されている。
また、各ガード溝２２ｂ1〜２２ｂ3の底面から開口の間にも、第二導電型の半導体単結晶が配置され、それによってガード溝充填領域２３ｂ1〜２３ｂ3が形成されている。
活性溝２２ａの内部の埋込領域２４よりも上の部分をゲート溝と呼び、符号８３を付すと、ゲート溝８３の側面及び底面にはゲート絶縁膜４５が配置されている。ゲート溝８３の内部空間はゲート絶縁膜４５で囲まれており、その空間には、ゲート電極プラグ４８が配置されている。ゲート電極プラグ４８は、埋込領域２４やベース領域３２ａやソース領域６４や導電層１２や活性溝充填領域２３ａとは絶縁されている。
活性溝充填領域２３ａとガード溝充填領域２３ｂ1〜２３ｂ3は、処理基板１０上に位置するフィールド絶縁膜４３の内部まで配置されており、従って、活性溝充填領域２３ａの上端部やガード溝充填領域２３ｂ1〜２３ｂ3の上端部は、導電層１２よりも上方に位置している。
導電層１２内部の表面付近であって、各ガード溝充填領域２３ｂ1〜２３ｂ3の内周側には、内周の全長に接触して第二導電型の内周側補助拡散領域３３1〜３３3が形成されており、外周側には、外周の全長に接触して第二導電型の外周側補助拡散領域３４1〜３４3が形成されている。従って、内周側及び外周側の各補助拡散領域３３1〜３３3、３４1〜３４3はリング形状である。
内周側補助拡散領域３３1〜３３3は、複数のガード溝充填領域２３ｂ1〜２３ｂ3のうちのいずれか１個にだけ接触しており、同様に、外周側補助拡散領域３４1〜３４3も、複数のガード溝充填領域２３ｂ1〜２３ｂ3のうちのいずれか１個にだけ接触している。
内周側補助拡散領域３３1〜３３3と外周側補助拡散領域３４1〜３４3とは接触していない。従って、ガード溝充填領域２３ｂ1〜２３ｂ3同士は互いに電気的に分離されている。
各補助拡散領域３３1〜３３3、３４1〜３４3はベース領域３２ａと一緒に形成されるため、同じ深さであり、ガード溝充填領域２３ｂよりも浅い。
図３５は、複数本のガード溝２２ｂ1〜２２ｂ3の角部分の拡大図である。
ガード溝充填領域２３ｂ1〜２３ｂ3の四隅部分は直角に交わっているが、内周側及び外周側の四隅部分には、内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3が位置している。
外周側補助拡散領域３４1〜３４3の角部分は、半径０．７μｍ以上の四分の一円に形成されている。
ガード溝充填領域２３ｂ1〜２３ｂ3の形状はガード溝２２ｂ1〜２２ｂ3の形状と同じであるから、四隅部分は直角(９０deg)に交わっているが、ガード溝充填領域２３ｂ1〜２３ｂ3の外周側の四隅部分の上部には、丸みを有する内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3が配置されている。
従って、ガード溝充填領域２３ｂ1〜２３ｂ3の少なくとも四隅の上部は、導電層１２とｐｎ接合を形成せず、内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3と導電層１２とがｐｎ接合を形成しており、少なくとも四隅の下部では、内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3よりも深い位置で導電層１２とｐｎ接合を形成している。
なお、最内周のガード溝充填領域２３ｂ1に接続された内周側補助拡散領域３３1は、ベース領域３２ａから一定距離だけ離間しており、従って、最内周のガード溝充填領域２３ｂ1はベース領域３２ａから電気的に分離されている。
また、ガード溝充填領域２３ｂ1〜２３ｂ3や内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3は外部端子に接続されていない。他方、ベース領域３２ａとソース領域６４や導電層１２は外部端子に接続されており、ベース領域３２ａと導電層１２との間に電圧が印加されても、各ガード溝充填領域２３ｂ1〜２３ｂ3と内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3は浮遊電位に置かれる。
なお、単結晶基板１１及び導電層１２がシリコン単結晶で構成されている場合、単結晶基板１１と導電層１２の表面の面方位は｛１ ０ ０｝にされている。本明細書では、｛１ ０ ０｝は、下記面方位の全てを含むものとする。
Figure 2005093479
各ガード溝２２ｂ1〜２２ｂ3の平面形状は、正方形又は長方形の四角リング状であり、ガード溝２２ｂ1〜２２ｂ3同士の隣接する二辺は平行に配置されている。
そして、各ガード溝２２ｂ1〜２２ｂ3の辺の向きは導電層１２の面方位に対して位置合わせがされており、各ガード溝２２ｂ1〜２２ｂ3のリング内周側の側面や外周側の側面には導電層１２の｛１ ０ ０｝面が露出するようにされている。
また、各活性溝２２ａは細長の長方形形状であり、互いに平行であり、且つ、長手方向がガード溝２２ｂ1〜２２ｂ3の平行な二辺に対して平行に配置され、各活性溝２２ａの四側面にも、導電層１２の｛１ ０ ０｝面が露出されている。
ガード溝２２ｂ1〜２２ｂ3や活性溝２２ａの底面は導電層１２の表面と平行であるから｛１ ０ ０｝面である。
このように、ガード溝２２ｂ1〜２２ｂ3や活性溝２２ａ内に露出する導電層１２の表面の面方位は全て等しく｛１ ０ ０｝面であるから、活性溝２２ａとガード溝２２ｂの内部にシリコン単結晶を成長させる場合、そのシリコン単結晶は均一に成長する。
活性溝充填領域２３ａとガード溝充填領域２３ｂと埋込領域２４は、活性溝２２ａとガード溝２２ｂ1〜２２ｂ3内にエピタキシャル成長されたシリコン単結晶でそれぞれ構成されている。従って、均一に成長された場合には内部にボイドは生じない。
＜製造工程＞
上記のような半導体装置１の製造工程を説明する。
図２(ａ)〜(ｃ)を参照し、符号１０は、製造工程で処理される処理基板を示している。この処理基板１０は、上述したように、第一導電型のシリコン単結晶から成る単結晶基板１１と、該単結晶基板１１上にシリコンのエピタキシャル成長によって形成された第一導電型の導電層１２とを有している。
処理基板１０は、直径数インチ〜十数インチのウェーハであり、一枚のウェーハ中には同じパターンが複数個形成され、各パターンが下記の工程を経てそれぞれ一個の半導体装置１になる。下記は、１個の半導体装置１に着目してその製造工程を説明する。
先ず、熱酸化処理によって形成されたシリコン酸化膜から成る第一の絶縁膜が導電層１２上に配置され、該第一の絶縁膜がパターニングされ、第一のマスク層４１が形成される。この第一のマスク層４１は、正方形又は長方形のベース拡散用開口８０ａと、複数本(ここでは３本)の四角リング状の補助拡散用開口８０ｂ1〜８０ｂ3を有している。
ベース拡散用開口８０ａは、中央位置に配置されており、補助拡散用開口８０ｂ1〜８０ｂ3は、ベース拡散用開口８０ａを同心状に取り囲むように、ベース拡散用開口８０ａの周囲に配置されている。ベース拡散用開口８０ａと補助拡散用開口８０ｂ1〜８０ｂ3の底面には、導電層１２表面が露出している。
ベース拡散用開口８０ａの四隅と補助拡散用開口８０ｂ1〜８０ｂ3の内周側四隅及び外周側四隅は直角ではなく、半径０．７μｍ以上の四分の一円の丸みが付されている。
次に、処理基板１０の表面に第二導電型の不純物を照射すると、第一のマスク層４１が遮蔽物(マスク)となり、図３(ａ)〜(ｃ)に示すように、各開口８０ａ、８０ｂ1〜８０ｂ3底面の導電層１２の内部表面に第二導電型の高濃度不純物層３１ａ、３１ｂ1〜３１ｂ3がそれぞれ形成される。
次に、熱処理によって高濃度不純物層３１ａ、３１ｂ1〜３１ｂ3(に含まれる第二導電型の不純物)を拡散させると、図４(ａ)〜(ｃ)に示すように、ベース拡散用開口８０ａの底面にベース領域３２ａが形成され、補助拡散用開口８０ｂ1〜８０ｂ3底面に、補助拡散領域３２ｂ1〜３２ｂ3がそれぞれ形成される。ベース領域３２ａと補助拡散領域３２ｂ1〜３２ｂ3は第二導電型である。
ベース領域３２ａや補助拡散領域３２ｂ1〜３２ｂ3を形成するときは、その熱処理によって導電層１２表面に熱酸化物薄膜が形成される。
図４(ａ)〜(ｃ)の符号４３は、その熱酸化物薄膜と、上記第一のマスク層４１とが一体になったフィールド絶縁膜を示している。
図２９は、図４(ａ)〜(ｃ)のＡ−Ａ線切断面図である。ベース領域３２ａの四隅や補助拡散領域３２ｂ1〜３２ｂ3の外周及び内周の四隅は、ベース拡散用開口８０ａや補助拡散用開口８０ｂ1〜８０ｂ3の形状を反映し、半径０．７μｍ以上の四分の一円に形成される。
図４(ａ)〜(ｃ)は、図２９のＰａ−Ｐａ線、Ｐｂ−Ｐｂ線、Ｐｃ−Ｐｃ線切断面図に相当する。
次に、フィールド絶縁膜４３をパターニングし、図５(ａ)〜(ｃ)に示すように、ベース領域３２ａの上に主溝用窓開部８１ａを複数個と、各補助拡散領域３２ｂ1〜３２ｂ3の上に、リング状のガード溝用窓開部８１ｂ1〜８１ｂ3を一本ずつ同心位置に形成する。
主溝用窓開部８１ａは細長の長方形形状であり、ベース領域３２ａの縁よりも内側に配置されている。従って、各主溝用窓開部８１ａの底面には、ベース領域３２ａの表面が露出されており、導電層１２の表面は露出していない。
また、ガード溝用窓開部８１ｂ1〜８１ｂ3のリングは四角形状であり、リングを構成する四辺が互いに垂直に交差し、四隅は丸みを有していない。
また、ガード溝用窓開部８１ｂ1〜８１ｂ3の幅は補助拡散領域３２ｂ1〜３２ｂ3の幅よりも狭く、補助拡散領域３２ｂ1〜３２ｂ3上の幅方向中央に位置しており、ガード溝用窓開部８１ｂ1〜８１ｂ3の底面には、各補助拡散領域３２ｂ1〜３２ｂ3の幅方向の中央部分の表面が露出し、導電層１２の表面は露出していない。
従って、露出部分の内周側と外周側の位置には、補助拡散領域３２ｂ1〜３２ｂ3の露出しない部分が配置されている。
次に、フィールド絶縁膜４３をマスクとしてドライエッチング法によって、主溝用窓開部８１ａとガード溝用窓開部８１ｂ1〜８１ｂ3の底面に露出する処理基板１０のベース領域３２ａや補助拡散領域３２ｂ1〜３２ｂ3の部分をエッチングすると、図６(ａ)〜(ｃ)に示すように、活性溝２２ａとガード溝２２ｂ1〜２２ｂ3とが形成される。
活性溝２２ａとガード溝２２ｂ1〜２２ｂ3は同じ深さであり、エッチング時間を調節することにより、それらの底面は、ベース領域３２ａや補助拡散領域３２ｂ1〜３２ｂ3の底部と単結晶基板１１の表面との間に配置されている。
活性溝２２ａとガード溝２２ｂの断面形状は、深さが幅よりも大きい細長の長方形形状である。
活性溝２２ａの上部は主溝用窓開部８１ａの上部で構成されており、主溝用窓開部８１ａよりも下方は、処理基板１０に形成された溝で構成されている。同様に、ガード溝２２ｂ1〜２２ｂ3の上部は、ガード溝用窓開部８１ｂ1〜８１ｂ3で構成されており、ガード溝用窓開部８１ｂ1〜８１ｂ3よりも下方は処理基板１０に形成された溝で構成されている。
従って、活性溝２２ａとガード溝２２ｂ1〜２２ｂ3の内周の上部には、フィールド絶縁膜４３が露出され、下部には導電層１２が露出されている。フィールド絶縁膜４３と導電層１２の間の中間位置には、ベース領域３２ａや補助拡散領域３２ｂ1〜３２ｂ3が露出されている。
ガード溝２２ｂ1〜２２ｂ3の深さは補助拡散領域３２ｂ1〜３２ｂ3よりも深いので、補助拡散領域３２ｂ1〜３２ｂ3は、ガード溝２２ｂ1〜２２ｂ3によって内周側補助拡散領域３３1〜３３3と外周側補助拡散領域３４1〜３４3にそれぞれ分離される。
活性溝２２ａはベース領域３２ａの縁よりも内側に位置しており、ベース領域３２ａは活性溝２２ａによって分離されていない。
図３０は、図６(ａ)〜(ｃ)のＢ−Ｂ線切断面図である。逆に、図６(ａ)〜(ｃ)は、図３０のＱａ−Ｑａ線、Ｑｂ−Ｑｂ線、Ｑｃ−Ｑｃ線切断面図に相当する。
活性溝２２ａの平面形状は主溝用窓開部８１ａの平面形状が反映され、細長の長方形であり、ガード溝２２ｂ1〜２２ｂ3の平面形状は、ガード溝用窓開部８１ｂ1〜８１ｂ3の平面形状が反映され、四隅の内周と外周がそれぞれ垂直な四角リング形状である。
活性溝２２ａは互いに平行になっており、ガード溝２２ｂ1〜２２ｂ3の二辺に対して平行にされている。
各溝２２ａ、２２ｂ1〜２２ｂ3の幅は互いに等しい大きさにされており、また、隣接する活性溝２２ａ同士の間の距離や、隣接するガード溝２２ｂ1〜２２ｂ3間の距離は互いに等しい。
活性溝２２ａの両端は最内周のガード溝２２ｂ1には接触しておらず、隣接する活性溝２２ａとガード溝２２ｂ1との間の距離と、活性溝２２ａ間の距離と、ガード溝２２ｂ1〜２２ｂ3間の距離とは互いに等しくされている。
活性溝２２ａが配置された方向や、ガード溝２２ｂ1〜２２ｂ3の四辺が配置された方向は、導電層１２の結晶方向に対して位置合わせされており、｛１ ０ ０｝方向に伸びるようにされている。
各溝２２ａ、２２ｂ1〜２２ｂ3の断面形状は長方形であるから、各溝２２ａ、２２ｂ1〜２２ｂ3の側面には｛１ ０ ０｝面が露出されている。また、各溝２２ａ、２２ｂ1〜２２ｂ3の底面は表面と平行であるから、底面にも｛１ ０ ０｝面が露出されている。
この状態では、溝２２ａ、２２ｂ1〜２２ｂ3内に処理基板１０を構成する半導体単結晶が露出し、処理基板１０の表面はフィールド絶縁膜４３によって覆われている。
エピタキシャル成長法によって、各溝２２ａ、２２ｂ1〜２２ｂ3内の底面及び側面に露出する半導体単結晶の表面に、第二導電型の不純物が添加された半導体単結晶を成長させると、各溝２２ａ、２２ｂ1〜２２ｂ3の内部は、成長された半導体単結晶によって充填される。
図７(ａ)〜(ｃ)に示すように、その半導体単結晶により、活性溝２２ａ内に活性溝充填領域２３ａが形成され、ガード溝２２ｂ1〜２２ｂ3内にガード溝充填領域２３ｂ1〜２３ｂ3が形成される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
図３１は、図７(ａ)〜(ｃ)のＣ−Ｃ線切断面図である。逆に、図７(ａ)〜(ｃ)は、図３１のＲａ−Ｒａ線、Ｒｂ−Ｒｂ線、Ｒｃ−Ｒｃ線切断面図に相当する。
各充填領域２３ａ、２３ｂ1〜２３ｂ3が形成された直後の状態では、それらの上端部は、マスクとして用いられたフィールド絶縁膜４３の表面よりも上に盛り上がっている。
次に、盛り上がった部分をエッチングによって除去し、図８(ａ)〜(ｃ)に示すように、各充填領域２３ａ、２３ｂ1〜２３ｂ3の高さをフィールド絶縁膜４３の高さと略一致させる。例えば、各充填領域２３ａ、２３ｂ1〜２３ｂ3の上部を、フィールド絶縁膜４３の表面よりも僅かに下方に位置させる。
次に、図９(ａ)〜(ｂ)に示すように、各充填領域２３ａ、２３ｂ1〜２３ｂ3の上部やフィールド絶縁膜４３の表面に、第二のマスク層４４を形成する。
図１０(ａ)〜(ｃ)に示すように、第二のマスク層４４をパターニングし、活性溝充填領域２３ａの一部の領域上に開口８２を形成する。第二のマスク層４４は、ＣＶＤ法等によるシリコン酸化膜等の絶縁膜を用いる。
ここでは、活性溝充填領域２３ａの中央部分と両端部分には開口８２を配置せず、第二のマスク層４４によって覆っておき、活性溝充填領域２３ａの他の部分に開口８２を配置し、開口８２の底面に活性溝充填領域２３ａの表面を露出させる。ガード溝充填領域２３ｂ1〜２３ｂ3は第二のマスク層４４で覆っておき、表面は露出させない。
この状態で第二のマスク層４４がエッチングされにくいガスにより、充填領域２３ａ、２３ｂ1〜２３ｂ3を構成する半導体単結晶をエッチングし、活性溝充填領域２３ａの露出部分をベース領域３２ａの底面よりも低い位置まで除去する。
このエッチングにより、図１１(ａ)、(ｂ)に示すように、活性溝充填領域２３ａが除去された部分によってゲート溝８３が形成され、活性溝充填領域２３ａの残部によって活性溝２２ａの底面上に埋込領域２４が形成される。
活性溝充填領域２３ａの第二のマスク層４４で保護された部分はエッチングされないから、活性溝２２ａの内部は、両端部分と中央部分に活性溝充填領域２３ａが残り、その間の活性溝２２ａの底面上に埋込領域２４が位置し、埋込領域２４の上部に、ゲート溝８３が形成される。ここでは１個の活性溝内には２個のゲート溝８３が形成される。ゲート溝８３は活性溝充填領域２３ａで挟まれている。
従って、ゲート溝８３の長手方向に伸びる側面には、下部に導電層１２が露出し、上部にベース領域３２ａが露出しているのに対し、両端位置の側面には活性溝充填領域２３ａが露出している。なお、ゲート溝８３の底面には、埋込領域２４の上端部の表面が露出している。
活性溝充填領域２３ａと埋込領域２４とは接触しており、更に、活性溝充填領域２３ａとベース領域３２ａとも接触しており、従って、活性溝充填領域２３ａと、埋込領域２４と、ベース領域３２ａとは電気的に接続されている。
活性溝充填領域２３ａの上端部は、フィールド絶縁膜４３の表面と略同じ高さに位置している。少なくとも、処理基板１０とフィールド絶縁膜４３との境界の高さよりも高い。
ガード溝充填領域２３ｂ1〜２３ｂ3は第二のマスク層４４で保護されているため、エッチングされず、その上端部はフィールド絶縁膜４３の表面と略同じ高さに位置している(図１１(ｃ))。
図３２は、図１１(ａ)〜(ｃ)のＤ−Ｄ線切断面図である。逆に、図１１(ａ)〜(ｃ)は、図３２のＳａ−Ｓａ線、Ｓｂ−Ｓｂ線、Ｓｃ−Ｓｃ線切断面図である。
次に、第二のマスク層４４をエッチングによって全部除去し、図１２(ｂ)、(ｃ)に示すように、活性溝充填領域２３ａとガード溝充填領域２３ｂ1〜２３ｂ3の表面を露出させ、次いで、フィールド絶縁膜４３を部分的にエッチングし、図１２(ａ)に示すように、ベース領域３２ａの縁よりも外側の部分と、ベース領域３２ａの縁から一定距離だけ内側の部分の上にフィールド絶縁膜４３を残し、ベース領域３２ａのそれよりも内側の部分の表面を露出させる。
その状態で処理基板１０を熱酸化処理すると、図１３(ａ)〜(ｃ)に示すように、ゲート溝８３の側面と底面を含む処理基板１０の表面にゲート絶縁膜４５が形成され、ゲート絶縁膜４５により、ゲート溝８３の底面や側面が覆われる。ゲート絶縁膜４５は、ゲート溝８３の長手方向に伸びる側面部分でベース領域３２ａと導電層１２とに接触しており、両端の側面では活性溝充填領域２３ａに接触し、ゲート溝８３の底面では埋込領域２４に接触している。
図３３は、図１３(ａ)〜(ｃ)のＥ−Ｅ線切断面図である。逆に、図１３(ａ)〜(ｃ)は、図３３のＴａ−Ｔａ線、Ｔｂ−Ｔｂ線、Ｔｃ−Ｔｃ線切断面図である。
なお、ここでは、ゲート絶縁膜４５は、熱酸化法によって形成したシリコン酸化膜であるが、他の種類の絶縁膜、例えばＣＶＤ法等によって形成したシリコン窒化膜等も用いることができる。
次いで、図１４(ａ)〜(ｃ)に示すように、ＣＶＤ法等によってゲート絶縁膜４５表面に導電性材料を堆積させ、導電性薄膜４６を形成すると、ゲート溝８３の内部は導電性薄膜４６で充填される。導電性薄膜４６を構成する導電性材料は、ここでは不純物が添加されたポリシリコンで構成されている。
次いで、導電性薄膜４６をエッチングし、図１５(ａ)〜(ｃ)に示すように、ゲート溝８３の内部の部分を残し、他の部分を除去し、ゲート溝８３の内部の部分によってゲート電極プラグ４８を構成させる。
図３４は、図１５(ａ)〜(ｃ)のＦ−Ｆ線切断面図である。逆に、図１５(ａ)〜(ｃ)は、図３４のＵａ−Ｕａ線、Ｕｂ−Ｕｂ線、Ｕｃ−Ｕｃ線切断面図である。
なお、ここでは各ゲート溝８３内部に形成されたゲート電極プラグ４８は互いに分離したが、導電性薄膜４６をエッチングする際に、パターニングしたレジスト膜を用い、ゲート溝８３の外部の導電性薄膜４６を部分的に残して配線膜を構成させ、各ゲート電極プラグ４８を配線膜で相互に接続してもよい。
次に、ゲート絶縁膜４５をエッチングし、図１６(ａ)に示すようにベース領域３２ａの表面の少なくとも一部を露出させた後、熱酸化処理を行い、図１７(ａ)に示すように、ベース領域３２ａの表面にシリコン酸化膜から成る緩和層５０を形成する。
このとき、図１６(ｂ)、(ｃ)に示すように、活性溝充填領域２３ａやガード溝充填領域２３ｂ1〜２３ｂ3の表面も一旦露出され、その表面にも、図１７(ｂ)、(ｃ)に示すように、緩和層５０が形成される。
次に、緩和層５０の表面にレジスト膜を配置し、パターニングする。図１８(ａ)〜(ｃ)の符号５１は、パターニングされたレジスト膜を示している。
このレジスト膜５１は、互いに隣接するゲート溝８３とゲート溝８３の間の位置と、活性溝充填領域２３ａの上の位置に開口５２ａ、５２ｂをそれぞれ有している。
この開口５２ａ、５２ｂ底面には緩和層５０が露出されており、その状態で第二導電型の不純物イオンを照射すると、第二導電型の不純物イオンは開口５２ａ、５２ｂ底面に位置する緩和層５０を透過し、開口５２ａ、５２ｂの底面直下の位置のベース領域３２ａと活性溝充填領域２３ａの内部表面に第二導電型の高濃度不純物層が形成される。
図１８(ａ)の符号６１ａは、ベース領域３２ａの内部表面に形成された第二導電型の高濃度不純物層を示しており、図１８（ｂ）の符号６１ｂは、活性溝充填領域２３ａ表面の高濃度不純物層を示している。他の部分には、第二導電型の高濃度不純物層は形成されない(図１８(ｃ))
ベース領域３２ａ内部表面の第二導電型の高濃度不純物層６１ａの幅は、ゲート溝８３とゲート溝８３の間の距離よりも短く、その高濃度不純物層６１ａとゲート絶縁膜４５との間には、ベース領域３２ａが残っている。
次に、レジスト膜５１を除去して緩和層５０表面を露出させた後、別のレジスト膜を形成した後、パターニングする。
図１９(ａ)〜(ｃ)の符号５３は、パターニングされたレジスト膜を示している。このレジスト膜５３は、ベース領域３２ａ内の第二導電型の高濃度不純物層６１ａとゲート溝８３との間の緩和層５０の表面上の位置に開口５４を有している。開口５４底面には緩和層５０の表面が露出しており、第一導電型の不純物を照射すると、開口５４底面の緩和層５０を透過し、開口５４の底面の直下位置に第一導電型の高濃度不純物層６２が形成される。
この第一導電型の高濃度不純物層６２は、活性溝充填領域２３ａと接触しないように、開口５４は、活性溝充填領域２３ａと接する位置には形成されていない。
また、図１９(ａ)〜(ｃ)に示すように、ゲート電極プラグ４８やガード溝充填領域２３ｂ1〜２３ｂ3の上には開口５４は形成されず、第一導電型の高濃度不純物層は形成されない。
次に、レジスト膜５３を剥離し、緩和層５０表面を露出させた後、図２０(ａ)〜(ｃ)に示すように、ＣＶＤ法等により、緩和層５０上に絶縁性の層間絶縁膜５５を形成する。
次いで、熱処理を行い、高濃度不純物層６１ａ、６１ｂ、６２中の第一導電型の不純物と第二導電型の不純物を拡散させると、図２１(ａ)に示すように、第一導電型の不純物によって、ベース領域３２ａ内に第一導電型のソース領域６４と第二導電型の不純物の表面濃度が高いオーミック領域６３ａが形成される。
このとき、活性溝充填領域２３ａの内部にも第二導電型の高濃度不純物層６１ｂからオーミック領域６３ｂが形成される(図２１(ｂ))。
図４２はオーミック領域６３ａ、６３ｂのパターンを示す平面図である。ガード溝充填領域２３ｂ1〜２３ｂ3には変化はない(図２１(ｃ))。
次に、層間絶縁膜５５をパターニングし、図２２(ａ)に示すように、オーミック領域６３ａやソース領域６４の上にソース開口５６ａを形成し、ゲート電極プラグ４８の上にゲート開口５６ｂを形成する。ソース開口５６ａとゲート開口５６ｂの間には、層間絶縁膜５５が残されており、ソース開口５６ａとゲート開口５６ｂは分離されている。
また、ソース開口５６ａやゲート開口５６ｂを形成するときに、同図(ｂ)に示すように、活性溝充填領域２３ａのオーミック領域６３ｂが形成された部分の上に接地開口５６ｃを形成する。この接地開口５６ｃは、ソース開口５６ａと繋がっていてもよいが、ゲート開口５６ｂとの間には層間絶縁膜５５が配置され、互いに分離されている。
ガード溝充填領域２３ｂ1〜２３ｂ3上には開口は形成しない(同図(ｃ))。
次に、図２３(ａ)〜(ｃ)に示すように、処理基板１０のソース開口５６ａやゲート開口５６ｂが形成された側の表面に、スパッタリング法等により、アルミニウムを主成分とする金属薄膜５８を形成し、その金属薄膜５８をパターニングする。
このパターニングにより金属薄膜５８から、図２４(ａ)、(ｂ)に示すように、ソース開口５６ａの底面に露出するソース領域６４とオーミック領域６３ａと、接地開口５６ｃ底面に露出する活性溝充填領域２３ａのオーミック領域６３ｂに接触し、オーミック接合を形成するソース電極膜５８ａと、ゲート開口５６ｂ底面に露出するゲート電極プラグ４８に接触し、オーミック接合を形成するゲート電極膜５８ｂとを形成する。このとき、同図(ｃ)に示すように、ガード溝充填領域２３ｂ1〜２３ｂ3上部の金属薄膜５８は除去される。
次に、図２５(ａ)〜(ｃ)に示すように、ＣＶＤ法等によって処理基板１０の表面に絶縁性の保護膜６８を形成した後、図２６(ａ)〜(ｃ)に示すように、処理基板１０の裏面に露出する単結晶基板１１の表面に、ドレイン電極膜７１を形成すると本発明の半導体装置１が得られる。ドレイン電極膜７１の構成材料は、単結晶基板１１とオーミック接合を形成する金属を選択する。
図２６(ａ)〜(ｃ)のＧ−Ｇ線切断面図は、図１に示した通りである。
この半導体装置１は、一枚の処理対象基板１０に複数個形成されており、ドレイン電極膜７１を形成する工程の後工程となるダイシング工程において、処理対象基板１０を切断し、複数の半導体装置１を互いに分離させた後、低融点の金属や導電性ペースト材によってドレイン電極膜７１をリードフレーム上に固定する。
そして、ゲート電極膜５８ｂの一部分から成るゲートパッドの表面と、ソース電極膜５８ａの一部分から成るソースパッドの表面を、ワイヤーボンド等によって別のリードフレームに接続し、半導体装置１をモールドする。
最後に、リードフレームを切断し、ドレイン電極膜７１に接続されたリードと、ゲートパッドに接続されたリードと、ソースパッドに接続されたリードとを分離させると、樹脂封止された半導体装置１が得られる。
樹脂封止された半導体装置１は、そのリードが電気回路に接続され、使用されるときに、ソース電極膜５８ａが接地電位に接続され、ドレイン電極膜７１に正電圧が印加された状態で、ゲート電極プラグ４８にしきい値電圧以上の電圧が印加されると、ベース領域３２ａのうちの、ソース領域６４と導電層１２との間に位置し、ゲート絶縁膜４５に接触する部分が第一導電型に反転し、それによって形成された反転層でソース領域６４と導電層１２とが接続され、ドレイン電極膜７１からソース電極膜５８ａに電流が流れる。
導通させるときの電圧の極性は、第一導電型がｎ型、第二導電型がｐ型の場合は、ソース電極膜５８ａは接地電位、ドレイン電極膜７１とゲート電極プラグ４８は正電圧である。
次に、ゲート電極プラグ４８の電位がしきい値電圧以下になると、反転層は消滅し、半導体装置１は遮断状態に転じ、電流は流れなくなる。
半導体装置１が導通状態にあるときと遮断状態にあるときの両方とも、ベース領域３２ａと導電層１２との間のｐｎ接合は逆バイアスされており、ｐｎ接合からベース領域３２ａ内部と導電層１２内部に向けて空乏層が広がっている。
本発明の半導体装置１では、埋込領域２４は活性溝充填領域２３ａを介してソース電極膜５８ａに電気的に接続されており、埋込領域２４は浮遊電位にならず、ソース領域６４やベース領域３２ａと同電位になるようにされている。
ベース領域３２ａと導電層１２との間に、そのｐｎ接合が逆バイアスされる極性の電圧が印加された場合、埋込領域２４と導電層１２の間のｐｎ接合も逆バイアスされる。従って、導電層１２の内部には、ベース領域３２ａと埋込領域２４の両方から空乏層が広がる。その結果、ベース領域３２ａの真下であって、埋込領域２４の底部よりも上の部分の導電層１２の内部は容易に全部空乏化する。
そして、導電層１２や埋込領域２４の不純物濃度や、埋込領域２４間の距離と幅等を最適値に設定することにより、ベース領域３２ａの直下であって、埋込領域２４の底部よりも上の部分の導電層１２が全部空乏化したとき、埋込領域２４の内部が全部空乏化しているようにすると、ベース領域３２ａの直下位置の電界強度が緩和され、活性領域の耐圧が向上する。
他方、耐圧領域内では、ガード溝充填領域２３ｂ1〜２３ｂ3と内周側及び外周側の各補助拡散領域３３1〜３３3、３４1〜３４3は浮遊電位に置かれており、ベース領域３２ａや埋込領域２４等から横方向に広がった空乏層は、先ず、最内周の内周側補助拡散領域３３1に到達する。
そして、空乏層が到達することにより、最内周の内周側補助拡散領域３３1や、それに接続された最内周のガード溝充填領域２３ｂ1、及び外周側補助拡散領域３４1の電位が安定し、それらからも空乏層が広がり始める。
こうして、空乏層は、内側から外側に向け、順次ガード溝充填領域２３ｂ1〜２３ｂ3や内周側及び外周側の各補助拡散領域３３1〜３３3、３４1〜３４3に到達しながら広がる。
これにより、ガード溝充填領域２３ｂ1〜２３ｂ3が配置された領域の電界強度が緩和され、耐圧領域の耐圧が向上する。
ここで、各ガード溝充填領域２３ｂ1〜２３ｂ3の四辺は略直角に交わっており、四隅に丸みは付されていないが、四隅には、丸みを有する外周側補助拡散領域３４1〜３４3が配置されており、導電層１２の表面近傍では、導電層１２はガード溝充填領域２３ｂ1〜２３ｂ3とはｐｎ接合を形成せず、外周側補助拡散領域３４1〜３４3とｐｎ接合が形成されている。
従って、ｐｎ接合の形状は、球状接合よりも円筒接合やプレーナ接合に近くなり、電界強度が大幅に緩和される。
なお、各活性溝２２ａやガード溝２２ｂ1〜２２ｂ3の底面や側面には、処理基板１０の｛１ ０ ０｝面が露出されており、活性溝充填領域２３ａやガード溝充填領域２３ｂ1〜２３ｂ3はその面から成長する。従って、埋込領域２４やガード溝充填領域２３ｂには欠陥が無く、耐圧が低下しないようになっている。
また、本発明の半導体装置は、ガード溝充填領域２３ｂ1〜２３ｂ3の上部は、処理基板１０表面(導電層１２や内周側及び外周側補助拡散領域３３1〜３３3、３４1〜３４3の表面)よりも高く、フィールド絶縁膜４３の内部に配置されている。この構造により、ガード溝充填領域の上端が処理基板１０の表面と同じ高さの場合に比べ、耐圧領域での電界強度が緩和され、耐圧が高くなる。
なお、以上は第一導電型をｎ型、第二導電型をｐ型として説明したが、上記実施例や後述する各実施例において、第一導電型をｐ型、第二導電型をｎ型としても良い。
また、上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はこれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。
図２７(ａ)〜(ｃ)の符号２は、本発明の半導体装置のうちのｐｎ接合型のＩＧＢＴを示している。
この半導体装置２は、単結晶基板１１に替え、導電層１２とは反対の導電型(第二導電型)のコレクタ層１１’が用いられている。それ以外の構成は、上記実施例の半導体装置１と同じ構造である。
このコレクタ層１１’は導電層１２とｐｎ接合を形成しており、半導体装置２が導通するときに、そのｐｎ接合が順バイアスされ、コレクタ層１１’から導電層１２内に少数キャリアが注入され、導通抵抗が低下するようになっている。
図２７(ａ)〜(ｃ)の符号７１'はコレクタ層１１’とオーミック接合を形成するコレクタ電極膜である。
次に図２８(ａ)〜(ｃ)の符号３は、ショットキーバリア型のＩＧＢＴの場合の本発明の半導体装置を示している。
この半導体装置３では、研磨工程等によって単結晶基板１１が除去され、単結晶基板１１よりも低濃度の導電層１２表面が露出された後、その表面にショットキー電極膜７２が形成されている。
ショットキー電極膜７２の少なくとも導電層１２と接触する部分は、導電層１２とショットキー接合を形成する材料であり、例えばクロム等である。他の構造は、第一例の半導体装置１と同じである。
ショットキー接合の極性は、反転層が形成され、半導体装置３が導通する極性の電圧が印加されたときにショットキー接合も順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜７２から導電層１２内に少数キャリアが注入され、導通抵抗が低減されるようになっている。
なお、単結晶基板１１が低濃度であり、ショットキー電極膜７２とショットキー接合を形成できる場合、単結晶基板１１表面にショットキー電極膜を形成してもよい。
次に、図３７(ａ)〜(ｃ)の符号４は、低導通抵抗型の半導体装置を示している。
この半導体装置４は、第一の実施例の半導体装置１のベース領域３２ａの下に、導電層１２よりも高濃度の第一導電型の低抵抗領域２９を有している。他の構造は、第一の実施例の半導体装置１と同じである。
低抵抗領域２９とベース領域３２ａの位置関係を説明すると、先ず、導電層１２への第一導電型の不純物の注入と拡散により、図３８(ａ)、(ｂ)に示すように、活性領域内に、ベース領域よりも小面積に第一導電型の低抵抗領域２８を形成する。低抵抗領域２８は、耐圧領域内には形成しない。
図３８(ａ)〜(ｃ)は、低抵抗領域２８を含む導電層１２の表面を露出させた状態を示している。
次に、図３９(ａ)〜(ｃ)に示すように、正方形又は長方形のベース拡散用開口８０ａと、それを同心状に取り囲む複数本(ここでは３本)の四角リング状の補助拡散用開口８０ｂ1〜８０ｂ3を形成する。
低抵抗領域２８は、最内周の補助拡散用開口８０ｂ1の内側に位置しており、ベース拡散用開口８０ａは、低抵抗領域２８の表面の面積よりも広い。そして、ベース拡散用開口８０ａの底面には、低抵抗領域２８の全部の表面と、低抵抗領域２８の外周から一定範囲内の周囲の領域とが露出されている。
その状態で第二導電型の不純物を打ち込むと、各開口８０ａ、８０ｂ1〜８０ｂ3の底面下に第二導電型の不純物が注入され、低抵抗領域２８の表面は第二導電型になる。その結果、図４０(ａ)〜(ｂ)に示すように、ベース拡散用開口８０ａと補助拡散用開口８０ｂ1〜８０ｂ3の底面下の内部表面には、第二導電型の高濃度不純物層３１ａ、３１ｂ1〜３１ｂ3がそれぞれ形成される。
そして、熱処理を行うと、第二導電型の高濃度不純物層３１ａ、３１ｂ1〜３１ｂ3は拡散され、対応する位置に、ベース領域３２ａと補助拡散領域３２ｂ1〜３２ｂ3がそれぞれ形成される。
このように、低抵抗領域２８の上部はベース領域３２ａによって第二導電型の拡散領域に置換され、図４１(ａ)、(ｂ)に示すように、ベース領域３２ａの直下位置に、低抵抗領域２８の残部から成る低抵抗領域２９が形成される。
この低抵抗領域２９の外周は、ベース領域３２ａの縁よりも内側に位置しており、低抵抗領域２９は導電層１２の表面には露出していない。なお、低抵抗領域２９は、補助拡散領域３２ｂ1〜３２ｂ3の下方には形成しない(図４１(ｃ))。
この半導体装置４(図３７(ａ)〜(ｃ))が導通したときには、電流は低抵抗領域２９を通って流れるため、導通抵抗が小さくなる。
なお、上記各実施例では、埋込領域２４の形成後は、細長の活性溝２２ａ(ゲート溝８３)の両端と中央位置に活性溝充填領域２３ａが残されていたが、本発明はそれに限定されるものではなく、ゲート溝８３の下方に位置する埋込領域２４がソース電極膜５８ａと同電位になるように、活性溝２２ａ内に配置されればよい。例えば、図３６の半導体装置５に示すように、長手方向中央には配置せず両端位置に配置しても良い。
(また、上記各実施では、ガード溝２２ｂ1〜２２ｂ3は四辺が直角に交わっていたが、本発明はそれに限定されるものではなく、ガード溝２２ｂ1〜２２ｂ3の四隅に丸みを付してもよい。また、多角形形状にしてもよい。)
なお、上記の活性溝充填領域２３ａとガード溝充填領域２３ｂは、活性溝２２ａやガード溝２２ｂ1〜２２ｂ3内にエピタキシャル成長されたシリコン単結晶で構成されていたが、単結晶ではなく、多結晶を成長させ、多結晶の充填領域にすることができる。
本発明の一例の半導体装置の拡散構造を示す平面図であり、図２６のＧ−Ｇ線切断面図である (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(３) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(４) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(５) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(６) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(７) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(８) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(９) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１０) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１１) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１２) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１３) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１４) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１５) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１６) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１７) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１８) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(１９) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２０) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２１) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２２) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２３) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２４) (ａ)〜(ｃ)：本発明の半導体装置の製造工程図を説明するための図(２５) (ａ)〜(ｃ)：本発明がｐｎ接合型のＩＧＢＴである場合の構造を説明するための断面図 (ａ)〜(ｃ)：本発明がショットキー接合型のＩＧＢＴである場合の構造を説明するための断面図 本発明の半導体装置の拡散構造を示す平面図であり、図４(ａ)〜(ｃ)のＡ−Ａ線切断面図 本発明の半導体装置の拡散構造を示す平面図であり、図６(ａ)〜(ｃ)のＢ−Ｂ線切断面図 本発明の第一例の半導体装置の拡散構造を示す平面図であり、図７(ａ)〜(ｃ)のＣ−Ｃ線切断面図 本発明の半導体装置の拡散構造を示す平面図であり、図１１(ａ)〜(ｃ)のＤ−Ｄ線切断面図 本発明の半導体装置の拡散構造を示す平面図であり、図１３(ａ)〜(ｃ)のＥ−Ｅ線切断面図 本発明の半導体装置の拡散構造を示す平面図であり、図１５(ａ)〜(ｃ)のＦ−Ｆ線切断面図 本発明の半導体装置のガード溝の角部分の拡大図 本発明の半導体装置の他の例の平面図 (ａ)〜(ｃ)：本発明が低抵抗領域を有する半導体装置である場合の拡散構造を説明するための断面図 (ａ)〜(ｃ)：その製造工程を説明するための断面図(１) (ａ)〜(ｃ)：その製造工程を説明するための断面図(２) (ａ)〜(ｃ)：その製造工程を説明するための断面図(３) (ａ)〜(ｃ)：その製造工程を説明するための断面図(４) オーミック領域のパターンを示す平面図 従来技術のＭＯＳＦＥＴの拡散構造を説明するための断面図 従来技術のＭＯＳＦＥＴを改良した場合の拡散構造を説明するための断面図
符号の説明
１〜５……半導体装置
１０……処理基板
１１……単結晶基板
１１’……コレクタ層
１２……導電層
２２ａ……活性溝
２２ｂ1〜２２ｂ3……ガード溝
２３ａ……活性溝充填領域
２３ｂ1〜２３ｂ3……ガード溝充填領域
２４……埋込領域
３２ａ……ベース領域
４３……フィールド絶縁膜
４５……ゲート絶縁膜
４８……ゲート電極プラグ
５８ａ……ソース電極膜
５８ｂ……ゲート電極膜
６４……ソース領域
７１……ドレイン電極膜
７１'……コレクタ電極膜
７２……ショットキー電極膜
８３……ゲート溝

Claims (14)

  1. 第一導電型の導電層を有する処理基板と、
    前記導電層の内部表面に形成された第二導電型のベース領域と、
    前記導電層の前記ベース領域が配置された位置に底部が前記ベース領域の底面よりも深く形成されたゲート溝と、
    前記ゲート溝の側面に配置されたゲート絶縁膜と、
    前記ゲート溝内に配置され、前記ゲート絶縁膜と接触されたゲート電極プラグと、
    前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記導電層から分離された第一導電型のソース領域と、
    前記ゲート溝の下方位置に配置され、前記ゲート電極プラグとは絶縁された第二導電型の埋込領域と、
    前記ソース領域に接触されたソース電極膜と、
    前記埋込領域に接触し、前記ソース電極膜と電気的に短絡された第二導電型の活性溝充填領域とを有する半導体装置。
  2. 前記活性溝充填領域の表面は、前記ソース電極膜に接触された請求項１記載の半導体装置。
  3. 前記活性溝充填領域の表面の前記ソース電極膜と接触する部分には、第二導電型の不純物層が拡散によって形成された請求項２記載の半導体装置。
  4. 前記ソース電極膜は前記ベース領域に接触され、
    前記活性溝充填領域は、前記ベース領域に接触された請求項１乃至請求項３のいずれか１項記載の半導体装置。
  5. 前記ゲート溝は細長に形成され、その長手方向両端に、前記活性溝充填領域が配置された請求項１乃至請求項４のいずれか１項記載の半導体装置。
  6. 前記処理基板に形成された活性溝を有し、
    前記埋込領域は、前記活性溝の底面上に配置され、
    前記ゲート溝は、前記活性溝の前記埋込領域よりも上の部分で構成され、
    前記活性溝充填領域は、前記活性溝の底面上に配置され、上部が前記ベース領域の表面よりも高く形成された請求項１乃至請求項５のいずれか１項記載の半導体装置。
  7. 前記ゲート溝を同心状に取り囲み、所定間隔で離間された複数本のリング状のガード溝と、
    前記ガード溝内に配置された第二導電型のガード溝充填領域とを有する請求項１乃至請求項６のいずれか１項記載の半導体装置。
  8. 前記導電層上に配置されたフィールド絶縁膜を有し、前記ガード溝の上部は前記フィールド絶縁膜の内部に位置し、
    前記ガード溝充填領域の上部は、前記絶縁膜の内部の前記ガード溝内部に位置する請求項１乃至請求項７のいずれか１項記載の半導体装置。
  9. 前記活性溝の上部は、前記絶縁膜の内部に位置し、前記活性溝充填領域の上部は、前記絶縁膜の内部の前記活性溝内部に位置する請求項８記載の半導体装置。
  10. 前記処理基板の裏面には、前記導電層に接続されたドレイン電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置。
  11. 前記処理基板の裏面には、前記導電層と接触する第二導電型のコレクタ層と、
    前記コレクタ層と電気的に接続されたコレクタ電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置。
  12. 前記処理基板の裏面には、前記導電層とショットキー接合を形成するショットキー電極膜が配置された請求項１乃至請求項９のいずれか１項記載の半導体装置。
  13. 第一導電型の導電層を有する処理基板と、
    前記導電層の内部表面に形成された第二導電型のベース領域と、
    前記導電層の前記ベース領域が配置された位置に底部が前記ベース領域の底面よりも深く形成されたゲート溝と、
    前記ゲート溝の側面に配置されたゲート絶縁膜と、
    前記ゲート溝内に配置され、前記ゲート絶縁膜と接触されたゲート電極プラグと、
    前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置され、前記ベース領域によって前記導電層から分離された第一導電型のソース領域と、
    前記ゲート溝の下方位置に配置され、前記ゲート電極プラグとは絶縁された第二導電型の埋込領域と、
    前記ソース領域に接触されたソース電極膜と、
    前記埋込領域に接触し、前記ソース電極膜と電気的に短絡された第二導電型の活性溝充填領域とを有する半導体装置を製造する半導体装置の製造方法であって、
    前記ベース領域を形成した後、上部に前記ベース領域が露出し、下部に前記導電層が露出する活性溝を形成し、
    前記活性溝内に第二導電型の半導体充填物を成長させた後、前記半導体充填物の一部領域の上部を前記ベース領域の底面よりも低い位置まで除去し、残された下部によって前記埋込領域を形成し、
    前記半導体充填物が除去された部分によって前記ゲート溝を構成させ、
    前記半導体充填物の上部が除去されなかった部分により、前記ベース領域と接触された活性溝充填領域を構成させる半導体装置の製造方法。
  14. 前記活性溝充填領域の表面に第二導電型の不純物を拡散させて拡散領域を形成し、
    前記ソース領域と前記拡散領域とにオーミック接合を形成するソース電極膜を形成する請求項１３記載の半導体装置の製造方法。
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