JP2006066606A - 半導体装置、半導体装置の製造方法 - Google Patents

Abstract

【課題】
導通抵抗が低い半導体装置を提供する。
【解決手段】
本発明の半導体装置１では、加工層１３に形成された幅広の主溝１９が、主溝１９よりも幅狭でリング状の複数の副溝２０で取り囲まれている。主溝１９内と副溝２０内に半導体単結晶を成長させるとき、副溝２０が半導体単結晶で充填されたときに成長を終了させ、主溝１９を不完全充填し、主溝１９内に成長された導電領域の表面にゲート絶縁膜２５を形成し、ゲート絶縁膜２５で囲まれた領域内にゲート電極２８を配置し、ゲート絶縁膜２５の側面に深さ方向に反転層が形成され、反転層によってソース領域３７が導電領域２２に接続されるようにする。導電領域２２を低抵抗にしておくと、導通抵抗が小さくなる。
【選択図】 図２２

Description

本発明は半導体装置とその製造方法の技術分野に係り、特に、チャネル領域が溝側面に沿って形成される半導体装置とその製造方法に関する。

図３２の符号１０１は従来技術のＭＯＳトランジスタを示している。
このＭＯＳトランジスタ１０１は、ｎ型の半導体単結晶基板１１１上にｎ型の共通層１１２がエピタキシャル成長によって形成されており、該共通層１１２には細長い主溝１１９が複数本平行に形成されている。

主溝１１９が配置された領域の周囲には、主溝１１９を取り囲む四角リング状の複数の副溝１２０が形成されている。

主溝１１９の深さと副溝１２０の深さは同じである。主溝１１９の底面及び側面にはゲート絶縁膜１２５が形成されており、主溝１１９内部のゲート絶縁膜１２５で囲まれた領域にはゲート電極１２８が充填されている。

副溝１２０の内部にはｐ型の半導体単結晶から成るガード領域１１７がエピタキシャル成長によって充填されている。

共通層１１２の主溝１１９間の位置の内部表面には、主溝１１９よりも浅い位置までｐ型の不純物が拡散され、ｐ型のベース領域１３２が形成されている。

ベース領域１３２の内部表面の主溝１１９側面のゲート絶縁膜１２５と接する位置にはｎ型のソース領域１３７が形成されている。

主溝１１９の深さはベース領域１３２の深さよりも深いから、各主溝１１９の下部側面のゲート絶縁膜１２５は、上部から、ソース領域１３７とベース領域１３２と共通層１１２にこの順序で接触している。

ベース領域１３２は隣接する主溝１１９間に亘って形成されており、その内部表面のうち、隣接するソース領域１３７とソース領域１３７の間の位置にはｐ型のオーミック領域１４５が形成されている。

ソース領域１３７表面とオーミック領域１４５の表面にはソース電極１５０が形成されている。ゲート電極１２８の上部には層間絶縁膜１４７が形成されており、ソース電極１５０とゲート電極１２８は、層間絶縁膜１４７によって互いに絶縁されている。

半導体単結晶基板１１１の表面にはドレイン電極１１４が形成されており、ソース電極１５０を接地させ、ドレイン電極１１４に正電圧を印加してベース領域１３２と共通層１１２との間のｐｎ接合を逆バイアスし、その状態でゲート電極１２８にしきい値電圧以上の正電圧を印加すると、ベース領域１３２のゲート絶縁膜１２５に接触した部分が反転し、ｎ型の反転層が形成される。その反転層によってソース領域１３７と共通層１１２とが接続され、電流が流れる(導通状態)。

その状態からゲート電極１２８の電圧が接地電位に切り替わると反転層は消滅し、電流は流れなくなる(遮断状態)。

遮断状態では、ベース領域１３２と共通層１１２の間のｐｎ接合には大きな逆バイアスが印加されており、そのｐｎ接合から広がった空乏層はガード領域１１７に到達すると、ガード領域１１７によって更に外周方向に広げられ、ガード領域１１７が無い場合に比べ、降伏電圧が大きくなるように構成されている。
特開２００４−０６４０５１号公報 特開２００１−１３５８１８号公報

上記半導体装置１０１では降伏電圧を高くするため共通層１１２は高抵抗であり、そのため導通抵抗が高い。導通抵抗を小さくするため、共通層１１２にｎ型の高濃度層を形成すると、工程が増えるという問題がある。

上記課題を解決するため、本発明は、第一導電型の共通層と、前記共通層上に配置された第二導電型の加工層と、前記加工層に形成され、底面が前記共通層に達した細長の主溝と、前記主溝の内部であって前記主溝の側面の下部に位置し、底面部分が前記共通層に接触され、前記主溝の長手方向に沿って幅方向中央位置に凹部を有する第一導電型の導電領域と、前記主溝の内部であって、前記主溝の側面の上部に位置する第一導電型のソース領域と、前記主溝の内部であって、前記主溝の側面の前記導電領域と前記ソース領域の間の中間位置に位置し、前記ソース領域を前記導電領域から分離させる第二導電型のベース領域と、前記凹部の少なくとも側面に配置され、前記ソース領域と前記ベース領域と前記導電領域と接触されたゲート絶縁膜と、前記凹部内の前記ソース領域と前記ベース領域と前記導電領域とに亘って配置され、前記ゲート絶縁膜と接触されたゲート電極と、前記ソース領域と接触されたソース電極とを有する半導体装置である。
また、本発明は、前記加工層に形成され、前記主溝の幅よりも狭く、同心リング状で互いに離間され、前記主溝を取り囲み底面が前記共通層に達した複数の副溝と、前記副溝内に充填された第一導電型の耐圧領域とを有し、隣接する前記耐圧領域と前記耐圧領域の間は、第二導電型のガード領域が同心状に形成された半導体装置である。
また、本発明は、前記副溝間に位置する前記ガード領域同士は電気的に互いに分離された半導体装置である。
また、本発明は、 前記主溝が複数本互いに平行に配置され、前記主溝間の中央位置の前記加工層の内部表面には、前記加工層よりも高濃度の第二導電型のオーミック領域が配置され、前記ソース電極は前記オーミック領域と接触し、オーミック接合が形成された半導体装置である。
また、本発明は、前記オーミック領域は前記ベース領域に接触された半導体装置である。
また、本発明は、前記共通層の表面には、前記共通層と同じ導電型のドレイン層が配置され、該ドレイン層表面には、ドレイン層とオーミック接合を形成するドレイン電極が配置された半導体装置である。
また、本発明は、前記共通層の表面には、第二導電型のコレクタ層が配置され、前記共通層との間にｐｎ接合が形成された半導体装置である。
また、本発明は、前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜が配置され、前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された半導体装置である。
また、本発明は、第一導電型の共通層と、前記共通層上に配置された第二導電型の加工層と、前記加工層内部に互いに平行に配置された複数本のゲート電極と、前記ゲート電極の少なくとも側面に一面が密着して配置されたゲート絶縁膜と、前記加工層の内部表面に位置し、前記ゲート絶縁膜の前記一面とは反対側の面に密着された第一導電型のソース領域と、前記加工層の内部表面であって、前記ソース領域を取り囲み、前記ソース領域の底面下で前記ゲート絶縁膜に密着された第二導電型のベース領域と、前記ベース領域の底面下で前記ゲート絶縁膜に密着され、上部が前記ベース領域に接触し、下部が前記共通層に接触され、前記共通層よりも低抵抗の第一導電型の導電領域と、前記ゲート電極が配置された領域は、前記加工層に形成され、底面が前記共通層に達する複数本のリング状の副溝で取り囲まれ、前記各副溝内には底面が前記共通層に接続された第一導電型の耐圧領域を備え、前記耐圧領域の間の前記加工層は、底面が前記共通層に接し、互いに分離されたガード領域にされた半導体装置である。
また、本発明は、前記耐圧領域のうち、少なくとも一個の耐圧領域の表面には、耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された半導体装置である。
また、本発明は、前記同電位リング領域は最外周に位置する前記耐圧領域に形成された半導体装置である。
また、本発明は、第一導電型の共通層上に配置された第二導電型の加工層の表面から前記加工層を部分的にエッチングし、底面に前記共通層が露出する細長の主溝を形成する溝形成工程と、前記主溝の幅方向中央に凹部が残るように前記主溝内に第一導電型の半導体単結晶から成る半導体充填物をエピタキシャル成長させて前記主溝を不完全に充填し、前記主溝内に前記半導体充填物から成る導電領域を形成する不完全充填工程と、前記導電領域表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜表面にゲート電極を形成するゲート電極形成工程と、前記導電領域の内部表面に第二導電型の不純物を導入し、拡散して前記導電領域上部であって前記ゲート絶縁膜に接触する領域を第二導電型のベース領域に変換するベース領域形成工程と、前記ベース領域の内部表面に第一導電型の不純物を導入し、拡散して前記ベース領域よりも浅く、前記ゲート絶縁膜と接触する領域であって前記導電領域とは分離された領域を第一導電型のソース領域に変換するソース領域形成工程と、を有する半導体装置の製造方法である
また、本発明は、前記溝形成工程では、前記主溝の幅よりも狭く、前記主溝を取り囲むリング状で前記主溝と同じ深さの複数の副溝を前記主溝と一緒に形成し、

前記不完全充填工程では、前記主溝内を前記半導体充填物で充填する際に、前記副溝内を前記半導体充填物で充填する半導体装置の製造方法である。

本発明の半導体装置のうちの一つは、加工層の深さ方向に配置されたゲート絶縁膜の側面に、ソース領域と、ソース領域の底面と接したベース領域と、上部がベース領域の底面に接し、底面が共通層に接した導電領域が配置されており、ソース領域は、ベース領域に形成された反転層と導電領域によって共通層に接続される。

半導体装置が動作する際、加工層と共通層の間のｐｎ接合は逆バイアスされており、空乏層は深さ方向と外周方向に向かって広がる。

主溝はガード領域によって囲まれており、ガード領域が空乏層を外周方向に広げ、降伏電圧を高くしている。

また、本発明の他の半導体装置は、副溝よりも幅が広い主溝が形成されており、主溝はリング状の副溝によって取り囲まれている。

副溝内を第一導電型の半導体単結晶によって充填し、耐圧領域が形成される際に、主溝内は半導体単結晶で不完全充填され、中央部分に凹部を有する導電領域が形成される。

導電領域の上部は、ベース領域に置換され、更に、ベース領域の内部表面がソース領域に置換されている。

主溝及び副溝は、底面が共通層に達しているため、導電領域は共通層に接続され、副溝間に位置する加工層は耐圧領域によって分離され、リング形状にされている。

主溝内の凹部側面にはゲート絶縁膜が形成されている。ゲート絶縁膜は、ソース領域とベース領域と導電領域に接しており、ベース領域に反転層が形成されると、ソース領域は反転層によって導電領域に接続される。

深さ方向に流れる電流が低抵抗の導電領域２２を通るため、導通抵抗が小さい。
電流が主溝１９底面の導電領域２２から共通層１２に流れることも、導通抵抗を小さくしている。

ガード領域２７を形成するための耐圧領域２３の形成と、導電領域２２の形成が同じ工程なので、導電領域２２形成のための工程を別途設ける必要がない。

本発明では、ｐ型とｎ型のうち、いずれか一方を第一導電型とし、他方を第二導電型として説明する。第一導電型がｎ型の場合、第二導電型はｐ型であり、それとは逆に第一導電型がｐ型の場合は第二導電型はｎ型となる。

＜第一例の半導体装置＞
図２９は、本発明の第一例の半導体装置１の拡散構造を説明するための横方向平面図であり、図２２(ａ)はそのＶＩＩａ−ＶＩＩａ線の縦方向切断面図、同図(ｂ)はＶＩＩｂ−ＶＩＩｂ線の縦方向切断面図である。図２９は、図２２(ａ)、(ｂ)のＨ−Ｈ線横方向切断面図となる。

この半導体装置１の平面形状は長方形又は正方形であり、１枚のウェハ中に複数の素子が形成される。

図２３〜図２９は１個の半導体装置の製造途中の状態の平面図であり、上半分だけを示してある。残り半分の下半分は図示を省略する。省略部分である下半分は上半分と対称である。

図２２(ａ)、(ｂ)と図２９を参照し、半導体装置１は、第一導電型の低抵抗の半導体単結晶基板１１を有している。半導体単結晶基板１１上には、第一導電型の高抵抗の共通層１２と、第二導電型の加工層１３とがこの順序で配置されており、加工層１３には、底面が共通層１２に達する主溝１９と副溝２０がそれぞれ複数個形成されている。

主溝１９の断面形状が長方形の細長であり、複数個が等間隔に平行に配置されている。副溝２０は四角リング形状であり、主溝１９を同心状に取り囲んで配置されている。副溝２０の隣接する辺同士の距離は互いに等しい。隣接する主溝１９間の距離も互いに等しく、副溝２０の四辺は、主溝１９に対して、平行か又は直角に向けられている。

副溝２０の内部は第一導電型の半導体単結晶が充填されており、その半導体単結晶によって、第一導電型の耐圧領域２３が形成されている。

他方、主溝１９の内部は第一導電型の半導体単結晶が不完全に充填されており、不完全充填物によって、主溝１９の底面と側面には、第一導電型の導電領域２２が形成されている。不完全充填であるため、導電領域２２の幅方向中央部分には、凹部が形成されている。

主溝１９と副溝２０の底面には共通層１２が露出されており、導電領域２２と耐圧領域２３は共通層１２にそれぞれ接続されている。

隣接する耐圧領域２３に挟まれた加工層１３は、共通層１２と導電領域２２によって、最内周の耐圧領域２３で囲まれた部分の加工層１３から電気的に分離され、また、互いに分離され、第二導電型のガード領域２７が構成されている。ガード領域２７は浮遊電位に置かれている。

耐圧領域２３は副溝２０の平面形状を反映し、四角リング形状であり、その間に位置するガード領域２７も四角リング形状である。
他方、導電領域２２は断面がコ字形状であり、導電領域２２が構成する凹部の表面には、ゲート絶縁膜２５が配置されている。

ゲート絶縁膜２５で囲まれた領域には、ゲート絶縁膜２５と接触したゲート電極２８が配置されている。

導電領域２２の上部は第二導電型のベース領域３２に置換されており、ベース領域３２の内部表面には、第一導電型のソース領域３７が形成されている。

ソース領域３７はゲート絶縁膜２５と接触しており、また、ベース領域３２は、ソース領域３７の底面下の部分でゲート絶縁膜２５と接触している。

隣接する主溝１９の間の位置であって、加工層１３の内部表面には、第二導電型のオーミック領域４５が配置されている。

オーミック領域４５の表面とソース領域３７の表面にはソース電極５０が配置されている。オーミック領域４５の表面濃度はベース領域３２の表面濃度よりも高い。オーミック領域４５はベース領域３２に接している。ソース電極５０は、ソース領域３７とオーミック領域４５にオーミック接続されており、ベース領域３２はオーミック領域４５を介してソース電極５０に接続されている。

半導体単結晶基板１１の表面には、半導体単結晶基板１１とオーミック接触された裏面電極１４(ドレイン電極)が配置されており、第一導電型がｎ型、第二導電型がｐ型の場合、ソース電極５０を接地させ、裏面電極１４に正電圧を印加した状態でゲート電極２８にしきい値電圧以上の正電圧を印加すると、ベース領域３２のゲート絶縁膜２５に接触した部分の極性が反転し、深さ方向にｎ型の反転層が形成される。ソース領域３７は、その反転層と導電領域２２と共通層１２によって半導体単結晶基板１１に接続され、電流が流れる。

第一導電型がｐ型、第二導電型がｎ型の場合、ソース電極５０を接地させ、裏面電極１４に負電圧を印加した状態で、ゲート電極２８に、しきい値電圧の絶対値以上の絶対値の負電圧を印加すると、ベース領域３２のゲート絶縁膜２５に接触した部分の極性が反転し、深さ方向にｐ型の反転層が形成され、電流が流れる。

この場合も、ゲート電極２８が接地電位に接続されると反転層は消滅し、電流は流れなくなる。

いずれにしろ、加工層１３はオーミック領域４５に接続されており、ソース電極５０と同電位である。半導体装置１が動作するときには、加工層１３と共通層１２との間のｐｎ接合は逆バイアスされ、そのｐｎ接合から、加工層１３内部、及び共通層１２の深さ方向と外周方向に向けて空乏層が広がる。

ｐｎ接合に印加される逆バイアスが大きく、広がった空乏層が最内周のガード領域２７に達する場合、そのガード領域２７の電位が安定し、最内周のガード領域２７の内部と、最内周のガード領域２７の外周に接触している耐圧領域２３内に空乏層が広がる。

空乏層は内側から外周方向に向けて広がり、順次複数のガード領域２７に到達すると、ガード領域２７が無い場合よりも外側まで空乏層が広がる。

そして、アバランシェ降伏が、最内周の耐圧領域２３よりも内側の活性領域で生じるように、ガード領域２７や耐圧領域２３の幅、濃度などを設定しておくと、降伏によって流れるアバランシェ電流は、加工層１３とオーミック領域４５を通ってソース電極５０に流出するので、降伏が最内周の耐圧領域２３よりも外側の外周領域で生じる場合に比べて破壊が生じにくくなっている。

上記の半導体装置１の製造工程を説明する。
図１(ａ)は活性領域、同図(ｂ)はその外側の外周領域の縦方向切断面図である。

図１(ａ)、(ｂ)を参照し、第一導電型の半導体単結晶基板１１上には、半導体単結晶基板１１よりも高抵抗の第一導電型の共通層１２がエピタキシャル成長法によって形成されており、該共通層１２上には第二導電型の加工層１３がエピタキシャル成長法によって形成されている。

この加工層１３表面に、図２(ａ)、(ｂ)に示すように、熱酸化法等によってフィールド絶縁膜１５を形成する。この工程及び後述する各工程において、熱酸化法で半導体単結晶基板１１の表面に形成される酸化膜については省略する。

次に、フォトリソグラフ工程とエッチング工程によってフィールド絶縁膜１５をパターニングし、図３(ａ)、(ｂ)に示すように、細長長方形の複数の主溝用開口１７と、それら主溝用開口１７を同心状に取り囲む四角リング状の複数の副溝用開口１８を形成する。

各主溝用開口１７同士は同じ幅であり、副溝用開口１８同士も同じ幅であるが、主溝用開口１７の幅は副溝用開口１８の幅よりも広い。

主溝用開口１７の平面形状は長方形であり、長辺は同じ方向に向けられ、互いに平行に等間隔に配置されている。副溝用開口１８の内周の四辺及び外周の四辺は、主溝用開口１７の長辺に対して平行か、又は直角になるように配置されており、副溝用開口１８同士も等間隔に配置されている。

主溝用及び副溝用開口１７、１８の底面には加工層１３が露出されており、パターニングされたフィールド絶縁膜１５をマスクとして加工層１３の露出部分を深さ方向にエッチングすると、図４(ａ)、(ｂ)に示すように、主溝用開口１７の底面下に、平面形状が主溝用開口１７と同じ主溝１９が形成され、副溝用開口１８の底面下に、平面形状が副溝用開口１８と同じ副溝２０が形成される。主溝１９の幅は副溝２０の幅よりも広くなっている。

図２３は、図４(ａ)、(ｂ)のＡ−Ａ線横方向切断面図である。
主溝１９と副溝２０の底面は、共通層１２の表面と同じ深さかそれよりも深い位置まで達しており、従って、主溝１９の底面と副溝２０の底面には共通層１２が露出されている。主溝１９と副溝２０とは一緒に形成されるため、主溝１９の深さと副溝２０の深さは同じである。

ここでは主溝１９と副溝２０の底面は、共通層１２と加工層１３の境界面よりも共通層１２側に位置しており、従って、側面の底面近くの部分には、共通層１２が露出されており、それよりも上部の側面には加工層１３が露出されている。

加工層１３と共通層１２は半導体である。ここではシリコン単結晶であり、従って、主溝１９及び副溝２０の側面と底面にはシリコン単結晶が露出されている。

副溝２０は四角リング状であり、互いに一定間隔だけ離間されており、その底面は共通層１２に達しているから、副溝２０と副溝２０の間に残った加工層１３は互いに分離された四角リング状になっている。

図４(ｂ)の符号２７は、副溝２０間に位置する部分と、又は最外周の副溝２０よりも外側に位置する加工層１３から成るガード領域を示している。ガード領域２７の平面形状は四角リング形状である。最内周のガード領域２７は、それよりも内側の加工層１３から分離されている。

主溝１９及び副溝２０の形成後、ＣＶＤ法によって第一導電型の半導体の原料ガスを溝の内外表面に接触させると、半導体が露出した部分に、導入した原料ガスの半導体単結晶が成長する。

主溝１９及び副溝２０の側面と底面には半導体単結晶が露出しているので、それらの面に原料ガスの半導体単結晶が成長する。フィールド絶縁膜１５の表面には成長しない。

そして、副溝２０内が成長した半導体単結晶によって完全に充填されたところで成長を終了させると、副溝より幅が広い主溝１９の内部は充填状態が不完全であり、主溝１９の幅方向の中央部分に凹部が残る
図５(ａ)の符号２２は主溝１９内に成長した半導体単結晶から成る導電領域を示しており、符号２４は幅方向中央位置の凹部を示している。また、図５(ｂ)の符号２３は、副溝２０内に成長した半導体単結晶から成る耐圧領域を示している。

導電領域２２と耐圧領域２３は第一導電型であり、ガード領域２７は第二導電型であるから、ガード領域２７と耐圧領域２３の間とガード領域２７と共通層１２の間にはｐｎ接合が形成される。ガード領域２７は耐圧領域２３によって互いに電気的に分離される。最内周のガード領域２７は最内周の耐圧領域２３によって、それよりも内側の加工層１３から電気的に分離される。

図２４は、図５(ａ)、(ｂ)のＢ−Ｂ線切断面図である。図５(ａ)、(ｂ)は、それぞれ図２４のIIａ−IIａ線、IIｂ−IIb線切断面図である。

この状態では凹部２４の表面には導電領域２２が露出されており、図６(ａ)、(ｂ)に示すように、導電領域２２の表面にゲート絶縁膜２５を形成する。ここでは熱酸化法によってシリコン酸化膜から成るゲート絶縁膜２５を形成した。

ゲート絶縁膜２５の膜厚は薄く、凹部２４内にゲート絶縁膜２５で囲まれた空間が残る。このとき、耐圧領域２３上にもゲート絶縁膜２５が形成される。

図２５は、図６(ａ)、(ｂ)のＣ−Ｃ線切断面図である。図６(ａ)、(ｂ)は、それぞれ図２５のIIIａ−IIIａ線、IIIｂ−IIIb線切断面図である。

次に、主溝１９や副溝２０が形成された側の表面に、図７(ａ)、(ｂ)に示すように、ＣＶＤ法等によって導電性物質２６を堆積する。ここでは第一導電型のポリシリコンを堆積し、主溝１９内のゲート絶縁膜２５で囲まれた空間を導電性物質２６で充填する。

次に、フォトリソグラフ工程とエッチング工程によって、主溝１９の内部を残し、主溝１９の外部の導電性物質２６を除去すると、図８(ａ)、(ｂ)に示すように、主溝１９の内部にゲート電極２８が形成される。

この状態では、ゲート電極２８の上端部の周囲には、導電領域２２の上端部に位置するゲート絶縁膜２５が露出されている。

図２６は、図８(ａ)、(ｂ)のＤ−Ｄ線切断面図である。図８(ａ)、(ｂ)は、それぞれ図２６のIVａ−IVａ線、IVｂ−IVb線切断面図である。

次に、図９(ａ)に示すように、ゲート電極２８上端部表面と、導電領域２２の上端部に位置するゲート絶縁膜２５の表面を露出させながら、同図(ｂ)に示すように、耐圧領域２３上にパターニングしたレジスト膜３０を配置する。

次いで、その状態で第二導電型の不純物を照射すると、ゲート絶縁膜２５を透過し、不純物が導電領域２２の上端部分の内部表面に注入され、図１０(ａ)に示すように、その部分に第二導電型の浅い高濃度領域３１が形成される。

このとき、レジスト膜３０やフィールド絶縁膜１５がマスクとなり、それらの下には高濃度領域３１は形成されない。ゲート電極２８表面にも第二導電型の不純物は注入されるが、その表面は第一導電型が維持される。

レジスト膜３０を除去し、熱処理を行うと、高濃度不純物領域３１に含まれる第二導電型の不純物が拡散され、図１１(ａ)に示すように、導電領域２２の幅を超えて第二導電型のベース領域３２が形成される。このとき、第一導電型の導電領域２２の上端部分は第二導電型のベース領域３２で置換されたことになる。

図２７は、図１１(ａ)、(ｂ)のＥ−Ｅ線切断面図である。図１１(ａ)、(ｂ)は、それぞれ図２７のＶａ−Ｖａ線、Ｖｂ−Ｖb線切断面図である。

導電領域２２の上端部は細長であり、その部分から拡散して形成されたベース領域３２も細長い。ここでは、ベース領域３２は、ゲート絶縁膜２５をリング状に取り囲む形状であり、ベース領域３２の内周面はゲート絶縁膜２５と接触している。

ベース領域３２の深さはゲート電極２８の深さ(凹部２４の深さ)よりも浅く、ゲート絶縁膜２５の側面の上部は、ベース領域３２の深さまでベース領域３２と接し、下部は導電領域２２と接している。

ベース領域３２の細長の二辺のうち、一辺は深さ方向底面までゲート絶縁膜２５に接しており、それとは反対側の一辺と両端は、第二導電型の不純物の横方向拡散によってフィールド絶縁膜１５の真下位置に潜り込んでいる。

互いに隣接し、異なるゲート絶縁膜２５に接触しているベース領域３２同士の縁は平行であり、その間には加工層１３の上部が存している。

次に、図１２(ａ)、(ｂ)に示すように、パターニングされたレジスト膜３３を主溝１９や副溝２０が形成された側の面に配置し、ベース領域３２上端部に位置するゲート絶縁膜２５やゲート電極２８の表面と、最外周の耐圧領域２３上のゲート絶縁膜２５表面を露出させた状態で第一導電型の不純物を照射すると、不純物はゲート絶縁膜２５を透過し、ベース領域３２の内部表面と最外周の耐圧領域２３の内部表面のゲート絶縁膜２５の直下に位置する部分に第一導電型の高濃度不純物領域３６が図１３（ａ）、（ｂ）のように形成される。

レジスト膜３３を除去した後、熱処理によって高濃度不純物領域３６に含まれる第一導電型の不純物を拡散させると、図１４(ａ)、(ｂ)に示すように、ベース領域３２の内部表面に第一導電型のソース領域３７が形成され、最外周の耐圧領域２３の内部表面に第一導電型の等電位リング領域３８が形成される。

図２８は、図１４(ａ)、(ｂ)のＦ−Ｆ線切断面図である。図１４(ａ)、(ｂ)は、それぞれ図２８のVIａ−VIａ線、VIｂ−VIb線切断面図である。

ソース領域３７の拡散源の第一導電型の高濃度不純物領域３６の幅はベース領域３２の拡散源の第二導電型の高濃度不純物領域３１の幅と同じである。

ここではソース領域３７は、主溝１９の両端位置には形成されておらず、リング状ではなく直線状になっている。

ソース領域３７の長手方向に伸びる一辺は、ソース領域３７の底面までゲート絶縁膜２５に接触しており、それとは反対側の一辺は、フィールド絶縁膜１５の真下位置に潜り込んでいる。

ソース領域３７の深さ方向の拡散量(距離)と横方向の拡散量(距離)は、ベース領域３２の深さ方向の拡散量と横方向の拡散量よりも少ないため、ソース領域３７は、ベース領域３２とゲート絶縁膜２５によって取り囲まれており、ソース領域３７のゲート絶縁膜２５に接触した辺以外の他の縁はベース領域３２の縁よりも内側に位置している。従って、ソース領域３７はベース領域３２によって第一導電型の導電領域２２から分離されている。

等電位リング領域３８は第一導電型の耐圧領域２３の上部に形成されており、耐圧領域２３に接続されている。

耐圧領域２３の底部は第一導電型の共通層１２と接触しており、従って、等電位リング領域３８は共通層１２と同電位になる。等電位リング領域３８の表面濃度は高いので、等電位リング領域３８が形成された最外周の耐圧領域２３内部表面にｐ型の反転層が形成されることが阻止される。

この状態では、加工層１３やゲート電極２８等で構成される処理対象物表面には、ゲート絶縁膜２５の端部やフィールド絶縁膜１５等が露出されており、図１５(ａ)、(ｂ)に示すように、最内周の耐圧領域２３よりも一定距離だけ内側に離れた領域に開口３９を有するレジスト膜４０を処理対象物の表面上に形成し、その開口３９底面に位置するゲート絶縁膜２５やフィールド絶縁膜１５をエッチング除去すると、開口３９底面下には、加工層１３、ベース領域３２、ソース領域３７、ゲート電極２８の表面が露出する。

耐圧領域２３とガード領域２７の表面や、最内周の耐圧領域２３から一定距離だけ内側までの加工層１３の表面上にはゲート絶縁膜２５やフィールド絶縁膜１５が残っている。

次に、レジスト膜４０を剥離した後、熱酸化処理をし、図１６(ａ)、(ｂ)に示すように、露出された加工層１３、ベース領域３２、ソース領域３７、ゲート電極２８の表面に薄い酸化膜４１を形成し、その薄い酸化膜４１の表面にパターニングしたレジスト膜４２を形成し、ベース領域３２とソース領域３７とゲート電極２８の上方に位置する部分の薄い酸化膜４１の表面と、耐圧領域２３とガード領域２７の上方及び最内周の耐圧領域２３よりも一定距離だけ内側に位置する部分の薄い酸化膜４１の表面とを覆う。他方、対向するベース領域３２の間の領域上に位置する部分の薄い酸化膜４１は露出させる。

その状態でレジスト膜４２の上方から第二導電型の不純物を照射すると、その不純物はレジスト膜４２の間に位置する薄い酸化膜４１を透過し、図１７(ａ)、(ｂ)に示すように、薄い酸化膜４１の底面下に第二導電型の高濃度不純物層４４が形成される。レジスト膜４２は不純物を透過させず、その底面には高濃度不純物層４４は形成されない。

レジスト膜４２を剥離した後、熱処理を行うと、高濃度不純物層４４中の第二導電型の不純物が拡散され、図１８(ａ)、(ｂ)に示すように、加工層１３内部の表面のベース領域３２と接触する位置に第二導電型のオーミック領域４５が形成される。

図２９は、図１８(ａ)、(ｂ)のＧ−Ｇ線、及び後述する図２２のＨ−Ｈ線切断面図である。図１８(ａ)、(ｂ)は、それぞれ図２９のVIIａ−VIIａ線、VIIｂ−VIIb線切断面図である。

次に、図１９(ａ)、(ｂ)に示すように、薄い酸化膜４１上に層間絶縁膜４７を形成する。ここでは層間絶縁膜４７はＰＳＧ膜である。

層間絶縁膜４７を薄い酸化膜４１と一緒にパターニングし、図２０(ａ)、(ｂ)に示すように、ソース領域４１とオーミック領域４５の少なくとも一部表面を露出させ、そして、図２１(ａ)、(ｂ)に示すように、それらの表面に金属膜４８を形成する。ここでは金属膜４８はアルミニウム薄膜である。

金属膜４８は、オーミック領域４５とソース領域３７に接触する部分と、ゲート電極２８に接触する部分とがあり、金属膜４８のパターニングによって、図２２(ａ)、(ｂ)に示すように、オーミック領域４５とソース領域３７に接触する部分を含み、ゲート電極２８に接触する部分を含まないソース電極５０を形成し、また、ゲート電極２８に接触する部分を含み、オーミック領域４５とソース領域３７に接触する部分を含まない不図示のゲート電極パッドを形成する。ソース電極５０とゲート電極パッドとは電気的に分離されている。

次に、ソース電極５０やゲート電極パッド上に保護膜(保護膜の図示は省略する)を形成し、パターニングによって保護膜に窓開部分を形成した後、半導体単結晶基板１１の表面に、半導体単結晶基板１１とオーミック接触する裏面電極１４を形成する。

そして、ダイシングによって個々の素子に分割した後、裏面電極１４をリードにダイボンディングし、保護膜の窓開部分の底面に露出するソース電極５０やゲート電極パッドとリードとを金属細線で接続した後、パッケージングし、リードの不要部分を切断除去して個別に分離させると、樹脂や金属で封止された半導体装置１が得られる。

＜他の例＞
上記実施形態の半導体装置１はＭＯＳＦＥＴであったが、本発明の半導体装置はそれに限られるものではなく、例えば、ｐｎ接合型のＩＧＢＴ(Insulated gate bipolar transistor)やショットキー接合型のＩＧＢＴも含まれる。

図３０(ａ)、(ｂ)の符号２は、本発明の半導体装置のうち、ｐｎ接合型のＩＧＢＴを示している。

第一例の半導体装置１の半導体単結晶基板１１が第一導電型であり、ドレイン層として用いられていたのに対し、この半導体装置２では、第一導電型の半導体単結晶基板１１に替えて第二導電型の半導体単結晶基板１１ａがコレクタ層として用いられ、第一導電型の共通層１２と第二導電型の半導体単結晶基板１１ａとの間にｐｎ接合を形成させている。他の構成は、第一例の半導体装置１と同じである。

図３０(ａ)、(ｂ)の符号１４ａは半導体単結晶基板１１ａとオーミック接合を形成する裏面電極(コレクタ電極)である。

第二導電型の半導体単結晶基板１１ａと共通層１２との間に形成されたｐｎ接合は、加工層１３と共通層１２との間のｐｎ接合が逆バイアスされるときに順バイアスされる極性であり、半導体装置２が導通するときに、半導体単結晶基板１１ａから共通層１２内に少数キャリアが注入され、共通層１２の導通抵抗が低下するようになっている。

次に図３１(ａ)、(ｂ)の符号３は、ショットキー接合型のＩＧＢＴの場合の本発明の半導体装置を示している。

この半導体装置３では、研磨工程等によって第１の実施例の半導体単結晶基板１１が除去され、半導体単結晶基板１１よりも低濃度の共通層１２が露出されており、その共通層１２の表面に裏面電極１４ｂ(ショットキー電極)が形成されている。

裏面電極１４ｂの少なくとも共通層１２と接触する部分の材料は、共通層１２とショットキー接合を形成する物質であり、例えばクロム等である。他の構造は、第一例の半導体装置１と同じである。

ショットキー接合の極性は、共通層１２と加工層１３の間のｐｎ接合が逆バイアスされるときに順バイアスされる極性であり、従って、半導体装置２が導通するときに、裏面電極１４ｂから共通層１２内に少数キャリアが注入され、共通層１２の導通抵抗が低下するようになっている。

なお、半導体単結晶基板１１が低濃度であり、裏面電極１４ｂとショットキー接合を形成できる場合、半導体単結晶基板１１表面にショットキー電極膜を形成することもできる。この場合も導通抵抗を小さくするために半導体単結晶基板１１を研磨して厚みを薄くすることができる。

なお、上記各実施では、副溝２０の四隅は直角であり、各副溝２０の四辺は直角に交わっていたが、本発明はそれに限定されるものではなく、副溝２０の四隅に丸みが付されたものも含まれる。また、四隅に二以上の角が形成された多角形形状のものも含まれる。

なお、上記の導電領域２２と耐圧領域２３は、エピタキシャル成長させた半導体単結晶であり、特に、シリコン単結晶を用いたが、シリコン以外の半導体単結晶であってもよい。

更に、単結晶ではなく、第一導電型の半導体の多結晶を成長させてもよい。

(ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(３) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(４) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(５) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(６) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(７) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(８) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(９) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１０) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１１) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１２) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１３) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１４) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１５) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１６) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１７) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１８) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(１９) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２０) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２１) (ａ)、(ｂ)：本発明の半導体装置の製造工程図を説明するための図(２２) 図４(ａ)、(ｂ)のＡ−Ａ線切断面図 図５(ａ)、(ｂ)のＢ−Ｂ線切断面図 図６(ａ)、(ｂ)のＣ−Ｃ線切断面図 図８(ａ)、(ｂ)のＤ−Ｄ線切断面図 図１１(ａ)、(ｂ)のＥ−Ｅ線切断面図 図１４(ａ)、(ｂ)のＦ−Ｆ線切断面図 図１８(ａ)、(ｂ)のＧ−Ｇ線、及び図２２(ａ)、(ｂ)のＨ−Ｈ線切断面図 (ａ)、(ｂ)：本発明の半導体装置のうち、ｐｎ接合型のＩＧＢＴ (ａ)、(ｂ)：本発明の半導体装置のうち、ショットキー接合型のＩＧＢＴ (ａ)、(ｂ)：本発明の関連技術である半導体装置を説明するための図

符号の説明

１１……半導体基板(ドレイン層)
１１ａ……半導体基板(コレクタ層)
１２……共通層
１３……加工層
１４……裏面電極(ドレイン電極)
１４ａ……裏面電極(コレクタ電極)
１４ｂ……裏面電極(ショットキー電極)
１９……主溝
２０……副溝
２２……導電領域
２３……耐圧領域
２５……ゲート絶縁膜
２７……ガード領域
２８……ゲート電極
３２……ベース領域
３７……ソース領域
４５……オーミック領域
５０……ソース電極

Claims (13)

1. 第一導電型の共通層と、
   前記共通層上に配置された第二導電型の加工層と、
   前記加工層に形成され、底面が前記共通層に達した細長の主溝と、
   前記主溝の内部であって前記主溝の側面の下部に位置し、底面部分が前記共通層に接触され、前記主溝の長手方向に沿って幅方向中央位置に凹部を有する第一導電型の導電領域と、
   前記主溝の内部であって、前記主溝の側面の上部に位置する第一導電型のソース領域と、
   前記主溝の内部であって、前記主溝の側面の前記導電領域と前記ソース領域の間の中間位置に位置し、前記ソース領域を前記導電領域から分離させる第二導電型のベース領域と、
   前記凹部の少なくとも側面に配置され、前記ソース領域と前記ベース領域と前記導電領域と接触されたゲート絶縁膜と、
   前記凹部内の前記ソース領域と前記ベース領域と前記導電領域とに亘って配置され、前記ゲート絶縁膜と接触されたゲート電極と、
   前記ソース領域と接触されたソース電極とを有する半導体装置。
2. 前記加工層に形成され、前記主溝の幅よりも狭く、同心リング状で互いに離間され、前記主溝を取り囲み底面が前記共通層に達した複数の副溝と、
   前記副溝内に充填された第一導電型の耐圧領域とを有し、隣接する前記耐圧領域と前記耐圧領域の間は、第二導電型のガード領域が同心状に形成された請求項１記載の半導体装置。
3. 前記副溝間に位置する前記ガード領域同士は電気的に互いに分離された請求項１又は２のいずれか１項記載の半導体装置。
4. 前記主溝が複数本互いに平行に配置され、
   前記主溝間の中央位置の前記加工層の内部表面には、前記加工層よりも高濃度の第二導電型のオーミック領域が配置され、前記ソース電極は前記オーミック領域と接触し、オーミック接合が形成された請求項１乃至請求項３のいずれか１項記載の半導体装置。
5. 前記オーミック領域は前記ベース領域に接触された請求項１乃至請求項４のいずれか１項記載の半導体装置。
6. 前記共通層の表面には、前記共通層と同じ導電型のドレイン層が配置され、該ドレイン層表面には、ドレイン層とオーミック接合を形成するドレイン電極が配置された請求項１乃至請求項５のいずれか１項記載の半導体装置。
7. 前記共通層の表面には、第二導電型のコレクタ層が配置され、前記共通層との間にｐｎ接合が形成された請求項１乃至請求項５のいずれか１項記載の半導体装置。
8. 前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜が配置され、
   前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるように構成された請求項１乃至請求項５のいずれか１項記載の半導体装置。
9. 第一導電型の共通層と、
   前記共通層上に配置された第二導電型の加工層と、
   前記加工層内部に互いに平行に配置された複数本のゲート電極と、
   前記ゲート電極の少なくとも側面に一面が密着して配置されたゲート絶縁膜と、
   前記加工層の内部表面に位置し、前記ゲート絶縁膜の前記一面とは反対側の面に密着された第一導電型のソース領域と、
   前記加工層の内部表面であって、前記ソース領域を取り囲み、前記ソース領域の底面下で前記ゲート絶縁膜に密着された第二導電型のベース領域と、
   前記ベース領域の底面下で前記ゲート絶縁膜に密着され、上部が前記ベース領域に接触し、下部が前記共通層に接触され、前記共通層よりも低抵抗の第一導電型の導電領域と、
   前記ゲート電極が配置された領域は、前記加工層に形成され、底面が前記共通層に達する複数本のリング状の副溝で取り囲まれ、
   前記各副溝内には底面が前記共通層に接続された第一導電型の耐圧領域を備え、
   前記耐圧領域の間の前記加工層は、底面が前記共通層に接し、互いに分離されたガード領域にされた半導体装置。
10. 前記耐圧領域のうち、少なくとも一個の耐圧領域の表面には、耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された請求項９記載の半導体装置。
11. 前記同電位リング領域は最外周に位置する前記耐圧領域に形成された請求項１０記載の半導体装置。
12. 第一導電型の共通層上に配置された第二導電型の加工層の表面から前記加工層を部分的にエッチングし、底面に前記共通層が露出する細長の主溝を形成する溝形成工程と、
    前記主溝の幅方向中央に凹部が残るように前記主溝内に第一導電型の半導体単結晶から成る半導体充填物をエピタキシャル成長させて前記主溝を不完全に充填し、前記主溝内に前記半導体充填物から成る導電領域を形成する不完全充填工程と、
    前記導電領域表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜表面にゲート電極を形成するゲート電極形成工程と、
    前記導電領域の内部表面に第二導電型の不純物を導入し、拡散して前記導電領域上部であって前記ゲート絶縁膜に接触する領域を第二導電型のベース領域に変換するベース領域形成工程と、
    前記ベース領域の内部表面に第一導電型の不純物を導入し、拡散して前記ベース領域よりも浅く、前記ゲート絶縁膜と接触する領域であって前記導電領域とは分離された領域を第一導電型のソース領域に変換するソース領域形成工程と、
    を有する半導体装置の製造方法。
13. 前記溝形成工程では、前記主溝の幅よりも狭く、前記主溝を取り囲むリング状で前記主溝と同じ深さの複数の副溝を前記主溝と一緒に形成し、
    前記不完全充填工程では、前記主溝内を前記半導体充填物で充填する際に、前記副溝内を前記半導体充填物で充填する請求項１２記載の半導体装置の製造方法。

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