JP2004006595A - ダイオード素子とトランジスタ素子 - Google Patents
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Abstract
【課題】半導体装置の耐圧を向上させる。
【解決手段】本発明の半導体装置として、例えばダイオード１では、ガードリング部２７１〜２７４の間に、中継拡散層５２１〜５２３がそれぞれ配置されている。従って、最外周を除く各ガードリング部２７１〜２７３から外側に広がった空乏層は、先ず中継拡散層５２１〜５２３に達し、次いで、外側に位置するガードリング部２７２〜２７４に達する。中継拡散層５２１〜５２３が配置された部分では、その幅の分だけ、ガードリング部２７１〜２７４の間の間隔が短くなっているので、従来技術のものより、低い電圧で、外側に位置するガードリング部２７２〜２７４に空乏層が達する。
【選択図】 図１
【解決手段】本発明の半導体装置として、例えばダイオード１では、ガードリング部２７１〜２７４の間に、中継拡散層５２１〜５２３がそれぞれ配置されている。従って、最外周を除く各ガードリング部２７１〜２７３から外側に広がった空乏層は、先ず中継拡散層５２１〜５２３に達し、次いで、外側に位置するガードリング部２７２〜２７４に達する。中継拡散層５２１〜５２３が配置された部分では、その幅の分だけ、ガードリング部２７１〜２７４の間の間隔が短くなっているので、従来技術のものより、低い電圧で、外側に位置するガードリング部２７２〜２７４に空乏層が達する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はダイオードやトランジスタ等の半導体装置に係り、特に、細溝内に半導体結晶がエピタキシャル成長された構造を有する半導体装置に関する。
【０００２】
【従来の技術】
図１７は、従来技術のダイオード１０１の平面図を示し、図１８は、図１７のＰ−Ｐ線断面図を示している。なお、簡単のため図１７には、後述する熱酸化膜とＰＳＧ膜とアノード電極は図示していない。
【０００３】
このダイオード１０１は、Ｎ型のシリコン基板１１１を有している。シリコン基板１１１の表面上にはＮ型のエピタキシャル層１１２が形成されている。
【０００４】
このエピタキシャル層１１２の表面には、平面形状がリング状の孔と長方形状の孔とが設けられている。ここではリング状の孔と長方形状の孔が３個ずつ設けられている。各リング状の孔は所定間隔を開けて同心状に配置されており、最も内側に配置された孔のリング内周より内側に、各長方形状の孔が配置されている。
【０００５】
各リング状の孔と各長方形状の孔との内部には、エピタキシャル成長法で形成され、Ｐ型不純物が含まれた半導体層がそれぞれ充填されており、長方形状の孔と半導体層とで耐圧部１２５１〜１２５３が構成され、各リング状の溝と半導体層とで、ガードリング部１２７１〜１２７３が形成されている。
【０００６】
エピタキシャル層１１２の表面には、熱酸化膜１１４とＰＳＧ膜１１５とが順次形成されている。ＰＳＧ膜１１５上には金属薄膜からなるアノード電極１１８が配置されている。熱酸化膜１１４とＰＳＧ膜１１５とには同じ位置に開口が形成されている。この開口の縁を図１７の符号１６２ａに示す。この開口の底部ではエピタキシャル層１１２と、耐圧部１２５１〜１２５３と、最内周のガードリング部１２７１とが露出しており、これらの露出した部分がアノード電極１１８の底部と接触している。このアノード電極１１８は、エピタキシャル層１１２と接触した部分でショットキー接合部１３１を形成し、耐圧部１２５１〜１２５３及び最内周のガードリング部１２７１とはオーミック接合部１３０１〜１３０３を形成する。
【０００７】
かかる構成のダイオード１０１では、アノード電極１１８に対して負の電圧を、カソード電極１１９に印加すると、アノード電極１１８とエピタキシャル層１１２との間のショットキー接合部１３１が順バイアスされ、アノード電極１１８からカソード電極１１９に向けて電流が流れる。
【０００８】
それとは逆に、アノード電極１１８に対して正の電圧を、カソード電極１１９に印加すると、アノード電極１１８とエピタキシャル層１１２との間のショットキー接合部１３１と、耐圧部１２５１〜１２５３及び最内周のガードリング部１２７１と、エピタキシャル層１１２との間の各ＰＮ接合とが逆バイアスされ、電流は流れなくなる。この状態で、各ＰＮ接合からエピタキシャル層１１２内に横方向に空乏層が広がる。
【０００９】
空乏層が広がり、最内周に配置されたガードリング部１２７１と各耐圧部１２５１〜１２５３の間や、互いに隣接するガードリング部１２７ｎ、１２７ｎ＋１間に位置するエピタキシャル層１１２が全部空乏化するとともに、各ガードリング部１２７１〜１２７３や各耐圧部１２５１〜１２５３内部が空乏化すると、最も外側に配置された最外周のガードリング部１２７３のリング内周よりも内側は全部空乏化し、空乏層が形成されない箇所に電界が集中することはないので、電界集中によりブレークダウンが生じることはなく、耐圧が向上する。
【００１０】
しかしながら、従来のダイオード素子では、最も外側に配置された最外周のガードリング部１２７３のリング内周よりも内側が全部空乏化する前にブレークダウンが生じてしまっていた。
【００１１】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧のダイオード素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、第１導電型の半導体層と、前記半導体層に設けられた孔によって構成され、リング形状の孔と、該リング形状の孔の内周領域に配置された孔を含む複数の充填孔と、前記充填孔内部に充填された第２導電型の半導体からなる充填物と、前記半導体層とはショットキー接合を形成し、前記充填物とはオーミック接合を形成する材料で構成された電極膜とを有し、前記リング形状の孔のうち、同心状に配置された孔と、該孔内に充填された充填物とで複数のガードリング部が構成され、該リング形状の孔の内周領域に配置された孔と、該孔内に充填された充填物とで耐圧部が構成され、前記電極膜は、最も内側に配置された最内周のガードリング部のリング内周より内側に位置する半導体層の表面と、前記最内周のガードリング部のリング内周より内側に位置する耐圧部の充填物表面とに、少なくとも接触するように配置されたダイオード素子であって、前記各ガードリング部の間に位置する半導体層の表面には、第２導電型の不純物が拡散されて成り、前記充填物の底部よりも浅く、互いに隣接する各ガードリング部の両方には接触しない中継拡散層が設けられている。請求項２記載の発明は、請求項１記載のダイオード素子であって、前記ガードリング部のリング幅方向における前記中継拡散層の長さは、互いに隣接する前記ガードリング部間の距離よりも短い。
請求項３記載の発明は、請求項１又は２のいずれか１項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触するように配置されている。
請求項４記載の発明は、請求項１又は２のいずれか１項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触しないように配置されている。
請求項５記載の発明は、請求項１乃至４のいずれか１項記載のダイオード素子であって、前記中継拡散層は、前記ガードリング部のリング内周又はリング外周のいずれか一方に接するように配置された請求項１乃至４のいずれか１項記載のダイオード素子である。
請求項６記載の発明は、前記中継拡散層は、前記各ガードリング部とは非接触にされた請求項１乃至４のいずれか１項記載のダイオード素子である。
請求項７記載の発明は、前記リング形状の孔は、前記ガードリング部を構成する孔以外の孔であって、前記最内周のガードリング部と前記耐圧部の間に位置する他の同心状の孔を含み、前記他の同心状の孔と、該他の同心状の孔内に充填された充填物とで中間リング部が構成され、互いに隣接する各中間リング部の間に位置する前期半導体層の表面には、絶縁膜を介して前記電極膜が配置された請求項１乃至６のいずれか１項記載のダイオード素子である。
請求項８記載の発明は、前記電極膜は、その端部が、少なくとも前記最内周のガードリング上まで延設された請求項７記載のダイオード素子である。
請求項９記載の発明は、第１導電型の半導体層と、前記半導体層の片面側に同心状に設けられ、内部が第２導電型の半導体充填物で充填された複数のリング形状の孔と、前記半導体層内部の前記片面側の表面近傍位置であって、最内周の前記リング形状の孔の内周領域に配置された第２導電型のベース領域と、前記ベース領域の内部に配置された第１導電型のソース領域と、前記ベース領域に接して配置されたゲート絶縁膜と、前記ゲート絶縁膜と接触するゲート電極とを有するトランジスタ素子であって、前記複数のリング形状の孔と、前記各リング形状の孔内に充填された前記第２導電型の半導体充填物とで複数のガードリング部が構成され、前記各ガードリング部は前記ベース領域とは非接触にされ、前記リング状の孔の底部よりも浅い第２導電型の中継拡散層が、隣接する前記リング形状の孔の間の位置であって、前記半導体層内部の表面近傍位置に、隣接する前記リング状の孔の少なくともいずれか一方に非接触な状態で配置されたトランジスタ素子である。
請求項１０記載の発明は、前記中継拡散層が、最内周の前記リング形状の孔と前記ベース領域の間の位置に、最内周の前記リング形状の孔と前記ベース領域の少なくともいずれか一方には非接触な状態で配置された請求項９記載のトランジスタ素子である。
請求項１１記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層と同じ導電型であって前記半導体層よりも高濃度のオーミック層が配置され、前記オーミック層の表面には前記オーミック層とオーミック接合を形成するドレイン電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
請求項１２記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とは異なる導電型のコレクタ層が配置され、前記コレクタ層の表面には、前記コレクタ層とはオーミック接合を形成するコレクタ電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
請求項１３記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とはショットキー接合を形成するショットキー電極膜が配置され、前記ショットキー接合は、前記半導体層と前記ベース層との間に形成されるＰＮ接合が逆バイアスされる極性の電圧で順バイアスされるように構成された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
【００１３】
本発明のダイオード素子及びトランジスタ素子では、第１導電型をＮ型とした場合には、第２導電型はＰ型であり、その逆に、第１導電型をＰ型とした場合には、第２導電型はＮ型である。
【００１４】
本発明のダイオード素子では、半導体層とオーミック接合する金属膜を、孔が設けられた表面と反対側の表面に形成し、半導体層を接地した状態で電極膜に対して負の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合が順バイアスされ、ショットキー接合を通って電極膜から金属膜へと電流が流れる。このとき、耐圧部内の充填物と半導体層との間のＰＮ接合も順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【００１５】
また、本発明のトランジスタ素子では、半導体領域がドレイン領域となっており、ベース領域とドレイン領域との間に形成されるＰＮ接合を逆バイアスする極性の電圧をソース領域とドレイン領域の間に印加し、その状態でゲート電極膜に閾電圧以上の電圧を印加するとゲート絶縁膜に接触しているベース領域の部分に第１導電型の反転層を形成され、その反転層によってソース領域とドレイン領域とが接続され、ソース領域とドレイン領域の間に電流が流れる。
【００１６】
半導体層の、ベース領域が配置された面とは逆側の面に、半導体層と同じ導電型のドレイン層が配置されていれば、ソース領域と半導体層（ドレイン領域）の間に電流が流れるときに、半導体層の中には少数キャリアは注入されず、本発明のトランジスタ素子は、多数キャリアで動作するＭＯＳＦＥＴになる。
【００１７】
半導体層と同じ導電型のドレイン層に換え、半導体層とは異なる導電型のコレクタ層が配置されている場合は、半導体層の中に少数キャリアが注入され、ＩＧＢＴとなる。この場合は、半導体層の伝導度変調により、ソース領域とコレクタ層の間は低抵抗になる。
【００１８】
また、半導体層とショットキー接合を形成するショットキー電極膜が配置されており、半導体層とショットキー電極膜の間でショットキーダイオードが形成されており、そのショットキーダイオードが、半導体層とベース層との間に形成されるＰＮ接合ダイオードが逆バイアスされる極性の電圧が印加されたときに、順バイアスされるように構成しておくと、半導体層の中、ＩＧＢＴの場合よりも少量の少数キャリアが注入され、伝導度変調による低抵抗化と高速なスイッチングが両立する。
【００１９】
半導体層とベース層との間に形成されるＰＮ接合が逆バイアスされている状態でゲート電極の電位が閾電圧を下回ると、電流は流れなくなる。
【００２０】
この状態では、ベース領域と半導体層の間のＰＮ接合やガードリング部と半導体層との間のＰＮ接合は逆バイアスされベース領域やガードリング部から半導体層内部に向けて空乏層が広がる。
【００２１】
ダイオード素子の場合は、電極膜に対して正の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合と、耐圧部と半導体層との間のＰＮ接合と、最内周のガードリング部との両方が逆バイアスされ、各ＰＮ接合から空乏層が広がる。
【００２２】
本発明のダイオード素子とトランジスタ素子では、互いに隣接するガードリング部の間に位置する半導体層内部に中継拡散層が配置され、互いに隣接する各ガードリング部の間に位置する半導体層の幅は、中継拡散層が設けられた部分の方が、中継拡散層が設けられていない部分よりも短くなっている。各ガードリング部から空乏層が広がると、半導体層の幅が短い部分は、幅が長い部分よりも早く空乏化するので、中継拡散層が設けられた部分は、中継拡散層が設けられていない部分が空乏化する電圧よりも低い電圧で空乏化する。
【００２３】
このため、本発明のダイオード素子とトランジスタ素子では、中継拡散層が設けられていない素子よりも低い電圧で、互いに隣接する各ガードリング部を空乏層で接続することができる。
【００２４】
各ガードリング部のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層の長さが短い素子に比して、低電圧で全部のガードリング部を空乏層で接続し、最外周のガードリング部より内側に位置する半導体層を空乏化させることができる。
【００２５】
中継拡散層が設けられていない従来の素子では、最外周のガードリング部のリング内周よりも内側に位置する半導体層が全部空乏化せずにブレークダウンが生じてしまっていたが、本発明のダイオード素子やトランジスタ素子では、半導体層は全部空乏化するので、従来素子と異なりブレークダウンは生じない。
【００２６】
本発明のダイオード素子やトランジスタ素子において、例えば、最外周のガードリング部より内側に位置する半導体層内部の第１導電型不純物の量と、各ガードリング部内部及び各耐圧部内部の第２導電型不純物の量とが等しくなるようにしておくと、半導体層の内部が完全に空乏化したときに、最外周のガードリング部のリング内周よりも内側に位置する各ガードリング部の内部及び各耐圧部の内部も完全に空乏化し、最外周のガードリング部のリング内周よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはない。
【００２７】
なお、本発明のダイオード素子とトランジスタ素子において、ガードリング部のリング幅方向における中継拡散層の長さは、互いに隣接するガードリング部間の距離よりも短くされており、中継拡散層が互いに隣接する各ガードリング部の両方に接触することはないので、互いに隣接する各ガードリング部が中継拡散層で接続されることはない。
【００２８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
最初に、本発明の一実施形態に係るダイオード素子の製造方法について説明する。
【００２９】
図４を参照し、符号１１は、Ｎ型のシリコンからなる半導体基板を示している。この半導体基板１１の表面上には、本発明の半導体層の一例であるＮ型のエピタキシャル層１２が形成されている。エピタキシャル層１２の表面にはパターニングされた熱酸化膜１３が成膜されている。この熱酸化膜１３は、平面図を図１１に示すように、パターニングにより平面形状が矩形リング状の開口４７１〜４７４と、平面形状が長方形状の開口４６１〜４６３とを複数ずつ有しており、矩形リング状の開口４７１〜４７４と、長方形状の開口４６１〜４６３との底部に、エピタキシャル層１２が露出している。ここでは、矩形リング状の開口４７１〜４７４を４個有し、長方形状の開口４６１〜４６３を３個有している。なお、図４は図１１のＣ−Ｃ線断面図に相当している。
【００３０】
図１１に示すように、各矩形リング状の開口４７１〜４７４は所定間隔を開けて同心状に配置されており、各長方形状の開口４６１〜４６３は、最も内側の矩形リング状の開口４７１のリング内周より内側に位置し、互いに平行に配置されている。
【００３１】
この熱酸化膜１３をマスクにし、熱酸化膜１３の各矩形リング状の開口４７１〜４７４の底部と各長方形状の開口４６１〜４６３の底部にそれぞれ露出するエピタキシャル層１２をエッチングで除去すると、熱酸化膜１３の開口と同じ平面形状の孔が形成される。図５に示すように長方形状の開口４６１〜４６３と同じ位置には長方形状の細孔２３１〜２３３が形成され、矩形リング状の開口４７１〜４７４と同じ位置には矩形リング状の孔２６１〜２６４が形成される。
【００３２】
これらの細孔２３１〜２３３と矩形リング状の孔２６１〜２６４は、本発明の充填孔の一例を構成しており、同じエッチング工程で同時に形成されるため、それぞれの深さは互いに等しくなっており、各細孔２３１〜２３３と矩形リング状の孔２６１〜２６４の底部は、いずれもエピタキシャル層１２の内部に位置している。
【００３３】
次いで、Ｐ型不純物であるボロンを含むガスを流しながら細孔２３１〜２３３と矩形リング状の孔２６１〜２６４との内部に、エピタキシャル層を成長させると、孔内部がＰ型のエピタキシャル層からなる充填物で埋められる。このとき、充填物は、エピタキシャル層１２の表面まで充填されており、熱酸化膜１３の開口４６１〜４６３、４７１〜４７４は充填物の表面より上方に位置しているので、各開口４６１〜４６３、４７１〜４７４は充填物で埋められずに残り、各開口４６１〜４６３、４７１〜４７４の底部に充填物は露出している。
【００３４】
このうち、図６に示すように、各矩形リング状の孔２６１〜２６４の内部に充填された充填物をガードリング部２７１〜２７４と呼び、各細孔２３１〜２３３の内部に充填された充填物を耐圧部２５１〜２５３と呼ぶと、各ガードリング部２７１〜２７４は所定間隔を開けて同心状に配置され、各耐圧部２５１〜２５３は、ともに最も内側に配置された最内周ガードリング部２７１のリング内周よりも内側に位置している。
【００３５】
上述したエピタキシャル成長の際には、各耐圧部２５１〜２５３及び各ガードリング部２７１〜２７４内部の不純物濃度が均一になるように、ガス流量や不純物濃度などを制御しながらガスを流しており、充填物内部の不純物濃度は均一になっている。
【００３６】
次に、熱酸化膜１３の、矩形リング状の開口４７１〜４７４のうち、最内周に配置された開口４７１を除く開口４７２〜４７４を構成する側壁部分のうち、リング内周側の側壁部分を部分的にエッチングして除去すると、除去された部分に新たな開口が形成される。新たな開口を図７、図１２の符号５１１〜５１３に示すと、この新たな開口５１１〜５１３は、矩形リング状の開口４７２〜４７４のリング内周から内側へと突出している。この新たな開口５１１〜５１３は、平面形状が矩形であって、それぞれの底部には、エピタキシャル層１２が露出している。なお、図７は図１２のＤ−Ｄ線断面図に対応している。
【００３７】
次いで、この熱酸化膜１３をマスクにして基板表面に、Ｐ型不純物であるボロンイオンを照射すると、矩形リング状の開口４７１〜４７４の底部に露出する各ガードリング部２７１〜２７４と、新たな開口５１１〜５１３の底部に露出するエピタキシャル層１２の表面に、それぞれＰ型不純物が注入される。
【００３８】
その後熱処理すると、注入されたＰ型不純物は各ガードリング部２７２〜２７４内部と、エピタキシャル層１２内部との両方にそれぞれ拡散する。各ガードリング部２７１〜２７４はＰ型の半導体層なので、Ｐ型不純物が拡散すると、ガードリング部２７１〜２７４表面近傍の不純物濃度は高くなるものの、導電型はＰ型のままで変化はない。これに対し、新たな開口５１１〜５１３の底部に露出するエピタキシャル層１２にＰ型不純物が拡散すると、そのエピタキシャル層１２の導電型がＮ型からＰ型に反転して、新たな開口５１１〜５１３の底部で露出するエピタキシャル層１２表面に、新たにＰ型不純物拡散層が形成される（図８）。
【００３９】
この新たなＰ型不純物拡散層を中継拡散層５２１〜５２３と呼ぶと、各中継拡散層５２１〜５２３は、最内周ガードリング部２７１を除く各ガードリング部２７２〜２７４のリング内周から内側に突出して配置されており、それぞれが各ガードリング部２７２〜２７４と接触している。各中継拡散層５２１〜５２３の深さは、０．８〜１μｍ程度であって、ごく浅く形成されている。この状態ではＮ型のエピタキシャル層１２の表面には熱酸化膜１３が位置している。
【００４０】
次にエピタキシャル層１２表面に位置する熱酸化膜１３を全部除去した後、熱酸化処理してエピタキシャル層１２の表面に新たな熱酸化膜を成膜し、ＣＶＤ法等により熱酸化膜の表面にＰＳＧ膜を成膜し、熱酸化膜とＰＳＧ膜からなる保護膜を成膜する。その後、保護膜をパターニングして、縁が、最内周ガードリング部２７１をリング幅方向に二等分する線である最内周リング中心線上に位置する開口を形成する。すると、各耐圧部２５１〜２５３表面と、最内周リング中心線より内側に位置するエピタキシャル層１２の表面と、最内周リング中心線より内側に位置する最内周ガードリング部２７１の表面とが、開口の底部に露出する。図９の符号１４に熱酸化膜を示し、符号１５にＰＳＧ膜を示し、符号６０に、開口を示す。
【００４１】
次に、金属をスパッタリングして、ＰＳＧ膜１５の表面と、開口６０の底部に露出するエピタキシャル層１２、各耐圧部２５１〜２５３、最内周ガードリング部２７１の各表面上とに金属膜を成膜した後、パターニングして、金属膜からなるアノード電極膜を形成する。図１０の符号１８にアノード電極膜を示す。この金属膜を構成する金属は、エピタキシャル層１２とはショットキー接合を形成し、各耐圧部２５１〜２５３とはオーミック接合を形成する金属であって、ここではクロムを用いている。アノード電極膜１８の底部は、開口６０の底部に露出するエピタキシャル層１２表面と、各耐圧部２５１〜２５３表面と、最内周ガードリング部２７１とに接触し、最内周ガードリング部２７１を除く他のガードリング部２７２〜２７４とは非接触の状態になっている。また、アノード電極膜１８とエピタキシャル層１２とで形成されるショットキー接合と、アノード電極膜１８と各耐圧部２５１〜２５３とで形成されるオーミック接合とは、いずれも最内周ガードリング部２７１のリング内周より内側に位置している。
【００４２】
その後、半導体基板１１の、エピタキシャル層１２が配置された側と反対側の一表面に、半導体基板１１とオーミック接合する金属薄膜からなるカソード電極膜１９を形成する。以上の工程を経て、図１、図２に示す本発明の一実施形態に係るダイオード１が完成する。図１は、ダイオード１の平面図であり、図２、図３は図１のＡ−Ａ線断面、Ｂ−Ｂ線断面に相当する部分の断面図をそれぞれ示している。なお、簡単のため、図１では、アノード電極膜１８と熱酸化膜１４とＰＳＧ膜１５は省略しており、また、符号６０は、熱酸化膜１４とＰＳＧ膜１５の開口を示している。
【００４３】
ｎ番目のガードリング部を符号２７ｎに示し、その外側に隣接して配置されたガードリング部を符号２７ｎ＋１に示し、その間に配置された中継拡散層を符号５２ｎに示すと、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間に位置するエピタキシャル層１２の幅は、一定値ａにされており、中継拡散層５２ｎが設けられた部分では、他の部分の幅ａより短くなっている。ここでは、中継拡散層５２ｎの幅がａ／２であるから、残りのエピタキシャル層１２の幅はａ／２になっている。
【００４４】
アノード電極膜１８に対して負の電圧をカソード電極膜１９に印加すると、アノード電極膜１８とエピタキシャル層１２との間のショットキー接合が順バイアスされ、アノード電極膜１８からカソード電極膜１９に向けて電流が流れる。
【００４５】
このとき、各耐圧部２５１〜２５３とエピタキシャル層１２との間のＰＮ接合と、最内周ガードリング部２７１とエピタキシャル層１２との間のＰＮ接合とが順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【００４６】
それとは逆に、アノード電極膜１８に対して正の電圧をカソード電極膜１９に印加すると、アノード電極膜１８とエピタキシャル層１２の間のショットキー接合と、耐圧部２５１〜２５３と最内周ガードリング部２７１と、エピタキシャル層１２の間のＰＮ接合とが逆バイアスされる。するとショットキー接合と各ＰＮ接合からそれぞれ空乏層が広がる。
【００４７】
これらの空乏層のうち、ショットキー接合から広がる空乏層は、エピタキシャル層１２内部に広がる。ＰＮ接合から広がる空乏層は、Ｎ型のエピタキシャル層１２と、Ｐ型の耐圧部２５１〜２５３の内部とＰ型の最内周ガードリング部２７１の内部の両方に広がる。Ｎ型のエピタキシャル層１２内に広がる空乏層のうち、最内周ガードリング部２７１のＰＮ接合から広がる空乏層に着目し、その中でも最内周ガードリング部２７１のリング外周側のＰＮ接合から外へ広がる空乏層に以下で着目する。
【００４８】
最内周ガードリング部２７１のリング外周側のＰＮ接合から空乏層が広がると、上述したように、最内周ガードリング部２７１と第２ガードリング部２７２の間では、中継拡散層５２１が設けられた部分のエピタキシャル層１２の幅は、中継拡散層５２１が設けられていない部分の半分のａ／２になっており、最内周ガードリング部２７１から空乏層がａ／２だけ広がると、その空乏層が中継拡散層５２１に達し、中継拡散層５２１を介して最内周のガードリング部２７１と、第２ガードリング部２７２が空乏層で接続される。すると、最内周のガードリング部２７１から広がった空乏層と同じ距離ａ／２だけ、第２ガードリング部２７２から内向きと外向きに空乏層が広がる。
【００４９】
第２ガードリング部２７２から内向きに広がる空乏層は、最内周のガードリング２７１に向けて広がるのに対し、最内周ガードリング部２７１から外向きに広がった空乏層は、第２ガードリング部２７２に向けて広がっている。
【００５０】
それらの空乏層は、ａ／２ずつ広がるのに対し、互いに隣接する各ガードリング間の距離はａであるから、両方の空乏層の端部は互いの端部に到達し、結果として最内周及び第２ガードリング部２７１、２７２間に位置するエピタキシャル層１２は空乏化する。
【００５１】
他方、第２ガードリング部２７２から外向きに広がる空乏層も距離ａ／２だけ第３のガードリング部２７３に向けて広がるから、その空乏層の端部は中継拡散層５２２に達し、第３ガードリング部２７３と第２ガードリング部２７２とが空乏層で接続される。
【００５２】
その結果、第３のガードリング部２７３から内向きと外向きにａ／２ずつ空乏層が広がり、上述したのと同様に、第３のガードリング部２７３から内向きに広がった空乏層と、その内側に位置する第２のガードリング部２７２から外向きに広がった空乏層とで、それらのガードリング部２７２、２７３の間のエピタキシャル層が空乏化すると共に、第３のガードリング部２７３から外向きに広がった空乏層により、当該第３のガードリング部２７３の外周に位置する第４のガードリング２７４が、それよりも内側に位置する最内周〜第３のガードリング部２７１〜２７３と互いに接続される。
【００５３】
本発明では、各ガードリング部間の間隔は互いに等しく、内側のガードリング部から空乏層が、ガードリング部間の距離の半分の距離だけ広がったときに、外側位置で隣接するガードリング部に達するから、結局、当該ガードリング部の内側に隣接するガードリング部から広がった空乏層が当該ガードリング部に到達すると、当該ガードリング部よりも内側に位置するガードリング部間のエピタキシャル領域は空乏化すると共に、当該ガードリングから外側に広がった空乏層は、更に１本外側位置に隣接するガードリングに到達する。
【００５４】
従って、最内周と第２番目のガードリングの間が空乏化すると、その空乏化は最外周のガードリングまで伝達され、最外周のガードリングよりも内側に位置するガードリング間エピタキシャル領域が全部空乏化する。
【００５５】
このとき、本発明では、最内周のガードリングよりも内側のエピタキシャル領域も全部空乏化しており、且つ、任意のガードリング部を選び、そのガードリング部の中心線よりも内側のＰ型不純物とＮ型不純物の総量が等しくなるように設定されているから、最外周のガードリングよりも内側に位置するＰ型領域も全部空乏化している。
【００５６】
従来のダイオード素子では、中継拡散層が設けられていなかったので、最外周のガードリング部まで空乏層が達する前にブレークダウンが生じてしまっていたが、本発明のダイオード素子１では、最外周のガードリング部２７４のリング中心線よりも内側に位置するＮ型のエピタキシャル層１２は全部空乏化するので、Ｐ型の各ガードリング部２７１〜２７４の内部及び各耐圧部２５１〜２５３の内部も全部空乏化する。
【００５７】
従って、最外周のガードリング部２７４よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはなく、耐圧が向上する。
【００５８】
なお、本実施形態のダイオード１では互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１間の距離を全てａとし、中継拡散層が設けられた部分のエピタキシャル層１２の長さを全てａ／２としたが、本発明はこれに限られるものではなく、中継拡散層が設けられることで、最外周のガードリング部２７４より内側に位置するエピタキシャル層１２が全部空乏化するように構成されていればよい。
【００５９】
また、本実施形態のダイオード１にはガードリング部２７１〜２７４が４本設けられたものとしたが、本発明のガードリング部の本数はこれに限られるものではなく、何本設けられていてもよい。
【００６０】
また、上述したダイオード１では、各中継拡散層５２１〜５２３が、最内周ガードリング部２７１以外の各ガードリング部２７２〜２７４のリング内周から内側に突出するように配置されているが、本発明のダイオード素子１はこれに限られるものではなく、例えば、図１３、図１４に示すダイオード素子２のように、最外周のガードリング部２７４を除くガードリング部２７１〜２７３のリング外周からそれぞれ外側に突出するように、中継拡散層５２１〜５２３を配置してもよい。
【００６１】
このように構成しても、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間にはそれぞれ中継拡散層５２ｎが配置されるので、図１乃至図３に示すダイオード素子１と同様に、最外周のガードリング部２７４のリング内周より内側に位置するエピタキシャル層１２を全て空乏化させることができる。
【００６２】
また、図１５、図１６に示すダイオード素子３のように、中継拡散層５２１〜５２３が、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１のいずれにも接しないように配置してもよい。このように構成しても、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間にはそれぞれ中継拡散層５２ｎが配置されることになり、図１乃至図３に示すダイオード素子１と同様に、低電圧を印加しても、最外周のガードリング部２７４のリング内周より内側に位置するエピタキシャル層１２の全部を空乏化させることができる。
【００６３】
また、各中継拡散層５２１〜５２３は、各ガードリング部２７２〜２７４のリング内周に部分的に配置されているが、本発明はこれに限られるものではなく、例えば各ガードリング部２７２〜２７４のリング内周の全周や、リング外周の全周に中継拡散層５２１〜５２３を配置するように構成してもよい。
【００６４】
また、各ガードリング部２７１〜２７４のリング幅方向における中継拡散層５２１〜５２３の長さは、ともに互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１間の距離の略半分にされているが、本発明はこれに限られるものではなく、各ガードリング部２７１〜２７４のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層５２１〜５２３の長さが長い素子は、短い素子に比して低電圧を印加しても、全部のガードリング部２７１〜２７４を空乏層で接続することができる。
【００６５】
ガードリング部２７間に中継拡散層５２が配置されていない場合に、隣接するガードリング部２７ｎ、２７ｎ＋１間が空乏層で接続される最小の大きさの電圧を空乏化電圧と呼ぶとすると、上述したように、本発明では、その空乏化電圧よりも低い電圧が印加されたときに、全部のガードリング部２７１〜２７４が空乏層で接続されるように構成することが可能である。特に、中継拡散層のリング幅方向の長さを調節することで、各ガードリング部２７１〜２７４が接続される電圧の大きさを変えることができる。
【００６６】
次に、本発明の他の例を説明すると、本発明のダイオードは、図１９の符号５に示したように、上述したダイオード１の最内周のガードリング部２７１と各耐圧部２５１〜２５３の間のエピタキシャル層１２に、中間リング部２２７１〜２２７２を設けてもよい。この中間リング部２２７１〜２２７２は、各ガードリング部２７１〜２７４と深さが同じ孔であって、各ガ−ドリング部２７１〜２７４と所定間隔を開けて同心状に配置されたリング状の孔内に、Ｐ型のエピタキシャル層からなる充填物が充填されてなるものである。互いに隣接する各中間リング部２２７１〜２２７２の間のエピタキシャル層１２には、各ガードリング部２７１〜２７４間と異なり中継拡散層が設けられていない。
【００６７】
ダイオード５は、熱酸化膜１４と、その上に形成されたＰＳＧ膜１５とからなる二層構造の絶縁膜を有している。アノード電極膜１８は、二層構造の絶縁膜に設けられた開口によって、エピタキシャル層１２や耐圧部２５１〜２５３に接続されている。
【００６８】
ここでは最内周のガードリング部２７１は、二層構造の絶縁膜によってアノード電極膜１８と絶縁されており、最内周に位置する中間リング部２２７１の表面を含み、その中間リング部２２７１よりも外側の領域は、二層構造の絶縁膜によって覆われている。
【００６９】
アノード電極膜１８は、最外周の中間リング部２２７２よりも外側まで延設されており、その端部は、少なくとも最内周のガードリング部２７１の上方よりも外側に配置されている。
【００７０】
従って、各中間リング部２２７１〜２２７２の上部と、中間リング部２２７１〜２２７２の間、又は中間リング部２２７２とガードリング部２７１の間のエピタキシャル層１２の上部には、アノード電極膜１８が位置している。
【００７１】
エピタキシャル層１２上に、二層構造の絶縁膜を介してアノード電極膜１８が位置する部分はＭＯＳ構造となり、ショットキー接合を逆バイアスする極性の電圧がアノード電極膜１８に印加されたときに、ＭＯＳ構造を構成する部分のエピタキシャル層１２の表面のキャリア濃度を減少させ、更に、逆バイアスの電圧が大きいときには、ＭＯＳ構造を構成する部分のエピタキシャル層１２表面に、反対の導電型のキャリアを誘起させ、反転層を形成する。
【００７２】
この場合、アノード電極膜１８に印加される逆バイアスの電圧が、上記の空乏化電圧以下の大きさであっても、ＭＯＳ構造を構成する部分のエピタキシャル層１２の少なくとも表面付近が空乏化する。
【００７３】
各中間リング部２２７１〜２２７２と各ガードリング部２７１〜２７４はアノード電極膜１８とは非接触の状態になっており、フローティング電位に置かれているが、ＭＯＳ構造を構成する部分のエピタキシャル層１２の表面付近が空乏化すると、中間リング部２２７１〜２２７２同士、又は最外周の中間リング部２２７２と最内周のガードリング部２７１とが空乏層で接続され、電位が安定する。
【００７４】
なお、上記各例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、それとは逆に第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
【００７５】
また、アノード電極膜１８は最内周ガードリング部２７１に接触しており、アノード電極膜１８と同電位になっているが、本発明はこれに限られるものではなく、例えばアノード電極膜１８が最内周ガードリング部２７１に接触しないように配置してもよい。
【００７６】
また、上述した実施形態では、各中継拡散層５２１〜５２３の、エピタキシャル層１２表面からの深さを０．８〜１μｍとし、ごく浅くしているが、本発明の中継拡散層の深さはこれに限られるものではなく、各中継拡散層５２１〜５２３の底部が、各ガードリング部２７１〜２７４の底部よりも上方に位置していればよい。
【００７７】
以上は、本発明のダイオード素子について説明したが、本発明にはトランジスタ素子も含まれる。
【００７８】
図２０は、本発明の一例のトランジスタ素子２０１の拡散構造を説明するための平面図であり、図２１は図２０のＣ−Ｃ線切断面図に相当し、図２２は図２０のＤ−Ｄ線切断面図に相当する。
【００７９】
このトランジスタ２０１は、上記ダイオード素子１と同様に、エピタキシャル成長されたシリコン単結晶から成る第１導電型の半導体層２１２の片面に、所定間隔を開けて同心状に配置され、表面高さまで第２導電型の半導体充填物２１６で充填された複数本のリング状の溝２２７１〜２２７３を有しており、複数のリング状の溝２２７１〜２２７３と、各リング状の溝２２７１〜２２７３内部に充填された半導体充填物２１６とで複数のガードリング部が構成されている。各ガードリング部は互いに電気的に接続されておらず、後述するソース電極膜やゲート電極にも接続されていないので、浮遊電位に置かれている。
【００８０】
そのリング状の溝２２７１〜２２７３のうち、最内周の溝２２７１よりも内側には、リング形状であって、底部だけが半導体充填物２１６で充填された溝２２６ｂと、その溝２２６ｂの内側の領域に、互いに平行に配置され、底部が半導体充填物２１６で充填された複数の直線状の活性溝２２６ａを有している。この図２０では、活性溝２２６ａは４本表されている。
【００８１】
各リング状の溝２２７１〜２２７３内の半導体充填物２１６と、直線状及びリング状の溝２２６ａ、２２６ｂ底部の半導体充填物２１６は半導体層２１２と接触しており、ＰＮ接合が形成されている。
【００８２】
各溝２２７１〜２２７３、２２６ａ、２２６ｂは同じ製造工程で同時に形成されており、その深さは互いに等しくなっている。
【００８３】
底部が半導体充填物２１６で充填された溝２２６ａ、２２６ｂの上部は、第２導電型のベース領域２３３が拡散工程によって形成されている。
【００８４】
このベース領域２３３の拡散深さは、半導体充填物２１６の上端には達しておらず、溝２２６ａ、２２６ｂの半導体充填物２１６よりも上方の側面の上部には、ベース領域２３３が露出しており、それよりも下方位置では、半導体層２１２が露出されている。
【００８５】
溝２２６ａ、２２６ｂ内の半導体充填物２１６の上部表面と、その上部表面よりも上の部分の溝２２６ａ、２２６ｂの側面には、ゲート絶縁膜（シリコン酸化膜）２５７が形成されている。
【００８６】
ゲート絶縁膜２５７で囲まれた空間内部は、不純物が添加された低抵抗のポリシリコンが形成されており、そのポリシリコンの充填物により、直線状の溝２２６ａ内部には、直線状のゲート電極２５５ａが形成されており、リング状の溝２２６ｂの内部には、リング状のゲート電極２５５ｂが形成されている。
【００８７】
ベース領域２３３内部の表面近傍には、ゲート絶縁膜２５７と接触する位置に第１導電型のソース領域２６６が形成されている。
【００８８】
ソース領域２６６はベース領域２３３の内部に位置し、半導体層２１２とは接触しないように構成されており、ソース領域２６６の深さはベース領域２３３よりも浅くされている。
【００８９】
従って、ゲート絶縁膜２５７は、上部から、ソース領域２６６、ベース領域２３３、半導体層２１２、半導体充填物２１６に接触している。
【００９０】
ベース領域２３３内部の表面近傍位置の、ソース領域２６６とソース領域２６６の間に位置する部分は、ベース領域２３３よりも高濃度の第２導電型のオーミック領域２６５が形成されている。
【００９１】
ゲート電極２５５と、ガードリング部の半導体充填物２１６の上部には、層間絶縁膜２６７が形成されており、オーミック領域２６５表面とソース領域２６６の表面が露出された状態で、ソース電極膜２６７が形成されている。
【００９２】
このソース電極膜２６７は、層間絶縁膜２６３によってゲート電極２５５ａ、２５５ｂと半導体層２１２と、リング状の溝２２７１〜２２７３内の半導体充填物２１６から絶縁されており、他方、ソース領域２６６とオーミック領域２６５にはオーミック接触している。
【００９３】
従って、ベース領域２３３は、オーミック領域２６５を介してソース電極膜２６７に電気的に接続されているので、ソース電極膜２６７に印加された電圧は、ベース領域２３３とソース領域２６６に印加される。
【００９４】
ソース電極膜２６７を構成する金属膜から、ソース電極膜２６７をパターニングによって形成する際に、不図示のゲートパッドがソース電極膜２６７と同時形成されており、各溝２２６ａ、２２６ｂ内のゲート電極２５５ａ、２５５ｂはゲートパッドに接続されており、同じ電圧を一斉に印加できるように構成されている。
【００９５】
半導体層２１２は半導体基板２１１表面にエピタキシャル成長されて形成されており、半導体基板２１１と半導体層２１２とで１枚のウェハ２１０が構成されている。
【００９６】
半導体基板２１１が半導体層２１２と同じ導電型であり、高濃度である場合は、半導体基板２１２は、その表面に形成された電極２７０に対してオーミック接合を形成するため、電極２７０に対するオーミック層として機能する。この場合は、トランジスタ素子２０１はＭＯＳＦＥＴとなる。この場合、半導体基板２１１の裏面に形成された電極２７０はドレイン電極となる。
【００９７】
第１導電型をＮ型、第２導電型をＰ型とすると、ソース電極膜２６７を接地させ、電極２７０に正電圧を印加してベース領域２３３と半導体層２１２の間のＰＮ接合を逆バイアス状態に置き、その状態でゲート電極２５５ａ、２５５ｂに閾電圧以上の正電圧を印加すると、ベース領域２３３のゲート絶縁膜２５７に接触した部分に第１導電型の反転層が形成され、反転層によってソース領域２６６が半導体層２１２に接続され、導通状態になって電流が流れる。
【００９８】
ゲート電極２２６ａ、２２６ｂに印加される電圧が閾電圧を下回ると反転層は消滅し、遮断状態になって電流は流れなくなる。
【００９９】
遮断状態にあるとき、ベース領域２３３と半導体層２１２間は、大きな逆バイアス状態になり、ベース領域２３３から空乏層が広がる。その空乏層が、溝２２６ａ、２２６ｂ底部に存する半導体充填物２１６に達すると、その半導体充填物２１６からも空乏層が広がり始め、リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分の半導体層２１２が空乏化する。
【０１００】
リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分の半導体層２１２に含まれる第１導電型の不純物総量と、溝２２６ａ、２２６ｂの底部に存する半導体充填物２１６に含まれる第２導電型の不純物量とが等しい場合、リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分が全部空乏層化すると、溝２２６ａ、２２６ｂの底部に存する半導体充填物２１６の内部も全部空乏層化する。
【０１０１】
この状態では、ベース領域２３３の下方位置での電界は均一になっており、ベース領域２３３が配置された領域の耐圧は高くなっている。
このとき、空乏層は溝２２６ａ、２２６ｂの外側に位置するガードリング部に向けても広がる。
【０１０２】
本発明のトランジスタ素子２０１のガードリング部は、ダイオード素子１と同様に複数のリング状の溝２２７１〜２２７３の内部には、少なくとも半導体層２１２の表面高さと同じ高さ以上に第２導電型の半導体充填物２１６が充填されており、その内周部分と外周部分の少なくとも一方又は両方には、第２導電型の中継拡散層が接続されている。図２０と図２２の符号２５２ａは、最内周のガードリング部の内周側に接続された中継拡散層を示しており、符号２５２ｂは各ガードリング部の外周側に接続された中継拡散層を示しており、符号２５２ｃは、最内周のガードリング部以外のガードリング部の内周側に配置された中継拡散層を示している。
【０１０３】
これらの中継拡散層２５２ａ、２５２ｂ、２５２ｃはベース領域２３３を拡散で形成するときに同時に形成されており、ベース領域２３３と同じ深さ、同じ濃度になっている。
【０１０４】
ガードリング部間に存する中継拡散層２５２ｂ、２５２ｃは、２個以上のガードリング部には接触しないように配置されており、また、最内周のガードリング部の内周側に配置された中継拡散層２５２ａは、ベース領域２３３とは非接触になっており、各ガードリング部同士やガードリング部とベース領域２３３とは中継拡散層２５２ａ、２５２ｂ、２５２ｃによって短絡しないようにされている。
【０１０５】
このような構成により、ガードリング部に向けて広がった空乏層は最内周のガードリング部の内周側に接続された中継拡散層２５２ａに到達すると、先ず、最内周のガードリング部から、リング内側と外側の両方に向けて空乏層が広がり始める。
【０１０６】
隣接する二本のガードリング部の内側のガードリング部の外周側に接続された中継拡散層２５２ｂと、外側のガードリング部の内周側に接続された中継拡散層２５２ｃは、互いに隣接する位置に配置されており、内側のガードリング部と中継拡散層２５２ｂとで構成される第２導電型の領域と、その外側のガードリング部と中継拡散層２５２ｃとで構成される第２導電型の領域との間の距離は、隣接する中継拡散層２５２ｂ、２５２ｃ間が最も短距離であり、ガードリング部を構成する半導体充填物２１６間の距離の半分、即ち、ガードリング部間の距離の半分にされている。
【０１０７】
従って、内側のガードリング部から広がった空乏層は、ガードリング部間の距離の半分の距離だけ広がると、外側のガードリング部に達し、外側のガードリング部から、更にその外側のガードリング部に向けて空乏層が広がる。
【０１０８】
このように、内側のガードリング部から外側のガードリング部に向けて次々と空乏層が達し、耐圧が高くなる。特に、各ガードリング部間の距離を等しくし、且つ、各ガードリング部に含まれる第２導電型の不純物総量と、各ガードリング部間に位置し、表面からガードリング部と同じ深さまでの半導体層２１２に含まれる第１導電型の不純物総量とを等しくしておくと、ガードリング部間に位置する半導体層２１２が全部空乏層化したときに、各ガードリング部の半導体充填物２１６内部も全部空乏層化するため、耐圧が一層高くなる。
【０１０９】
上記のようなトランジスタ２０１において、半導体基板２１１の導電型の相違による導通時の動作の相違を説明すると、半導体基板２１１が半導体層２１２と同じ導電型の場合は半導体層２１２内に少数キャリアは注入されず、導通状態から遮断状態に転じるときに要する時間が短い。
【０１１０】
半導体基板２１１が半導体層２１２とは異なる導電型（第２導電型）である場合は、半導体基板２１１がコレクタ層であり、トランジスタ素子２０１はＩＧＢＴになる。この場合、トランジスタ２０１が導通するときにはコレクタ層から半導体層２１２に少数キャリアが注入され、導通抵抗が小さくなる。但し、少数キャリアの消滅に要する時間の分、導通状態から遮断状態に転じる遮断時間はＭＯＳＦＥＴよりも長くなる。
【０１１１】
更に、図２３（ａ）、（ｂ）のトランジスタ素子２０２のように、半導体基板２１１を有さず、半導体層２１２とショットキー接合を形成するショットキー電極２７１が半導体層２１２表面に形成されており、且つ、ベース領域２３３と半導体層２１２の間に形成されたＰＮ接合が逆バイアスされる電圧が印加されたときに、ショットキー接合が順バイアスされる場合には、トランジスタ素子２０２が導通するときにショットキー接合が順バイアスされ、ＩＧＢＴの場合のように、ショットキー電極２７１から半導体層２１２内に少数キャリアが注入される。
【０１１２】
この少数キャリアの量はＩＧＢＴよりも少ないので、低い導通抵抗と早い遮断時間の両方を得ることができる。
【０１１３】
上記ＩＧＢＴとショットキー接合のトランジスタのガードリング部は、ＭＯＳＦＥＴと同じ構造であり、複数のリング状の溝部２２７１〜２２７３に第２導電型の半導体充填物２１６が充填されており、それらには、符号２５２ａ〜２５２ｃで示した中継拡散層が接触しており、空乏層が内側のガードリング部から外側のガードリング部に向けて広がったときに接触しやすいようになっている。
【０１１４】
【発明の効果】
電界集中が生じず、高耐圧の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態のダイオード素子を説明する平面図
【図２】図１のＡ−Ａ線断面図
【図３】図１のＢ−Ｂ線断面図
【図４】本発明の一実施形態のダイオード素子の製造工程を説明する第１の断面図
【図５】本発明の一実施形態のダイオード素子の製造工程を説明する第２の断面図
【図６】本発明の一実施形態のダイオード素子の製造工程を説明する第３の断面図
【図７】本発明の一実施形態のダイオード素子の製造工程を説明する第４の断面図
【図８】本発明の一実施形態のダイオード素子の製造工程を説明する第５の断面図
【図９】本発明の一実施形態のダイオード素子の製造工程を説明する第６の断面図
【図１０】本発明の一実施形態のダイオード素子の製造工程を説明する第７の断面図
【図１１】本発明の一実施形態のダイオード素子の製造工程を説明する第１の平面図
【図１２】本発明の一実施形態のダイオード素子の製造工程を説明する第２の平面図
【図１３】本発明の他の実施形態のダイオード素子を説明する平面図
【図１４】図１３のＥ−Ｅ線断面図
【図１５】本発明のその他の実施形態のダイオード素子を説明する平面図
【図１６】図１５のＧ−Ｇ線断面図
【図１７】従来のダイオード素子を説明する平面図
【図１８】図１７のＰ−Ｐ線断面図
【図１９】本発明の一実施形態のダイオード素子において、エピタキシャル層上に位置するアノード電極膜の面積が大きい素子を説明する断面図
【図２０】本発明の一例のトランジスタ素子の拡散構造を説明するための平面図
【図２１】図２０のＣ−Ｃ線切断面図に相当する図面
【図２２】図２０のＤ−Ｄ線切断面図に相当する図面
【図２３】（ａ）、（ｂ）：本発明の他の構造のトランジスタ素子
【符号の説明】
１……ダイオード素子
１１……半導体基板
１２、２１２……エピタキシャル層（半導体層）
１８……アノード電極膜（電極膜）
２５１〜２５３……耐圧部
２７１〜２７４……ガードリング部
２０１、２０２……トランジスタ素子
２１１……半導体基板
２１６……半導体充填物
２２７１〜２２７３……リング状の溝部
２３３……ベース領域
２５２ａ〜２５２ｃ……中継拡散層
２５７……ゲート絶縁膜
２６６……ソース領域
２７１……ショットキー電極膜
【発明の属する技術分野】
本発明はダイオードやトランジスタ等の半導体装置に係り、特に、細溝内に半導体結晶がエピタキシャル成長された構造を有する半導体装置に関する。
【０００２】
【従来の技術】
図１７は、従来技術のダイオード１０１の平面図を示し、図１８は、図１７のＰ−Ｐ線断面図を示している。なお、簡単のため図１７には、後述する熱酸化膜とＰＳＧ膜とアノード電極は図示していない。
【０００３】
このダイオード１０１は、Ｎ型のシリコン基板１１１を有している。シリコン基板１１１の表面上にはＮ型のエピタキシャル層１１２が形成されている。
【０００４】
このエピタキシャル層１１２の表面には、平面形状がリング状の孔と長方形状の孔とが設けられている。ここではリング状の孔と長方形状の孔が３個ずつ設けられている。各リング状の孔は所定間隔を開けて同心状に配置されており、最も内側に配置された孔のリング内周より内側に、各長方形状の孔が配置されている。
【０００５】
各リング状の孔と各長方形状の孔との内部には、エピタキシャル成長法で形成され、Ｐ型不純物が含まれた半導体層がそれぞれ充填されており、長方形状の孔と半導体層とで耐圧部１２５１〜１２５３が構成され、各リング状の溝と半導体層とで、ガードリング部１２７１〜１２７３が形成されている。
【０００６】
エピタキシャル層１１２の表面には、熱酸化膜１１４とＰＳＧ膜１１５とが順次形成されている。ＰＳＧ膜１１５上には金属薄膜からなるアノード電極１１８が配置されている。熱酸化膜１１４とＰＳＧ膜１１５とには同じ位置に開口が形成されている。この開口の縁を図１７の符号１６２ａに示す。この開口の底部ではエピタキシャル層１１２と、耐圧部１２５１〜１２５３と、最内周のガードリング部１２７１とが露出しており、これらの露出した部分がアノード電極１１８の底部と接触している。このアノード電極１１８は、エピタキシャル層１１２と接触した部分でショットキー接合部１３１を形成し、耐圧部１２５１〜１２５３及び最内周のガードリング部１２７１とはオーミック接合部１３０１〜１３０３を形成する。
【０００７】
かかる構成のダイオード１０１では、アノード電極１１８に対して負の電圧を、カソード電極１１９に印加すると、アノード電極１１８とエピタキシャル層１１２との間のショットキー接合部１３１が順バイアスされ、アノード電極１１８からカソード電極１１９に向けて電流が流れる。
【０００８】
それとは逆に、アノード電極１１８に対して正の電圧を、カソード電極１１９に印加すると、アノード電極１１８とエピタキシャル層１１２との間のショットキー接合部１３１と、耐圧部１２５１〜１２５３及び最内周のガードリング部１２７１と、エピタキシャル層１１２との間の各ＰＮ接合とが逆バイアスされ、電流は流れなくなる。この状態で、各ＰＮ接合からエピタキシャル層１１２内に横方向に空乏層が広がる。
【０００９】
空乏層が広がり、最内周に配置されたガードリング部１２７１と各耐圧部１２５１〜１２５３の間や、互いに隣接するガードリング部１２７ｎ、１２７ｎ＋１間に位置するエピタキシャル層１１２が全部空乏化するとともに、各ガードリング部１２７１〜１２７３や各耐圧部１２５１〜１２５３内部が空乏化すると、最も外側に配置された最外周のガードリング部１２７３のリング内周よりも内側は全部空乏化し、空乏層が形成されない箇所に電界が集中することはないので、電界集中によりブレークダウンが生じることはなく、耐圧が向上する。
【００１０】
しかしながら、従来のダイオード素子では、最も外側に配置された最外周のガードリング部１２７３のリング内周よりも内側が全部空乏化する前にブレークダウンが生じてしまっていた。
【００１１】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧のダイオード素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、第１導電型の半導体層と、前記半導体層に設けられた孔によって構成され、リング形状の孔と、該リング形状の孔の内周領域に配置された孔を含む複数の充填孔と、前記充填孔内部に充填された第２導電型の半導体からなる充填物と、前記半導体層とはショットキー接合を形成し、前記充填物とはオーミック接合を形成する材料で構成された電極膜とを有し、前記リング形状の孔のうち、同心状に配置された孔と、該孔内に充填された充填物とで複数のガードリング部が構成され、該リング形状の孔の内周領域に配置された孔と、該孔内に充填された充填物とで耐圧部が構成され、前記電極膜は、最も内側に配置された最内周のガードリング部のリング内周より内側に位置する半導体層の表面と、前記最内周のガードリング部のリング内周より内側に位置する耐圧部の充填物表面とに、少なくとも接触するように配置されたダイオード素子であって、前記各ガードリング部の間に位置する半導体層の表面には、第２導電型の不純物が拡散されて成り、前記充填物の底部よりも浅く、互いに隣接する各ガードリング部の両方には接触しない中継拡散層が設けられている。請求項２記載の発明は、請求項１記載のダイオード素子であって、前記ガードリング部のリング幅方向における前記中継拡散層の長さは、互いに隣接する前記ガードリング部間の距離よりも短い。
請求項３記載の発明は、請求項１又は２のいずれか１項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触するように配置されている。
請求項４記載の発明は、請求項１又は２のいずれか１項記載のダイオード素子であって、前記電極膜は、前記最内周のガードリング部と接触しないように配置されている。
請求項５記載の発明は、請求項１乃至４のいずれか１項記載のダイオード素子であって、前記中継拡散層は、前記ガードリング部のリング内周又はリング外周のいずれか一方に接するように配置された請求項１乃至４のいずれか１項記載のダイオード素子である。
請求項６記載の発明は、前記中継拡散層は、前記各ガードリング部とは非接触にされた請求項１乃至４のいずれか１項記載のダイオード素子である。
請求項７記載の発明は、前記リング形状の孔は、前記ガードリング部を構成する孔以外の孔であって、前記最内周のガードリング部と前記耐圧部の間に位置する他の同心状の孔を含み、前記他の同心状の孔と、該他の同心状の孔内に充填された充填物とで中間リング部が構成され、互いに隣接する各中間リング部の間に位置する前期半導体層の表面には、絶縁膜を介して前記電極膜が配置された請求項１乃至６のいずれか１項記載のダイオード素子である。
請求項８記載の発明は、前記電極膜は、その端部が、少なくとも前記最内周のガードリング上まで延設された請求項７記載のダイオード素子である。
請求項９記載の発明は、第１導電型の半導体層と、前記半導体層の片面側に同心状に設けられ、内部が第２導電型の半導体充填物で充填された複数のリング形状の孔と、前記半導体層内部の前記片面側の表面近傍位置であって、最内周の前記リング形状の孔の内周領域に配置された第２導電型のベース領域と、前記ベース領域の内部に配置された第１導電型のソース領域と、前記ベース領域に接して配置されたゲート絶縁膜と、前記ゲート絶縁膜と接触するゲート電極とを有するトランジスタ素子であって、前記複数のリング形状の孔と、前記各リング形状の孔内に充填された前記第２導電型の半導体充填物とで複数のガードリング部が構成され、前記各ガードリング部は前記ベース領域とは非接触にされ、前記リング状の孔の底部よりも浅い第２導電型の中継拡散層が、隣接する前記リング形状の孔の間の位置であって、前記半導体層内部の表面近傍位置に、隣接する前記リング状の孔の少なくともいずれか一方に非接触な状態で配置されたトランジスタ素子である。
請求項１０記載の発明は、前記中継拡散層が、最内周の前記リング形状の孔と前記ベース領域の間の位置に、最内周の前記リング形状の孔と前記ベース領域の少なくともいずれか一方には非接触な状態で配置された請求項９記載のトランジスタ素子である。
請求項１１記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層と同じ導電型であって前記半導体層よりも高濃度のオーミック層が配置され、前記オーミック層の表面には前記オーミック層とオーミック接合を形成するドレイン電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
請求項１２記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とは異なる導電型のコレクタ層が配置され、前記コレクタ層の表面には、前記コレクタ層とはオーミック接合を形成するコレクタ電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
請求項１３記載の発明は、前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とはショットキー接合を形成するショットキー電極膜が配置され、前記ショットキー接合は、前記半導体層と前記ベース層との間に形成されるＰＮ接合が逆バイアスされる極性の電圧で順バイアスされるように構成された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子である。
【００１３】
本発明のダイオード素子及びトランジスタ素子では、第１導電型をＮ型とした場合には、第２導電型はＰ型であり、その逆に、第１導電型をＰ型とした場合には、第２導電型はＮ型である。
【００１４】
本発明のダイオード素子では、半導体層とオーミック接合する金属膜を、孔が設けられた表面と反対側の表面に形成し、半導体層を接地した状態で電極膜に対して負の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合が順バイアスされ、ショットキー接合を通って電極膜から金属膜へと電流が流れる。このとき、耐圧部内の充填物と半導体層との間のＰＮ接合も順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【００１５】
また、本発明のトランジスタ素子では、半導体領域がドレイン領域となっており、ベース領域とドレイン領域との間に形成されるＰＮ接合を逆バイアスする極性の電圧をソース領域とドレイン領域の間に印加し、その状態でゲート電極膜に閾電圧以上の電圧を印加するとゲート絶縁膜に接触しているベース領域の部分に第１導電型の反転層を形成され、その反転層によってソース領域とドレイン領域とが接続され、ソース領域とドレイン領域の間に電流が流れる。
【００１６】
半導体層の、ベース領域が配置された面とは逆側の面に、半導体層と同じ導電型のドレイン層が配置されていれば、ソース領域と半導体層（ドレイン領域）の間に電流が流れるときに、半導体層の中には少数キャリアは注入されず、本発明のトランジスタ素子は、多数キャリアで動作するＭＯＳＦＥＴになる。
【００１７】
半導体層と同じ導電型のドレイン層に換え、半導体層とは異なる導電型のコレクタ層が配置されている場合は、半導体層の中に少数キャリアが注入され、ＩＧＢＴとなる。この場合は、半導体層の伝導度変調により、ソース領域とコレクタ層の間は低抵抗になる。
【００１８】
また、半導体層とショットキー接合を形成するショットキー電極膜が配置されており、半導体層とショットキー電極膜の間でショットキーダイオードが形成されており、そのショットキーダイオードが、半導体層とベース層との間に形成されるＰＮ接合ダイオードが逆バイアスされる極性の電圧が印加されたときに、順バイアスされるように構成しておくと、半導体層の中、ＩＧＢＴの場合よりも少量の少数キャリアが注入され、伝導度変調による低抵抗化と高速なスイッチングが両立する。
【００１９】
半導体層とベース層との間に形成されるＰＮ接合が逆バイアスされている状態でゲート電極の電位が閾電圧を下回ると、電流は流れなくなる。
【００２０】
この状態では、ベース領域と半導体層の間のＰＮ接合やガードリング部と半導体層との間のＰＮ接合は逆バイアスされベース領域やガードリング部から半導体層内部に向けて空乏層が広がる。
【００２１】
ダイオード素子の場合は、電極膜に対して正の電圧を金属膜に印加すると、電極膜と半導体層との間のショットキー接合と、耐圧部と半導体層との間のＰＮ接合と、最内周のガードリング部との両方が逆バイアスされ、各ＰＮ接合から空乏層が広がる。
【００２２】
本発明のダイオード素子とトランジスタ素子では、互いに隣接するガードリング部の間に位置する半導体層内部に中継拡散層が配置され、互いに隣接する各ガードリング部の間に位置する半導体層の幅は、中継拡散層が設けられた部分の方が、中継拡散層が設けられていない部分よりも短くなっている。各ガードリング部から空乏層が広がると、半導体層の幅が短い部分は、幅が長い部分よりも早く空乏化するので、中継拡散層が設けられた部分は、中継拡散層が設けられていない部分が空乏化する電圧よりも低い電圧で空乏化する。
【００２３】
このため、本発明のダイオード素子とトランジスタ素子では、中継拡散層が設けられていない素子よりも低い電圧で、互いに隣接する各ガードリング部を空乏層で接続することができる。
【００２４】
各ガードリング部のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層の長さが短い素子に比して、低電圧で全部のガードリング部を空乏層で接続し、最外周のガードリング部より内側に位置する半導体層を空乏化させることができる。
【００２５】
中継拡散層が設けられていない従来の素子では、最外周のガードリング部のリング内周よりも内側に位置する半導体層が全部空乏化せずにブレークダウンが生じてしまっていたが、本発明のダイオード素子やトランジスタ素子では、半導体層は全部空乏化するので、従来素子と異なりブレークダウンは生じない。
【００２６】
本発明のダイオード素子やトランジスタ素子において、例えば、最外周のガードリング部より内側に位置する半導体層内部の第１導電型不純物の量と、各ガードリング部内部及び各耐圧部内部の第２導電型不純物の量とが等しくなるようにしておくと、半導体層の内部が完全に空乏化したときに、最外周のガードリング部のリング内周よりも内側に位置する各ガードリング部の内部及び各耐圧部の内部も完全に空乏化し、最外周のガードリング部のリング内周よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはない。
【００２７】
なお、本発明のダイオード素子とトランジスタ素子において、ガードリング部のリング幅方向における中継拡散層の長さは、互いに隣接するガードリング部間の距離よりも短くされており、中継拡散層が互いに隣接する各ガードリング部の両方に接触することはないので、互いに隣接する各ガードリング部が中継拡散層で接続されることはない。
【００２８】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
最初に、本発明の一実施形態に係るダイオード素子の製造方法について説明する。
【００２９】
図４を参照し、符号１１は、Ｎ型のシリコンからなる半導体基板を示している。この半導体基板１１の表面上には、本発明の半導体層の一例であるＮ型のエピタキシャル層１２が形成されている。エピタキシャル層１２の表面にはパターニングされた熱酸化膜１３が成膜されている。この熱酸化膜１３は、平面図を図１１に示すように、パターニングにより平面形状が矩形リング状の開口４７１〜４７４と、平面形状が長方形状の開口４６１〜４６３とを複数ずつ有しており、矩形リング状の開口４７１〜４７４と、長方形状の開口４６１〜４６３との底部に、エピタキシャル層１２が露出している。ここでは、矩形リング状の開口４７１〜４７４を４個有し、長方形状の開口４６１〜４６３を３個有している。なお、図４は図１１のＣ−Ｃ線断面図に相当している。
【００３０】
図１１に示すように、各矩形リング状の開口４７１〜４７４は所定間隔を開けて同心状に配置されており、各長方形状の開口４６１〜４６３は、最も内側の矩形リング状の開口４７１のリング内周より内側に位置し、互いに平行に配置されている。
【００３１】
この熱酸化膜１３をマスクにし、熱酸化膜１３の各矩形リング状の開口４７１〜４７４の底部と各長方形状の開口４６１〜４６３の底部にそれぞれ露出するエピタキシャル層１２をエッチングで除去すると、熱酸化膜１３の開口と同じ平面形状の孔が形成される。図５に示すように長方形状の開口４６１〜４６３と同じ位置には長方形状の細孔２３１〜２３３が形成され、矩形リング状の開口４７１〜４７４と同じ位置には矩形リング状の孔２６１〜２６４が形成される。
【００３２】
これらの細孔２３１〜２３３と矩形リング状の孔２６１〜２６４は、本発明の充填孔の一例を構成しており、同じエッチング工程で同時に形成されるため、それぞれの深さは互いに等しくなっており、各細孔２３１〜２３３と矩形リング状の孔２６１〜２６４の底部は、いずれもエピタキシャル層１２の内部に位置している。
【００３３】
次いで、Ｐ型不純物であるボロンを含むガスを流しながら細孔２３１〜２３３と矩形リング状の孔２６１〜２６４との内部に、エピタキシャル層を成長させると、孔内部がＰ型のエピタキシャル層からなる充填物で埋められる。このとき、充填物は、エピタキシャル層１２の表面まで充填されており、熱酸化膜１３の開口４６１〜４６３、４７１〜４７４は充填物の表面より上方に位置しているので、各開口４６１〜４６３、４７１〜４７４は充填物で埋められずに残り、各開口４６１〜４６３、４７１〜４７４の底部に充填物は露出している。
【００３４】
このうち、図６に示すように、各矩形リング状の孔２６１〜２６４の内部に充填された充填物をガードリング部２７１〜２７４と呼び、各細孔２３１〜２３３の内部に充填された充填物を耐圧部２５１〜２５３と呼ぶと、各ガードリング部２７１〜２７４は所定間隔を開けて同心状に配置され、各耐圧部２５１〜２５３は、ともに最も内側に配置された最内周ガードリング部２７１のリング内周よりも内側に位置している。
【００３５】
上述したエピタキシャル成長の際には、各耐圧部２５１〜２５３及び各ガードリング部２７１〜２７４内部の不純物濃度が均一になるように、ガス流量や不純物濃度などを制御しながらガスを流しており、充填物内部の不純物濃度は均一になっている。
【００３６】
次に、熱酸化膜１３の、矩形リング状の開口４７１〜４７４のうち、最内周に配置された開口４７１を除く開口４７２〜４７４を構成する側壁部分のうち、リング内周側の側壁部分を部分的にエッチングして除去すると、除去された部分に新たな開口が形成される。新たな開口を図７、図１２の符号５１１〜５１３に示すと、この新たな開口５１１〜５１３は、矩形リング状の開口４７２〜４７４のリング内周から内側へと突出している。この新たな開口５１１〜５１３は、平面形状が矩形であって、それぞれの底部には、エピタキシャル層１２が露出している。なお、図７は図１２のＤ−Ｄ線断面図に対応している。
【００３７】
次いで、この熱酸化膜１３をマスクにして基板表面に、Ｐ型不純物であるボロンイオンを照射すると、矩形リング状の開口４７１〜４７４の底部に露出する各ガードリング部２７１〜２７４と、新たな開口５１１〜５１３の底部に露出するエピタキシャル層１２の表面に、それぞれＰ型不純物が注入される。
【００３８】
その後熱処理すると、注入されたＰ型不純物は各ガードリング部２７２〜２７４内部と、エピタキシャル層１２内部との両方にそれぞれ拡散する。各ガードリング部２７１〜２７４はＰ型の半導体層なので、Ｐ型不純物が拡散すると、ガードリング部２７１〜２７４表面近傍の不純物濃度は高くなるものの、導電型はＰ型のままで変化はない。これに対し、新たな開口５１１〜５１３の底部に露出するエピタキシャル層１２にＰ型不純物が拡散すると、そのエピタキシャル層１２の導電型がＮ型からＰ型に反転して、新たな開口５１１〜５１３の底部で露出するエピタキシャル層１２表面に、新たにＰ型不純物拡散層が形成される（図８）。
【００３９】
この新たなＰ型不純物拡散層を中継拡散層５２１〜５２３と呼ぶと、各中継拡散層５２１〜５２３は、最内周ガードリング部２７１を除く各ガードリング部２７２〜２７４のリング内周から内側に突出して配置されており、それぞれが各ガードリング部２７２〜２７４と接触している。各中継拡散層５２１〜５２３の深さは、０．８〜１μｍ程度であって、ごく浅く形成されている。この状態ではＮ型のエピタキシャル層１２の表面には熱酸化膜１３が位置している。
【００４０】
次にエピタキシャル層１２表面に位置する熱酸化膜１３を全部除去した後、熱酸化処理してエピタキシャル層１２の表面に新たな熱酸化膜を成膜し、ＣＶＤ法等により熱酸化膜の表面にＰＳＧ膜を成膜し、熱酸化膜とＰＳＧ膜からなる保護膜を成膜する。その後、保護膜をパターニングして、縁が、最内周ガードリング部２７１をリング幅方向に二等分する線である最内周リング中心線上に位置する開口を形成する。すると、各耐圧部２５１〜２５３表面と、最内周リング中心線より内側に位置するエピタキシャル層１２の表面と、最内周リング中心線より内側に位置する最内周ガードリング部２７１の表面とが、開口の底部に露出する。図９の符号１４に熱酸化膜を示し、符号１５にＰＳＧ膜を示し、符号６０に、開口を示す。
【００４１】
次に、金属をスパッタリングして、ＰＳＧ膜１５の表面と、開口６０の底部に露出するエピタキシャル層１２、各耐圧部２５１〜２５３、最内周ガードリング部２７１の各表面上とに金属膜を成膜した後、パターニングして、金属膜からなるアノード電極膜を形成する。図１０の符号１８にアノード電極膜を示す。この金属膜を構成する金属は、エピタキシャル層１２とはショットキー接合を形成し、各耐圧部２５１〜２５３とはオーミック接合を形成する金属であって、ここではクロムを用いている。アノード電極膜１８の底部は、開口６０の底部に露出するエピタキシャル層１２表面と、各耐圧部２５１〜２５３表面と、最内周ガードリング部２７１とに接触し、最内周ガードリング部２７１を除く他のガードリング部２７２〜２７４とは非接触の状態になっている。また、アノード電極膜１８とエピタキシャル層１２とで形成されるショットキー接合と、アノード電極膜１８と各耐圧部２５１〜２５３とで形成されるオーミック接合とは、いずれも最内周ガードリング部２７１のリング内周より内側に位置している。
【００４２】
その後、半導体基板１１の、エピタキシャル層１２が配置された側と反対側の一表面に、半導体基板１１とオーミック接合する金属薄膜からなるカソード電極膜１９を形成する。以上の工程を経て、図１、図２に示す本発明の一実施形態に係るダイオード１が完成する。図１は、ダイオード１の平面図であり、図２、図３は図１のＡ−Ａ線断面、Ｂ−Ｂ線断面に相当する部分の断面図をそれぞれ示している。なお、簡単のため、図１では、アノード電極膜１８と熱酸化膜１４とＰＳＧ膜１５は省略しており、また、符号６０は、熱酸化膜１４とＰＳＧ膜１５の開口を示している。
【００４３】
ｎ番目のガードリング部を符号２７ｎに示し、その外側に隣接して配置されたガードリング部を符号２７ｎ＋１に示し、その間に配置された中継拡散層を符号５２ｎに示すと、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間に位置するエピタキシャル層１２の幅は、一定値ａにされており、中継拡散層５２ｎが設けられた部分では、他の部分の幅ａより短くなっている。ここでは、中継拡散層５２ｎの幅がａ／２であるから、残りのエピタキシャル層１２の幅はａ／２になっている。
【００４４】
アノード電極膜１８に対して負の電圧をカソード電極膜１９に印加すると、アノード電極膜１８とエピタキシャル層１２との間のショットキー接合が順バイアスされ、アノード電極膜１８からカソード電極膜１９に向けて電流が流れる。
【００４５】
このとき、各耐圧部２５１〜２５３とエピタキシャル層１２との間のＰＮ接合と、最内周ガードリング部２７１とエピタキシャル層１２との間のＰＮ接合とが順バイアスされるが、ＰＮ接合の障壁高さはショットキー接合の障壁高さよりも高いので、ＰＮ接合に流れる電流はショットキー接合を介して流れる電流よりもはるかに小さい。
【００４６】
それとは逆に、アノード電極膜１８に対して正の電圧をカソード電極膜１９に印加すると、アノード電極膜１８とエピタキシャル層１２の間のショットキー接合と、耐圧部２５１〜２５３と最内周ガードリング部２７１と、エピタキシャル層１２の間のＰＮ接合とが逆バイアスされる。するとショットキー接合と各ＰＮ接合からそれぞれ空乏層が広がる。
【００４７】
これらの空乏層のうち、ショットキー接合から広がる空乏層は、エピタキシャル層１２内部に広がる。ＰＮ接合から広がる空乏層は、Ｎ型のエピタキシャル層１２と、Ｐ型の耐圧部２５１〜２５３の内部とＰ型の最内周ガードリング部２７１の内部の両方に広がる。Ｎ型のエピタキシャル層１２内に広がる空乏層のうち、最内周ガードリング部２７１のＰＮ接合から広がる空乏層に着目し、その中でも最内周ガードリング部２７１のリング外周側のＰＮ接合から外へ広がる空乏層に以下で着目する。
【００４８】
最内周ガードリング部２７１のリング外周側のＰＮ接合から空乏層が広がると、上述したように、最内周ガードリング部２７１と第２ガードリング部２７２の間では、中継拡散層５２１が設けられた部分のエピタキシャル層１２の幅は、中継拡散層５２１が設けられていない部分の半分のａ／２になっており、最内周ガードリング部２７１から空乏層がａ／２だけ広がると、その空乏層が中継拡散層５２１に達し、中継拡散層５２１を介して最内周のガードリング部２７１と、第２ガードリング部２７２が空乏層で接続される。すると、最内周のガードリング部２７１から広がった空乏層と同じ距離ａ／２だけ、第２ガードリング部２７２から内向きと外向きに空乏層が広がる。
【００４９】
第２ガードリング部２７２から内向きに広がる空乏層は、最内周のガードリング２７１に向けて広がるのに対し、最内周ガードリング部２７１から外向きに広がった空乏層は、第２ガードリング部２７２に向けて広がっている。
【００５０】
それらの空乏層は、ａ／２ずつ広がるのに対し、互いに隣接する各ガードリング間の距離はａであるから、両方の空乏層の端部は互いの端部に到達し、結果として最内周及び第２ガードリング部２７１、２７２間に位置するエピタキシャル層１２は空乏化する。
【００５１】
他方、第２ガードリング部２７２から外向きに広がる空乏層も距離ａ／２だけ第３のガードリング部２７３に向けて広がるから、その空乏層の端部は中継拡散層５２２に達し、第３ガードリング部２７３と第２ガードリング部２７２とが空乏層で接続される。
【００５２】
その結果、第３のガードリング部２７３から内向きと外向きにａ／２ずつ空乏層が広がり、上述したのと同様に、第３のガードリング部２７３から内向きに広がった空乏層と、その内側に位置する第２のガードリング部２７２から外向きに広がった空乏層とで、それらのガードリング部２７２、２７３の間のエピタキシャル層が空乏化すると共に、第３のガードリング部２７３から外向きに広がった空乏層により、当該第３のガードリング部２７３の外周に位置する第４のガードリング２７４が、それよりも内側に位置する最内周〜第３のガードリング部２７１〜２７３と互いに接続される。
【００５３】
本発明では、各ガードリング部間の間隔は互いに等しく、内側のガードリング部から空乏層が、ガードリング部間の距離の半分の距離だけ広がったときに、外側位置で隣接するガードリング部に達するから、結局、当該ガードリング部の内側に隣接するガードリング部から広がった空乏層が当該ガードリング部に到達すると、当該ガードリング部よりも内側に位置するガードリング部間のエピタキシャル領域は空乏化すると共に、当該ガードリングから外側に広がった空乏層は、更に１本外側位置に隣接するガードリングに到達する。
【００５４】
従って、最内周と第２番目のガードリングの間が空乏化すると、その空乏化は最外周のガードリングまで伝達され、最外周のガードリングよりも内側に位置するガードリング間エピタキシャル領域が全部空乏化する。
【００５５】
このとき、本発明では、最内周のガードリングよりも内側のエピタキシャル領域も全部空乏化しており、且つ、任意のガードリング部を選び、そのガードリング部の中心線よりも内側のＰ型不純物とＮ型不純物の総量が等しくなるように設定されているから、最外周のガードリングよりも内側に位置するＰ型領域も全部空乏化している。
【００５６】
従来のダイオード素子では、中継拡散層が設けられていなかったので、最外周のガードリング部まで空乏層が達する前にブレークダウンが生じてしまっていたが、本発明のダイオード素子１では、最外周のガードリング部２７４のリング中心線よりも内側に位置するＮ型のエピタキシャル層１２は全部空乏化するので、Ｐ型の各ガードリング部２７１〜２７４の内部及び各耐圧部２５１〜２５３の内部も全部空乏化する。
【００５７】
従って、最外周のガードリング部２７４よりも内側で空乏層が形成されない箇所はなくなるので、空乏層が形成されない箇所に電界が集中してブレークダウンが生じることはなく、耐圧が向上する。
【００５８】
なお、本実施形態のダイオード１では互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１間の距離を全てａとし、中継拡散層が設けられた部分のエピタキシャル層１２の長さを全てａ／２としたが、本発明はこれに限られるものではなく、中継拡散層が設けられることで、最外周のガードリング部２７４より内側に位置するエピタキシャル層１２が全部空乏化するように構成されていればよい。
【００５９】
また、本実施形態のダイオード１にはガードリング部２７１〜２７４が４本設けられたものとしたが、本発明のガードリング部の本数はこれに限られるものではなく、何本設けられていてもよい。
【００６０】
また、上述したダイオード１では、各中継拡散層５２１〜５２３が、最内周ガードリング部２７１以外の各ガードリング部２７２〜２７４のリング内周から内側に突出するように配置されているが、本発明のダイオード素子１はこれに限られるものではなく、例えば、図１３、図１４に示すダイオード素子２のように、最外周のガードリング部２７４を除くガードリング部２７１〜２７３のリング外周からそれぞれ外側に突出するように、中継拡散層５２１〜５２３を配置してもよい。
【００６１】
このように構成しても、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間にはそれぞれ中継拡散層５２ｎが配置されるので、図１乃至図３に示すダイオード素子１と同様に、最外周のガードリング部２７４のリング内周より内側に位置するエピタキシャル層１２を全て空乏化させることができる。
【００６２】
また、図１５、図１６に示すダイオード素子３のように、中継拡散層５２１〜５２３が、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１のいずれにも接しないように配置してもよい。このように構成しても、互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１の間にはそれぞれ中継拡散層５２ｎが配置されることになり、図１乃至図３に示すダイオード素子１と同様に、低電圧を印加しても、最外周のガードリング部２７４のリング内周より内側に位置するエピタキシャル層１２の全部を空乏化させることができる。
【００６３】
また、各中継拡散層５２１〜５２３は、各ガードリング部２７２〜２７４のリング内周に部分的に配置されているが、本発明はこれに限られるものではなく、例えば各ガードリング部２７２〜２７４のリング内周の全周や、リング外周の全周に中継拡散層５２１〜５２３を配置するように構成してもよい。
【００６４】
また、各ガードリング部２７１〜２７４のリング幅方向における中継拡散層５２１〜５２３の長さは、ともに互いに隣接する各ガードリング部２７ｎ、２７ｎ＋１間の距離の略半分にされているが、本発明はこれに限られるものではなく、各ガードリング部２７１〜２７４のリング幅方向における中継拡散層の長さを長くすれば、長くした分だけ半導体層の幅が短くなるので、中継拡散層５２１〜５２３の長さが長い素子は、短い素子に比して低電圧を印加しても、全部のガードリング部２７１〜２７４を空乏層で接続することができる。
【００６５】
ガードリング部２７間に中継拡散層５２が配置されていない場合に、隣接するガードリング部２７ｎ、２７ｎ＋１間が空乏層で接続される最小の大きさの電圧を空乏化電圧と呼ぶとすると、上述したように、本発明では、その空乏化電圧よりも低い電圧が印加されたときに、全部のガードリング部２７１〜２７４が空乏層で接続されるように構成することが可能である。特に、中継拡散層のリング幅方向の長さを調節することで、各ガードリング部２７１〜２７４が接続される電圧の大きさを変えることができる。
【００６６】
次に、本発明の他の例を説明すると、本発明のダイオードは、図１９の符号５に示したように、上述したダイオード１の最内周のガードリング部２７１と各耐圧部２５１〜２５３の間のエピタキシャル層１２に、中間リング部２２７１〜２２７２を設けてもよい。この中間リング部２２７１〜２２７２は、各ガードリング部２７１〜２７４と深さが同じ孔であって、各ガ−ドリング部２７１〜２７４と所定間隔を開けて同心状に配置されたリング状の孔内に、Ｐ型のエピタキシャル層からなる充填物が充填されてなるものである。互いに隣接する各中間リング部２２７１〜２２７２の間のエピタキシャル層１２には、各ガードリング部２７１〜２７４間と異なり中継拡散層が設けられていない。
【００６７】
ダイオード５は、熱酸化膜１４と、その上に形成されたＰＳＧ膜１５とからなる二層構造の絶縁膜を有している。アノード電極膜１８は、二層構造の絶縁膜に設けられた開口によって、エピタキシャル層１２や耐圧部２５１〜２５３に接続されている。
【００６８】
ここでは最内周のガードリング部２７１は、二層構造の絶縁膜によってアノード電極膜１８と絶縁されており、最内周に位置する中間リング部２２７１の表面を含み、その中間リング部２２７１よりも外側の領域は、二層構造の絶縁膜によって覆われている。
【００６９】
アノード電極膜１８は、最外周の中間リング部２２７２よりも外側まで延設されており、その端部は、少なくとも最内周のガードリング部２７１の上方よりも外側に配置されている。
【００７０】
従って、各中間リング部２２７１〜２２７２の上部と、中間リング部２２７１〜２２７２の間、又は中間リング部２２７２とガードリング部２７１の間のエピタキシャル層１２の上部には、アノード電極膜１８が位置している。
【００７１】
エピタキシャル層１２上に、二層構造の絶縁膜を介してアノード電極膜１８が位置する部分はＭＯＳ構造となり、ショットキー接合を逆バイアスする極性の電圧がアノード電極膜１８に印加されたときに、ＭＯＳ構造を構成する部分のエピタキシャル層１２の表面のキャリア濃度を減少させ、更に、逆バイアスの電圧が大きいときには、ＭＯＳ構造を構成する部分のエピタキシャル層１２表面に、反対の導電型のキャリアを誘起させ、反転層を形成する。
【００７２】
この場合、アノード電極膜１８に印加される逆バイアスの電圧が、上記の空乏化電圧以下の大きさであっても、ＭＯＳ構造を構成する部分のエピタキシャル層１２の少なくとも表面付近が空乏化する。
【００７３】
各中間リング部２２７１〜２２７２と各ガードリング部２７１〜２７４はアノード電極膜１８とは非接触の状態になっており、フローティング電位に置かれているが、ＭＯＳ構造を構成する部分のエピタキシャル層１２の表面付近が空乏化すると、中間リング部２２７１〜２２７２同士、又は最外周の中間リング部２２７２と最内周のガードリング部２７１とが空乏層で接続され、電位が安定する。
【００７４】
なお、上記各例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、それとは逆に第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
【００７５】
また、アノード電極膜１８は最内周ガードリング部２７１に接触しており、アノード電極膜１８と同電位になっているが、本発明はこれに限られるものではなく、例えばアノード電極膜１８が最内周ガードリング部２７１に接触しないように配置してもよい。
【００７６】
また、上述した実施形態では、各中継拡散層５２１〜５２３の、エピタキシャル層１２表面からの深さを０．８〜１μｍとし、ごく浅くしているが、本発明の中継拡散層の深さはこれに限られるものではなく、各中継拡散層５２１〜５２３の底部が、各ガードリング部２７１〜２７４の底部よりも上方に位置していればよい。
【００７７】
以上は、本発明のダイオード素子について説明したが、本発明にはトランジスタ素子も含まれる。
【００７８】
図２０は、本発明の一例のトランジスタ素子２０１の拡散構造を説明するための平面図であり、図２１は図２０のＣ−Ｃ線切断面図に相当し、図２２は図２０のＤ−Ｄ線切断面図に相当する。
【００７９】
このトランジスタ２０１は、上記ダイオード素子１と同様に、エピタキシャル成長されたシリコン単結晶から成る第１導電型の半導体層２１２の片面に、所定間隔を開けて同心状に配置され、表面高さまで第２導電型の半導体充填物２１６で充填された複数本のリング状の溝２２７１〜２２７３を有しており、複数のリング状の溝２２７１〜２２７３と、各リング状の溝２２７１〜２２７３内部に充填された半導体充填物２１６とで複数のガードリング部が構成されている。各ガードリング部は互いに電気的に接続されておらず、後述するソース電極膜やゲート電極にも接続されていないので、浮遊電位に置かれている。
【００８０】
そのリング状の溝２２７１〜２２７３のうち、最内周の溝２２７１よりも内側には、リング形状であって、底部だけが半導体充填物２１６で充填された溝２２６ｂと、その溝２２６ｂの内側の領域に、互いに平行に配置され、底部が半導体充填物２１６で充填された複数の直線状の活性溝２２６ａを有している。この図２０では、活性溝２２６ａは４本表されている。
【００８１】
各リング状の溝２２７１〜２２７３内の半導体充填物２１６と、直線状及びリング状の溝２２６ａ、２２６ｂ底部の半導体充填物２１６は半導体層２１２と接触しており、ＰＮ接合が形成されている。
【００８２】
各溝２２７１〜２２７３、２２６ａ、２２６ｂは同じ製造工程で同時に形成されており、その深さは互いに等しくなっている。
【００８３】
底部が半導体充填物２１６で充填された溝２２６ａ、２２６ｂの上部は、第２導電型のベース領域２３３が拡散工程によって形成されている。
【００８４】
このベース領域２３３の拡散深さは、半導体充填物２１６の上端には達しておらず、溝２２６ａ、２２６ｂの半導体充填物２１６よりも上方の側面の上部には、ベース領域２３３が露出しており、それよりも下方位置では、半導体層２１２が露出されている。
【００８５】
溝２２６ａ、２２６ｂ内の半導体充填物２１６の上部表面と、その上部表面よりも上の部分の溝２２６ａ、２２６ｂの側面には、ゲート絶縁膜（シリコン酸化膜）２５７が形成されている。
【００８６】
ゲート絶縁膜２５７で囲まれた空間内部は、不純物が添加された低抵抗のポリシリコンが形成されており、そのポリシリコンの充填物により、直線状の溝２２６ａ内部には、直線状のゲート電極２５５ａが形成されており、リング状の溝２２６ｂの内部には、リング状のゲート電極２５５ｂが形成されている。
【００８７】
ベース領域２３３内部の表面近傍には、ゲート絶縁膜２５７と接触する位置に第１導電型のソース領域２６６が形成されている。
【００８８】
ソース領域２６６はベース領域２３３の内部に位置し、半導体層２１２とは接触しないように構成されており、ソース領域２６６の深さはベース領域２３３よりも浅くされている。
【００８９】
従って、ゲート絶縁膜２５７は、上部から、ソース領域２６６、ベース領域２３３、半導体層２１２、半導体充填物２１６に接触している。
【００９０】
ベース領域２３３内部の表面近傍位置の、ソース領域２６６とソース領域２６６の間に位置する部分は、ベース領域２３３よりも高濃度の第２導電型のオーミック領域２６５が形成されている。
【００９１】
ゲート電極２５５と、ガードリング部の半導体充填物２１６の上部には、層間絶縁膜２６７が形成されており、オーミック領域２６５表面とソース領域２６６の表面が露出された状態で、ソース電極膜２６７が形成されている。
【００９２】
このソース電極膜２６７は、層間絶縁膜２６３によってゲート電極２５５ａ、２５５ｂと半導体層２１２と、リング状の溝２２７１〜２２７３内の半導体充填物２１６から絶縁されており、他方、ソース領域２６６とオーミック領域２６５にはオーミック接触している。
【００９３】
従って、ベース領域２３３は、オーミック領域２６５を介してソース電極膜２６７に電気的に接続されているので、ソース電極膜２６７に印加された電圧は、ベース領域２３３とソース領域２６６に印加される。
【００９４】
ソース電極膜２６７を構成する金属膜から、ソース電極膜２６７をパターニングによって形成する際に、不図示のゲートパッドがソース電極膜２６７と同時形成されており、各溝２２６ａ、２２６ｂ内のゲート電極２５５ａ、２５５ｂはゲートパッドに接続されており、同じ電圧を一斉に印加できるように構成されている。
【００９５】
半導体層２１２は半導体基板２１１表面にエピタキシャル成長されて形成されており、半導体基板２１１と半導体層２１２とで１枚のウェハ２１０が構成されている。
【００９６】
半導体基板２１１が半導体層２１２と同じ導電型であり、高濃度である場合は、半導体基板２１２は、その表面に形成された電極２７０に対してオーミック接合を形成するため、電極２７０に対するオーミック層として機能する。この場合は、トランジスタ素子２０１はＭＯＳＦＥＴとなる。この場合、半導体基板２１１の裏面に形成された電極２７０はドレイン電極となる。
【００９７】
第１導電型をＮ型、第２導電型をＰ型とすると、ソース電極膜２６７を接地させ、電極２７０に正電圧を印加してベース領域２３３と半導体層２１２の間のＰＮ接合を逆バイアス状態に置き、その状態でゲート電極２５５ａ、２５５ｂに閾電圧以上の正電圧を印加すると、ベース領域２３３のゲート絶縁膜２５７に接触した部分に第１導電型の反転層が形成され、反転層によってソース領域２６６が半導体層２１２に接続され、導通状態になって電流が流れる。
【００９８】
ゲート電極２２６ａ、２２６ｂに印加される電圧が閾電圧を下回ると反転層は消滅し、遮断状態になって電流は流れなくなる。
【００９９】
遮断状態にあるとき、ベース領域２３３と半導体層２１２間は、大きな逆バイアス状態になり、ベース領域２３３から空乏層が広がる。その空乏層が、溝２２６ａ、２２６ｂ底部に存する半導体充填物２１６に達すると、その半導体充填物２１６からも空乏層が広がり始め、リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分の半導体層２１２が空乏化する。
【０１００】
リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分の半導体層２１２に含まれる第１導電型の不純物総量と、溝２２６ａ、２２６ｂの底部に存する半導体充填物２１６に含まれる第２導電型の不純物量とが等しい場合、リング状の溝２２６ｂよりも内側に位置し、溝２２６ａ、２２６ｂの深さと同じ深さの部分が全部空乏層化すると、溝２２６ａ、２２６ｂの底部に存する半導体充填物２１６の内部も全部空乏層化する。
【０１０１】
この状態では、ベース領域２３３の下方位置での電界は均一になっており、ベース領域２３３が配置された領域の耐圧は高くなっている。
このとき、空乏層は溝２２６ａ、２２６ｂの外側に位置するガードリング部に向けても広がる。
【０１０２】
本発明のトランジスタ素子２０１のガードリング部は、ダイオード素子１と同様に複数のリング状の溝２２７１〜２２７３の内部には、少なくとも半導体層２１２の表面高さと同じ高さ以上に第２導電型の半導体充填物２１６が充填されており、その内周部分と外周部分の少なくとも一方又は両方には、第２導電型の中継拡散層が接続されている。図２０と図２２の符号２５２ａは、最内周のガードリング部の内周側に接続された中継拡散層を示しており、符号２５２ｂは各ガードリング部の外周側に接続された中継拡散層を示しており、符号２５２ｃは、最内周のガードリング部以外のガードリング部の内周側に配置された中継拡散層を示している。
【０１０３】
これらの中継拡散層２５２ａ、２５２ｂ、２５２ｃはベース領域２３３を拡散で形成するときに同時に形成されており、ベース領域２３３と同じ深さ、同じ濃度になっている。
【０１０４】
ガードリング部間に存する中継拡散層２５２ｂ、２５２ｃは、２個以上のガードリング部には接触しないように配置されており、また、最内周のガードリング部の内周側に配置された中継拡散層２５２ａは、ベース領域２３３とは非接触になっており、各ガードリング部同士やガードリング部とベース領域２３３とは中継拡散層２５２ａ、２５２ｂ、２５２ｃによって短絡しないようにされている。
【０１０５】
このような構成により、ガードリング部に向けて広がった空乏層は最内周のガードリング部の内周側に接続された中継拡散層２５２ａに到達すると、先ず、最内周のガードリング部から、リング内側と外側の両方に向けて空乏層が広がり始める。
【０１０６】
隣接する二本のガードリング部の内側のガードリング部の外周側に接続された中継拡散層２５２ｂと、外側のガードリング部の内周側に接続された中継拡散層２５２ｃは、互いに隣接する位置に配置されており、内側のガードリング部と中継拡散層２５２ｂとで構成される第２導電型の領域と、その外側のガードリング部と中継拡散層２５２ｃとで構成される第２導電型の領域との間の距離は、隣接する中継拡散層２５２ｂ、２５２ｃ間が最も短距離であり、ガードリング部を構成する半導体充填物２１６間の距離の半分、即ち、ガードリング部間の距離の半分にされている。
【０１０７】
従って、内側のガードリング部から広がった空乏層は、ガードリング部間の距離の半分の距離だけ広がると、外側のガードリング部に達し、外側のガードリング部から、更にその外側のガードリング部に向けて空乏層が広がる。
【０１０８】
このように、内側のガードリング部から外側のガードリング部に向けて次々と空乏層が達し、耐圧が高くなる。特に、各ガードリング部間の距離を等しくし、且つ、各ガードリング部に含まれる第２導電型の不純物総量と、各ガードリング部間に位置し、表面からガードリング部と同じ深さまでの半導体層２１２に含まれる第１導電型の不純物総量とを等しくしておくと、ガードリング部間に位置する半導体層２１２が全部空乏層化したときに、各ガードリング部の半導体充填物２１６内部も全部空乏層化するため、耐圧が一層高くなる。
【０１０９】
上記のようなトランジスタ２０１において、半導体基板２１１の導電型の相違による導通時の動作の相違を説明すると、半導体基板２１１が半導体層２１２と同じ導電型の場合は半導体層２１２内に少数キャリアは注入されず、導通状態から遮断状態に転じるときに要する時間が短い。
【０１１０】
半導体基板２１１が半導体層２１２とは異なる導電型（第２導電型）である場合は、半導体基板２１１がコレクタ層であり、トランジスタ素子２０１はＩＧＢＴになる。この場合、トランジスタ２０１が導通するときにはコレクタ層から半導体層２１２に少数キャリアが注入され、導通抵抗が小さくなる。但し、少数キャリアの消滅に要する時間の分、導通状態から遮断状態に転じる遮断時間はＭＯＳＦＥＴよりも長くなる。
【０１１１】
更に、図２３（ａ）、（ｂ）のトランジスタ素子２０２のように、半導体基板２１１を有さず、半導体層２１２とショットキー接合を形成するショットキー電極２７１が半導体層２１２表面に形成されており、且つ、ベース領域２３３と半導体層２１２の間に形成されたＰＮ接合が逆バイアスされる電圧が印加されたときに、ショットキー接合が順バイアスされる場合には、トランジスタ素子２０２が導通するときにショットキー接合が順バイアスされ、ＩＧＢＴの場合のように、ショットキー電極２７１から半導体層２１２内に少数キャリアが注入される。
【０１１２】
この少数キャリアの量はＩＧＢＴよりも少ないので、低い導通抵抗と早い遮断時間の両方を得ることができる。
【０１１３】
上記ＩＧＢＴとショットキー接合のトランジスタのガードリング部は、ＭＯＳＦＥＴと同じ構造であり、複数のリング状の溝部２２７１〜２２７３に第２導電型の半導体充填物２１６が充填されており、それらには、符号２５２ａ〜２５２ｃで示した中継拡散層が接触しており、空乏層が内側のガードリング部から外側のガードリング部に向けて広がったときに接触しやすいようになっている。
【０１１４】
【発明の効果】
電界集中が生じず、高耐圧の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態のダイオード素子を説明する平面図
【図２】図１のＡ−Ａ線断面図
【図３】図１のＢ−Ｂ線断面図
【図４】本発明の一実施形態のダイオード素子の製造工程を説明する第１の断面図
【図５】本発明の一実施形態のダイオード素子の製造工程を説明する第２の断面図
【図６】本発明の一実施形態のダイオード素子の製造工程を説明する第３の断面図
【図７】本発明の一実施形態のダイオード素子の製造工程を説明する第４の断面図
【図８】本発明の一実施形態のダイオード素子の製造工程を説明する第５の断面図
【図９】本発明の一実施形態のダイオード素子の製造工程を説明する第６の断面図
【図１０】本発明の一実施形態のダイオード素子の製造工程を説明する第７の断面図
【図１１】本発明の一実施形態のダイオード素子の製造工程を説明する第１の平面図
【図１２】本発明の一実施形態のダイオード素子の製造工程を説明する第２の平面図
【図１３】本発明の他の実施形態のダイオード素子を説明する平面図
【図１４】図１３のＥ−Ｅ線断面図
【図１５】本発明のその他の実施形態のダイオード素子を説明する平面図
【図１６】図１５のＧ−Ｇ線断面図
【図１７】従来のダイオード素子を説明する平面図
【図１８】図１７のＰ−Ｐ線断面図
【図１９】本発明の一実施形態のダイオード素子において、エピタキシャル層上に位置するアノード電極膜の面積が大きい素子を説明する断面図
【図２０】本発明の一例のトランジスタ素子の拡散構造を説明するための平面図
【図２１】図２０のＣ−Ｃ線切断面図に相当する図面
【図２２】図２０のＤ−Ｄ線切断面図に相当する図面
【図２３】（ａ）、（ｂ）：本発明の他の構造のトランジスタ素子
【符号の説明】
１……ダイオード素子
１１……半導体基板
１２、２１２……エピタキシャル層（半導体層）
１８……アノード電極膜（電極膜）
２５１〜２５３……耐圧部
２７１〜２７４……ガードリング部
２０１、２０２……トランジスタ素子
２１１……半導体基板
２１６……半導体充填物
２２７１〜２２７３……リング状の溝部
２３３……ベース領域
２５２ａ〜２５２ｃ……中継拡散層
２５７……ゲート絶縁膜
２６６……ソース領域
２７１……ショットキー電極膜
Claims (13)
- 第１導電型の半導体層と、
前記半導体層に設けられた孔によって構成され、リング形状の孔と、該リング形状の孔の内周領域に配置された孔を含む複数の充填孔と、
前記充填孔内部に充填された第２導電型の半導体からなる充填物と、
前記半導体層とはショットキー接合を形成し、前記充填物とはオーミック接合を形成する材料で構成された電極膜とを有し、
前記リング形状の孔のうち、同心状に配置された孔と、該孔内に充填された充填物とで複数のガードリング部が構成され、
該リング形状の孔の内周領域に配置された孔と、該孔内に充填された充填物とで耐圧部が構成され、
前記電極膜は、最も内側に配置された最内周のガードリング部のリング内周より内側に位置する半導体層の表面と、前記最内周のガードリング部のリング内周より内側に位置する耐圧部の充填物表面とに、少なくとも接触するように配置されたダイオード素子であって、
前記各ガードリング部の間に位置する半導体層の表面には、第２導電型の不純物が拡散されて成り、前記充填物の底部よりも浅く、互いに隣接する各ガードリング部の両方には接触しない中継拡散層が設けられたダイオード素子。 - 前記ガードリング部のリング幅方向における前記中継拡散層の長さは、互いに隣接する前記ガードリング部間の距離よりも短い請求項１記載のダイオード素子。
- 前記電極膜は、前記最内周のガードリング部と接触するように配置された請求項１又は２のいずれか１項記載のダイオード素子。
- 前記電極膜は、前記最内周のガードリング部と接触しないように配置された請求項１又は２のいずれか１項記載のダイオード素子。
- 前記中継拡散層は、前記ガードリング部のリング内周又はリング外周のいずれか一方に接するように配置された請求項１乃至４のいずれか１項記載のダイオード素子。
- 前記中継拡散層は、前記各ガードリング部とは非接触にされた請求項１乃至４のいずれか１項記載のダイオード素子。
- 前記リング形状の孔は、前記ガードリング部を構成する孔以外の孔であって、前記最内周のガードリング部と前記耐圧部の間に位置する他の同心状の孔を含み、
前記他の同心状の孔と、該他の同心状の孔内に充填された充填物とで中間リング部が構成され、
互いに隣接する各中間リング部の間に位置する前期半導体層の表面には、絶縁膜を介して前記電極膜が配置された請求項１乃至６のいずれか１項記載のダイオード素子。 - 前記電極膜は、その端部が、少なくとも前記最内周のガードリング上まで延設された請求項７記載のダイオード素子。
- 第１導電型の半導体層と、
前記半導体層の片面側に同心状に設けられ、内部が第２導電型の半導体充填物で充填された複数のリング形状の孔と、
前記半導体層内部の前記片面側の表面近傍位置であって、最内周の前記リング形状の孔の内周領域に配置された第２導電型のベース領域と、
前記ベース領域の内部に配置された第１導電型のソース領域と、
前記ベース領域に接して配置されたゲート絶縁膜と、
前記ゲート絶縁膜と接触するゲート電極とを有するトランジスタ素子であって、
前記複数のリング形状の孔と、前記各リング形状の孔内に充填された前記第２導電型の半導体充填物とで複数のガードリング部が構成され、
前記各ガードリング部は前記ベース領域とは非接触にされ、
前記リング状の孔の底部よりも浅い第２導電型の中継拡散層が、隣接する前記リング形状の孔の間の位置であって、前記半導体層内部の表面近傍位置に、隣接する前記リング状の孔の少なくともいずれか一方に非接触な状態で配置されたトランジスタ素子。 - 前記中継拡散層が、最内周の前記リング形状の孔と前記ベース領域の間の位置に、最内周の前記リング形状の孔と前記ベース領域の少なくともいずれか一方には非接触な状態で配置された請求項９記載のトランジスタ素子。
- 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層と同じ導電型であって前記半導体層よりも高濃度のオーミック層が配置され、前記オーミック層の表面には前記オーミック層とオーミック接合を形成するドレイン電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子。
- 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とは異なる導電型のコレクタ層が配置され、
前記コレクタ層の表面には、前記コレクタ層とはオーミック接合を形成するコレクタ電極膜が配置された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子。 - 前記半導体層の前記ベース領域が配置された面とは反対側の面には、前記半導体層とはショットキー接合を形成するショットキー電極膜が配置され、前記ショットキー接合は、前記半導体層と前記ベース層との間に形成されるＰＮ接合が逆バイアスされる極性の電圧で順バイアスされるように構成された請求項９又は請求項１０のいずれか１項記載のトランジスタ素子。
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