JP2012204795A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】n−型ドリフト層114と、n−型ドリフト層114における活性領域R1に形成したp型半導体材料からなる複数の柱状埋込層118と、周辺耐圧領域R2に形成したリング状の第2トレンチ122、第2トレンチ122の内面に形成した絶縁膜124及び第2トレンチ122の内部に絶縁膜124を介して形成した導電性材料層126を有し、逆バイアス時には導電性材料層126及び柱状埋込層118に挟まれた部分のn−型ドリフト層114を空乏化させる周辺耐圧構造120と、周辺領域R3に形成したp型半導体材料からなる1又は2以上の第2柱状埋込層130とを備える半導体装置100。
【選択図】図1
Description
図13は、従来の半導体装置800の要部を示す断面図である。図13中、符号832は周辺絶縁膜を示し、符号850はカソード電極層を示す。
1.実施形態1に係る半導体装置100の構成
まず、実施形態1に係る半導体装置100の構成を説明する。
図1は、実施形態1に係る半導体装置100を説明するために示す図である。図1(a)は実施形態1に係る半導体装置100の平面図であり、図1(b)は図1(a)のX−X’断面図であり、図1(c)は図1(a)のY−Y’断面図である。なお、図1(a)においては、理解を容易にするために、柱状埋込層118、導電性材料層126及び第2柱状埋込層130のみを示している。
導電性材料層126は、第2トレンチ122の内部に絶縁膜124を介して形成され、例えば高濃度の不純物を含有するポリシリコンからなる。
次に、実施形態1に係る半導体装置100の製造方法を以下に示す各工程に沿って説明する。
図2〜図4は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図2(a)〜図2(d)、図3(a)〜図3(d)及び図4(a)〜図4(d)は各工程図である。
まず、n+型半導体基板112と、n+型半導体基板112の表面側にエピタキシャル成長方により形成したn−型ドリフト層114とを有する半導体基体110を準備する(図2(a)参照。)。n+型半導体基板112としては、例えばシリコン基板を用いることができるが、炭化珪素SiCや窒化ガリウムGaNからなる基板を用いてもよい。
次に、周辺耐圧構造120を形成する。周辺耐圧構造形成工程は、第2トレンチ形成工程と、絶縁膜形成工程と、導電性材料層形成工程とからなる。
周辺耐圧構造形成工程においては、まず、n−型ドリフト層114の表面側からリング状の第2トレンチ122を形成する。具体的には、n−型ドリフト層114の表面に熱酸化法又はCVD法により第1絶縁膜である第1絶縁膜132’を形成した後、図示しないレジスト膜(厚さ:例えば0.8μm。)を形成し、写真工程を実施することにより、第2トレンチ形成部に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。次に、レジスト酸化膜を取り除き、その後、第1絶縁膜132’をマスクとしてn−型ドリフト層114をドライエッチングすることにより、n−型ドリフト層114の表面にリング状の第2トレンチ122を形成する(図2(b)参照。)。
周辺耐圧構造形成工程においては、ケミカルドライエッチングや犠牲酸化等で第2トレンチ122の底部及び側面のダメージ層を取り除きつつラウンド化を行った後、半導体基体110を熱酸化することにより第2トレンチ122の内部に絶縁膜124を形成する(図2(c)参照。)。なお、ここでは絶縁膜124を熱酸化により形成したが、CVD法にて形成してもよい。
周辺耐圧構造形成工程においては、次に、第2トレンチ122の内部に絶縁膜124を介して導電性材料層126を形成する。具体的には、n−型ドリフト層114の表面側から導電性材料126’を堆積させる(図2(d)参照。)。その後、n−型ドリフト層114の表面の高さ位置より上部に位置する導電性材料を除去することにより導電性材料層126を形成する(図3(a)参照)。)。
以上の周辺耐圧構造形成工程により周辺耐圧構造120が形成される。
次に、活性領域R1に柱状埋込層118を形成するとともに周辺領域R3に第2柱状埋込層130を形成する。埋込層形成工程は、第1トレンチ及び第3トレンチ形成工程と、柱状埋込層及び第2柱状埋込層形成工程とからなる。
第1トレンチ及び第3トレンチ形成工程においては、まず、導電性材料を熱酸化することにより導電性材料層126の上部にトレンチマスクとなる酸化膜を形成する(図3(b)参照。)。当該酸化膜は第1絶縁膜132’の一部を構成する。続いて、図示しないレジスト膜(厚さ:例えば0.8μm。)を形成し、写真工程を実施することにより、柱状埋込層及び第2柱状埋込層の形成位置に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。次に、レジスト膜を取り除き、その後、第1絶縁膜132’をマスクとしてn−型ドリフト層114をドライエッチングすることにより、n−型ドリフト層114の表面に第1トレンチ116及び第2トレンチ128を形成する(図3(c)参照。)。
埋込層形成工程においては、第1トレンチ116及び第2トレンチ128の内面について、ケミカルドライエッチングや犠牲酸化、水素アニール等により、第1トレンチ形成工程のドライエッチングによるダメージ層除去を行った後、p型不純物を含むドーパントガスを導入しながら第1絶縁膜132’表面の高さ位置を超える高さ位置までp型の単結晶シリコンをエピタキシャル成長させる。
このことにより活性領域R1に、第1絶縁膜132’表面の高さ位置までの本体部117と第1絶縁膜132’表面の高さ位置を超えた部分であるキャップ部119とからなる柱状埋込層118’を形成するとともに、周辺領域R3に第1絶縁膜132’表面の高さ位置までの本体部129と第1絶縁膜132’表面の高さ位置を超えた部分であるキャップ部131とからなる第2柱状埋込層130’を形成する(図3(d)参照。)。
次に、埋込層形成工程で形成されたキャップ部119,131を第1絶縁膜132’の表面の高さ位置までCMP法によって研磨して除去する(図4(a)参照。)。
次に、本体部117,129をドライエッチングによりn−型ドリフト層114の表面の高さ位置まで除去する。このことにより、柱状埋込層118及び第2柱状埋込層130が形成される(図4(b)参照。)。
その後、第1絶縁膜132’間に露出している柱状埋込層118及び第2柱状埋込層130の表面を熱酸化することで第2柱状埋込層130表面に後に周辺絶縁膜132となるための酸化膜を形成する。当該酸化膜は第1絶縁膜132’の一部を構成する。
その後、レジスト膜Mを形成し、写真工程を実施することにより、活性領域R1全体及び周辺耐圧領域R2の所定の部分に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。このとき、周辺領域R3に残った第1絶縁膜132’が周辺絶縁膜132となる(図4(c)参照。)。その後、レジスト膜Mを取り除く。
次に、周辺絶縁膜工程で設けた開口部に、n−型ドリフト層114とはショットキー接合を形成し、柱状埋込層118及び導電性材料層126とはオーミック接合を形成するショットキーバリアメタル層146を形成するとともに、半導体基体110の裏面側に位置するn+型半導体基板112の裏面側にカソード電極層150を形成する(図4(d)参照。)。
実施形態1に係る半導体装置100によれば、周辺耐圧領域R2に上記した周辺耐圧構造120を備えるため、n−型ドリフト層114とp型の柱状埋込層118との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造120の絶縁膜124が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。
図5は、実施形態2に係る半導体装置200を説明するために示す図である。図5(a)は実施形態2に係る半導体装置200の平面図であり、図5(b)は図5(a)におけるX−X’断面図を示す図であり、図5(c)は図5(a)におけるY−Y’断面図を示す図である。なお、図5(a)においては、図1(a)の場合と同様に、理解を容易にするために、柱状埋込層218、導電性材料層226及び第2柱状埋込層230のみを示す。図5(a)中、符号GPはゲートパッドを示す。
図7は、実施形態3に係る半導体装置300を説明するために示す図である。図7(a)は実施形態3に係る半導体装置300の平面図であり、図7(b)は図7(a)におけるX−X’断面図を示す図であり、図7(c)は図7(a)におけるY−Y’断面図を示す図である。なお、図7(a)においては、図5(a)の場合と同様に、理解を容易にするために、柱状埋込層318、導電性材料層326及び第2柱状埋込層330のみを示す。図7(a)中、符号GPはゲートパッドを示す。
図9は、実施形態4に係る半導体装置400を説明するために示す図である。図9(a)は実施形態4に係る半導体装置400の平面図であり、図9(b)は図9(a)におけるX−X’断面図を示す図であり、図9(c)は図9(a)におけるY−Y’断面図を示す図である。なお、図9(a)においては、図5(a)の場合と同様に、理解を容易にするために、柱状埋込層418、導電性材料層426及び第2柱状埋込層430のみを示す。図9(a)中、符号GPはゲートパッドを示す。
図11は、実施形態5に係る半導体装置500を説明するために示す図である。図11(a)は実施形態5に係る半導体装置500の平面図であり、図11(b)は図11(a)におけるX−X’断面図を示す図であり、図11(c)は図11(a)におけるY−Y’断面図を示す図である。なお、図11(a)においては、図9(a)の場合と同様に、理解を容易にするために、柱状埋込層518、導電性材料層526及び第2柱状埋込層530のみを示す。図11(a)中、符号GPはゲートパッドを示す。
Claims (14)
- 第1導電型の半導体層と、
前記半導体層における活性領域に形成した第1トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる複数の柱状埋込層と、
前記活性領域を囲む周辺耐圧領域に形成したリング状の第2トレンチ、当該第2トレンチの内面に形成した絶縁膜及び前記第2トレンチの内部に前記絶縁膜を介して形成した導電性材料層を有し、逆バイアス時には前記導電性材料層及び前記柱状埋込層に挟まれた部分の前記半導体層を空乏化させる周辺耐圧構造と、
前記周辺耐圧領域を囲む周辺領域に形成した第3トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる1又は2以上の第2柱状埋込層とを備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体層、前記複数の柱状埋込層及び前記1又は2以上の第2柱状埋込層は、単結晶シリコンからなることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記複数の柱状埋込層は、各々が第1間隔で平行に形成され、
前記複数の柱状埋込層のうち前記周辺耐圧構造に最も近い柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記1又は2以上の第2柱状埋込層のうち前記周辺耐圧構造に最も近い第2柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第2柱状埋込層として、各々が前記第1間隔以下の間隔で平行に形成された2以上の第2柱状埋込層を備えることを特徴とする半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記第2柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置。 - ショットキーバリアダイオードであることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- プレーナーゲート型MOSFETであることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- トレンチゲート型MOSFETであることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- プレーナーゲート型IGBTであることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- トレンチゲート型IGBTであることを特徴とする請求項1〜7のいずれかに記載の半導体装置。
- スーパージャンクション構造を有する半導体装置であることを特徴とする請求項1〜12のいずれかに記載の半導体装置。
- 請求項1に記載の半導体装置を製造するための半導体装置の製造方法であって、
第1導電型の半導体層を準備する半導体層準備工程と、
前記周辺耐圧領域に前記周辺耐圧構造を形成する周辺耐圧構造形成工程と、
前記半導体層の表面に形成した所定パターンの第1絶縁膜をマスクとして前記活性領域及び前記周辺領域にそれぞれ前記第1トレンチ及び前記第3トレンチを形成し、前記第1トレンチ及び前記第3トレンチの内部に前記第1絶縁膜の表面の高さ位置を超える高さ位置まで第2導電型半導体材料をエピタキシャル成長させることにより、前記活性領域に柱状埋込層を形成するとともに前記周辺領域に第2柱状埋込層を形成する埋込層形成工程と、
前記柱状埋込層及び第2柱状埋込層を前記第1絶縁膜の表面の高さ位置までCMP法によって研磨して除去するCMP工程とを含むことを特徴とする半導体装置の製造方法。
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