JP2014116471A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】順方向電圧を低減でき、さらに、逆方向リーク電流を低減できながら、そのばらつきを小さくできる半導体装置およびその製法を提供すること。
【解決手段】ｎ＋型基板２と、エピタキシャル層４と、エピタキシャル層４の表面部に選択的に形成され、当該表面部に所定の形状の単位セル１４を区画するトレンチ１３と、単位セル１４の上面９を覆うようにトレンチ１３に埋め込まれ、単位セル１４との間にショットキー接合を形成するアノード電極３１とを含む、半導体装置１において、トレンチ１３の側面１６を、互いに結晶学的に等価な面方位を有する複数の面のみで形成する。また、外周領域１２に形成されたＪＴＥトレンチ８２にｐ型ＪＴＥ構造２２が形成されている。このｐ型ＪＴＥ構造２２は、ｐ型層１７と異なる不純物濃度を有しており、ｐ型層１７と同じ深さ位置またはｐ型層１７よりも深い位置に形成されている。
【選択図】図１３

Description

本発明は、ショットキーバリアダイオードを備える半導体装置およびその製造方法に関する。
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。半導体パワーデバイスとして、ＳｉＣショットキーバリアダイオードが公知である（たとえば、特許文献１）。
特開２００５−７９３３９号公報
本発明の半導体装置は、ワイドバンドギャップ半導体からなる半導体層と、前記半導体層の表面部に選択的に形成され、当該表面部に所定の形状の単位セルを区画するトレンチと、前記単位セルの上面を覆うように前記トレンチに埋め込まれ、前記単位セルとの間にショットキー接合を形成する表面電極とを含み、前記トレンチの前記側面は、互いに結晶学的に等価な面方位を有する複数の面のみで形成されている（請求項１）。
本発明の半導体装置は、たとえば、互いに結晶学的に等価な面方位を有する複数の面のみで側面が形成されるように、ワイドバンドギャップ半導体からなる半導体層をエッチングすることによってトレンチを形成し、同時に、当該トレンチによって所定の形状の単位セルを区画する工程と、熱酸化によって、前記トレンチの前記側面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を剥離する工程と、前記犠牲酸化膜の剥離後、前記単位セルの上面を覆うように、前記単位セルとの間にショットキー接合を形成する材料からなる表面電極を前記トレンチに埋め込む工程とを含む、本発明の半導体装置の製造方法によって製造することができる（請求項２１）。
この方法によれば、トレンチの複数の側面（単位セルの側面）の面方位が結晶学的に互いに等価であるため、トレンチの複数の側面を同一の異方性構造に揃えることができる。そのため、エッチング時にトレンチの複数の側面が受けるダメージの程度を均一にすることができる。さらに、トレンチの側面に対して、一様な酸化速度で均一な膜質の犠牲酸化膜を形成することができる。その結果、トレンチの複数の側面のダメージを、当該犠牲酸化膜によって同じレベルで改善することができる。
したがって、この方法によって製造された半導体装置においては、トレンチの複数の側面の物性を同じにすることができる。そのため、トレンチの側面（単位セルの側面）を介して逆方向リーク電流が流れても、当該逆方向リーク電流のばらつきを小さくすることができる。
また、単位セルがトレンチで区画されているので、単位セルの上面での電界集中を緩和することができる。これにより、単位セルの上面での電界強度を弱めることができるので、単位セルの上面を介する逆方向リーク電流を低減することができる。さらに、単位セルの上面に接する表面電極と単位セルとの間のバリアハイトを低くできるので、順方向電圧を低減することができる。
前記トレンチの前記側面は、所定の結晶軸周りに所定の角度回転させる対称操作を行った結果互いに移りあう複数の面のみで形成されていることが好ましい（請求項２）。具体的には、前記半導体層は、４Ｈ−ＳｉＣからなる場合、前記トレンチの前記側面は、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう複数の面のみで形成されていることが好ましい（請求項３）。
また、前記単位セルは平面視で、ライン状、ひし形状または六角形状に形成されていることが好ましい（請求項４）。
前記半導体層は、前記トレンチの内面の一部または全部に倣うように形成された第１導電型の電界緩和層と、前記単位セルの前記上面に露出するように前記電界緩和層に接して形成された第２導電型のドリフト層とを含み、前記表面電極は、前記ドリフト層との間にショットキー接合を形成していることが好ましい（請求項５）。
この構成によれば、トレンチ内面（底面および側面）を介する逆方向リーク電流を低減することができる。
前記電界緩和層は、前記トレンチの前記内面から露出する部分に選択的に形成され、当該電界緩和層の他の部分に比べて高濃度な高濃度層を含むことが好ましい（請求項６）。
この構成により、前記表面電極と前記高濃度層との間にオーミック接合を形成することができる（請求項７）。
前記高濃度層は、前記トレンチの前記内面から１０００Å深さの位置よりも浅い領域に形成されていてもよい（請求項８）。
前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、前記半導体装置は、前記外周領域において前記半導体層の前記表面部に形成された除去領域と、前記除去領域の底面に倣うように形成された第１導電型の終端構造とをさらに含むことが好ましい（請求項９）。
この構成によれば、終端構造とドリフト層との界面のｐｎ接合部から発生する空乏層によって、トレンチと除去領域との間での等電位面の密集を防止することができる。これにより、トレンチの底部における電界集中を緩和することができる。その結果、トレンチ底部での逆方向リーク電流の発生を低減することができる。
前記半導体装置は、終端構造に対して前記半導体層の端面に向かう外側に形成された、複数のガードリングをさらに含んでいてもよい（請求項１０）。
また、前記半導体装置は、前記終端構造に形成され、前記終端構造に比べて相対的に高濃度な第１導電型層をさらに含んでいることが好ましい（請求項１１）。
この構成によれば、半導体層の端面に向かって広がる等電位面の間隔を広くすることができるので、半導体層内での局所的な電界集中を緩和することができる。
また、前記第１導電型層は、前記除去領域の前記底面から露出するように形成され、前記第１導電型層に比べて高濃度な高濃度領域を含んでいてもよい（請求項１２）。この場合、前記高濃度領域は、前記除去領域の前記底面から１０００Å深さの位置よりも浅い領域に形成されていてもよい（請求項１３）。
前記半導体装置は、前記終端構造を選択的に覆うように前記除去領域の前記底面に形成されたフィールド絶縁膜を含んでいてもよい（請求項１４）。
また、前記フィールド絶縁膜に、前記アクティブ領域の全域および前記外周領域の一部を選択的に露出させるコンタクトホールが形成されている場合、前記コンタクトホールは、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい（請求項１５）。この構成により、半導体装置の耐圧を向上させることができる。
また、前記フィールド絶縁膜は、ＳｉＯ２(酸化シリコン）またはＳｉＮ（窒化シリコン）からなっていてもよい（請求項１６）。
また、前記終端構造は、前記電界緩和層と異なる不純物濃度を有しており、前記電界緩和層と同じ深さ位置または前記電界緩和層よりも深い位置に形成されていることが好まし（請求項１７）。
また、前記終端構造のエッジ部、前記表面電極のエッジ部および前記第１導電型層のエッジ部は、前記半導体層の端面からこの順に配置されていることが好ましい（請求項１８）。これにより、半導体装置の耐圧を向上させることができる。
また、前記表面電極は、前記第１導電型層との間にオーミック接合を形成していることが好ましい（請求項１９）。
また、前記表面電極は、そのエッジ部が前記フィールド絶縁膜上に位置するように、前記フィールド絶縁膜に乗り上がって形成されていてもよい（請求項２０）。
また、前記半導体装置の製造方法において、前記表面電極を前記トレンチに埋め込む工程は、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金をＣＶＤ法によって埋め込む工程を含んでいてもよい（請求項２２）。
また、本発明の他の局面に係る半導体装置は、アクティブ領域および前記アクティブ領域を取り囲む外周領域に区画された表面を有するワイドバンドギャップ半導体からなる半導体層と、前記アクティブ領域において前記半導体層の表面部に選択的に形成されたトレンチと、前記トレンチの内面の一部または全部に倣うように形成された第１導電型の電界緩和層と、前記半導体層の前記表面部に露出するように前記電界緩和層に接して形成された第２導電型のドリフト層と、前記半導体層の前記表面部を覆うように前記トレンチに埋め込まれ、前記ドリフト層との間にショットキー接合を形成する表面電極と、前記外周領域において前記半導体層の前記表面部に形成された除去領域と、前記除去領域の底面に倣うように形成された第１導電型の終端構造とを含み、前記終端構造は、前記電界緩和層と異なる不純物濃度を有しており、前記電界緩和層と同じ深さ位置または前記電界緩和層よりも深い位置に形成されている（請求項２３）。
前記半導体装置は、前記終端構造に対して前記半導体層の端面に向かう外側に形成された、複数のガードリングをさらに含んでいてもよい（請求項２４）。
また、前記半導体装置は、前記終端構造に形成され、前記終端構造に比べて相対的に高濃度な第１導電型層をさらに含み、前記第１導電型層は、前記終端構造の外周に対して内側に間隔を空けた位置に配置されていることが好ましい（請求項２５）。
この構成によれば、半導体層の端面に向かって広がる等電位面の間隔を広くすることができるので、半導体層内での局所的な電界集中を緩和することができる。
また、前記第１導電型層は、前記除去領域の前記底面から露出するように形成され、前記第１導電型層に比べて高濃度な高濃度領域を含んでいてもよい（請求項２６）。
また、前記終端構造のエッジ部、前記表面電極のエッジ部および前記第１導電型層のエッジ部は、前記半導体層の端面からこの順に配置されていることが好ましい（請求項２７）。これにより、半導体装置の耐圧を向上させることができる。
また、前記表面電極は、前記第１導電型層との間にオーミック接合を形成していることが好ましい（請求項２８）。
また、前記半導体装置は、前記終端構造を選択的に覆うように前記除去領域の前記底面に形成されたフィールド絶縁膜を含んでいてもよい（請求項２９）。この場合、前記表面電極は、そのエッジ部が前記フィールド絶縁膜上に位置するように、前記フィールド絶縁膜に乗り上がって形成されていてもよい（請求項３０）。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の切断面線II−IIから見た断面図である。 図３は、図２の二点鎖線で囲まれた部分の拡大図である。 図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図５は、図４のユニットセルを（０００１）面の真上から見た図である。 図６（ａ）〜（ｃ）は、図１の単位セルのレイアウト図である。 図７（ａ）〜（ｃ）は、前記単位セルの側面の面方位を説明するための図である。 図８は、前記半導体装置の製造工程の一例を説明するための流れ図である。 図９（ａ）〜図９（ｃ）は、トレンチの形成および犠牲酸化膜の形成に関連する工程を説明するための平面図である。 図１０は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１１は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図１２は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図１３は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。 図１４は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。 図１５は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。 図１６は、本発明の第８実施形態に係る半導体装置の模式的な断面図である。 図１７は、本発明の第９実施形態に係る半導体装置の模式的な断面図である。 図１８は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。 図１９は、本発明の第１１実施形態に係る半導体装置の模式的な断面図である。 図２０Ａは、ｐ型層の形成方法を説明するための図である。 図２０Ｂは、図２０Ａの次の工程を示す断面図である。 図２１Ａは、ｐ型層の形成方法を説明するための図である。 図２１Ｂは、図２１Ａの次の工程を示す断面図である。 図２１Ｂは、図２１Ｂの次の工程を示す断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３は、図２の二点鎖線で囲まれた部分の拡大図である。
半導体装置１は、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたデバイスである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。Ｇａ２Ｏ３は、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
半導体装置１は、ｎ＋型のＳｉＣからなるｎ＋型基板２と、ｎ＋型基板２の表面３に積層されたエピタキシャル層４とを含む。この実施形態では、ｎ＋型基板２およびエピタキシャル層４を、本発明の半導体層の一例として示している。ｎ＋型基板２の裏面５には、その全域を覆うようにカソード電極６が配置されている。カソード電極６は、ｎ＋型基板２との間にオーミック接合を形成している。ここで、ｎ＋型基板２について具体的に説明する。
ｎ＋型基板２を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ｎ＋型基板２は、４Ｈ−ＳｉＣであるが、これに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、図４のユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
そして、この実施形態では、ｎ＋型基板２は、所定のオフ角θ（たとえば、θ＝０°〜１０°）を有している。具体的には、ｎ＋型基板２の主面（表面３）が、（０００１）面に対して［１１−２０］軸のオフ方向に角度θで傾斜した面となっている。オフ方向とは、図４に示すように、［０００１］軸に対するｎ＋型基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸に一致している。
これにより、ｎ＋型基板２は、（０００１）面から構成される平坦なテラス面と、表面が（０００１）面に対して傾斜すること（オフ角θ）により生じるテラス面の段差部分とから形成され、段差部分は［１１−２０］軸に垂直な（１１−２０）面であるステップ面を有している。
エピタキシャル層４は、ｎ＋型基板２の側から順に成長させられたｎ型バッファ層７と、ｎ−型ドリフト層８とを含む。
エピタキシャル層４の表面１０には、アクティブ領域１１と、アクティブ領域１１を取り囲む外周領域１２とが設定されている。アクティブ領域１１においてエピタキシャル層４の表面部には、複数本のトレンチ１３が互いに間隔を空けて形成されている。
トレンチ１３は、アクティブ領域１１に複数の単位セル１４を区画している。この実施形態では、ストライプパターンのトレンチ１３が、アクティブ領域１１に複数のライン状の単位セル１４を区画している。これにより、複数の単位セル１４は、図１および図６（ａ）に示すように、互いに等しい間隔を空けてストライプ状に配列されている。なお、複数の単位セル１４は、たとえば、図６（ｂ）および図６（ｃ）に示すように、隣り合う単位セル１４を互い違いにずらした千鳥状に配列されていてもよい。
また、単位セル１４の平面形状は、たとえば、図６（ａ）に示すライン状の単位セル１４Ａ、図６（ｂ）に示すひし形状の単位セル１４Ｂ、図６（ｃ）に示す六角形状の単位セル１４Ｃであってもよい。
さらに、この実施形態では、トレンチ１３の側面１６（単位セル１４の側面と同じ）は、互いに結晶学的に等価な面方位を有する複数の面のみで形成されている。具体的には、図６（ａ）〜図６（ｃ）で示した各単位セル１４Ａ〜１４Ｃの一部を示す図７（ａ）〜図７（ｃ）を参照して説明できる。
まず、図７（ａ）において、単位セル１４Ａ（ライン状）は、互いに異なる３種の側面から構成されている。それらの側面はそれぞれ、ａ１軸に平行な側面３８ａ１（一点鎖線）、ａ２軸に平行な側面３８ａ２（二点鎖線）、およびａ３軸に平行な側面３８ａ３（実線）である。つまり、単位セル１４Ａは、これらの側面３８ａ１、側面３８ａ２および側面３８ａ３によって区画されている。これらの側面３８ａ１、側面３８ａ２および側面３８ａ３は、互いに１２０°の角度で交差するａ１軸、ａ２軸およびａ３軸のいずれかの軸に平行であることから、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう関係を有している。たとえば、側面３８ａ１を［０００１］軸を中心に時計回りに６０°回転させると、側面３８ａ２に一致する。側面３８ａ２から側面３８ａ３への対称操作、および側面３８ａ３から側面３８ａ１への対称操作についても同様である。
また、図７（ｂ）において、単位セル１４Ｂ（ひし形状）は、互いに異なる２種の側面から構成されている。それらの側面はそれぞれ、ａ１軸に平行な側面３９ａ１（一点鎖線）およびａ２軸に平行な側面３９ａ２（二点鎖線）である。つまり、単位セル１４Ｂは、これらの側面３９ａ１および側面３９ａ２によって区画されている。これらの側面３９ａ１および側面３９ａ２は、前述の側面３８ａ１と側面３８ａ２との関係のように、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう関係を有している。
また、図７（ｃ）において、単位セル１４Ｃ（六角形）は、互いに異なる３種の側面から構成されている。それらの側面はそれぞれ、ａ１軸に平行な側面４０ａ１（一点鎖線）、ａ２軸に平行な側面４０ａ２（二点鎖線）およびａ３軸に平行な側面４０ａ３（実線）である。つまり、単位セル１４Ｃは、これらの側面４０ａ１、側面４０ａ２および側面４０ａ３によって区画されている。これらの側面４０ａ１、側面４０ａ２および側面４０ａ３は、前述の側面３８ａ１と側面３８ａ２と側面３８ａ３との関係のように、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう関係を有している。 なお、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう関係を有する複数の面は、たとえば、図７（ａ）〜図７（ｃ）にそれぞれ破線で示すように、ａ１軸に垂直な側面４１ａ１、ａ２軸に垂直な側面４１ａ２およびａ３軸に垂直な側面４１ａ３の３種であってもよい。
各トレンチ１３の底面１５および側面１６（以下、これらを総称して「トレンチ１３の内面」ということがある。）には、トレンチ１３の内面に倣うように、本発明の電界緩和層の一例としてのｐ型層１７（図１においてクロスハッチングが施された領域（後述するｐ型ＪＴＥ構造２２の領域を除く））が形成されている。
ｐ型層１７は、トレンチ１３の底面１５全部および側面１６の全部に形成されている。この実施形態では、ｐ型層１７は、トレンチ１３の底面１５および側面１６からｎ−型ドリフト層８が露出しないように形成されている。これにより、トレンチ１３の側面１６には、トレンチ１３の底部からエピタキシャル層４の表面１０に至るまでｐ型層１７が露出している。また、ｐ型層１７は、ｎ−型ドリフト層８との間にｐｎ接合部を形成している。
また、ｐ型層１７は、ｐ型層１７の他の部分に比べて高濃度な本発明の高濃度層の一例としてのｐ＋型コンタクト層１８を含む。ｐ＋型コンタクト層１８は、ｐ型層１７とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿ってトレンチ１３の底面１５および側面１６に形成されている。具体的には、ｐ＋型コンタクト層１８は、トレンチ１３の内面から１０００Å深さの位置よりも浅い領域に形成されている。
ｐ型層１７は、トレンチ１３の底面１５と側面１６との間において互いに異なる厚さを有している。具体的には、ｐ型層１７の底面１５上の部分が側面１６上の部分に比べて厚く、これにより、底面１５と側面１６との間でｐ型層１７の厚さに差が設けられている。ｐ型層１７の内方に形成されたｐ＋型コンタクト層１８についても同様に、底面１５と側面１６との間で厚さに差が設けられている。
外周領域１２においてエピタキシャル層４には、表面１０からｎ−型ドリフト層８が露出する深さまでエピタキシャル層４がエッチングされることによって除去領域１９が形成されている。この実施形態では、除去領域１９は、ストライプパターンのトレンチ１３の長手方向両端部を横切るように、アクティブ領域１１を取り囲む環状に形成されている。これにより、除去領域１９は、ストライプパターンのトレンチ１３に連なっている。つまり、除去領域１９は、ストライプパターンの延長部で構成されている。また、除去領域１９の外周縁は、図１に示すように、エピタキシャル層４の端面２０に一致していてもよいし、エピタキシャル層４の端面２０から内側に設定されていてもよい（図示せず）。
除去領域１９の形成によって、ｎ−型ドリフト層８は、アクティブ領域１１の周囲からエピタキシャル層４の表面１０に沿う横方向にエピタキシャル層４の端面２０まで引き出された引き出し部２１を有している。引き出し部２１は、エピタキシャル層４の表面１０に対して一段低くなった低段部となっている。
また、外周領域１２においてｎ−型ドリフト層８には、本発明の終端構造の一例としてのｐ型ＪＴＥ（Junction Termination Extension）構造２２（図１においてドットハッチングが施された領域）と、複数のガードリング２６とが形成されている。ｐ型ＪＴＥ構造２２および複数のガードリング２６は、この実施形態では、アクティブ領域１１を取り囲む環状に、アクティブ領域１１側からこの順に形成されている。
具体的には、ｐ型ＪＴＥ構造２２は、単位セル１４および引き出し部２１に跨るように、除去領域１９の側面２３および底面２４（引き出し部２１の上面）に倣って形成されている。複数のガードリング２６は、そのｐ型ＪＴＥ構造２２をさらに取り囲むように形成されている。ｐ型ＪＴＥ構造２２は、その全体にわたってドーパント濃度が同じであってもよいし、外側に向かってドーパント濃度が減少していてもよい。また、複数のガードリング２６のドーパント濃度は、ｐ型ＪＴＥ構造２２と同じであってもよいし、ｐ型ＪＴＥ構造２２に比べて小さくてもよい。
この実施形態では、ｐ型ＪＴＥ構造２２には、ｐ型ＪＴＥ構造２２に比べて相対的に高濃度な本発明の第１導電型層の一例としてのｐ型層２５（図１においてクロスハッチングが施された領域ｐ型層２５が形成されている。
ｐ型層２５は、除去領域１９の側面２３および底面２４（引き出し部２１の上面）に倣って形成されている。また、ｐ型層２５は、ｐ型ＪＴＥ構造２２の外周に対して内側に間隔を空けた位置に配置されている。これにより、エピタキシャル層４の端面２０に向かって広がる等電位面の間隔を広くすることができるので、エピタキシャル層４内での局所的な電界集中を緩和することができる。
このｐ型層２５には、ｐ型層２５に比べて高濃度な本発明の高濃度領域の一例としてのｐ＋型コンタクト層２７が形成されている。ｐ＋型コンタクト層２７は、ｐ型ＪＴＥ構造２２とｎ−型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿って除去領域１９の側面２３および底面２４に形成されている。具体的には、ｐ＋型コンタクト層２７は、除去領域１９の内面から１０００Å深さの位置よりも浅い領域に形成されている。
エピタキシャル層４上には、フィールド絶縁膜２８が形成されている。フィールド絶縁膜２８には、アクティブ領域１１全部および外周領域１２の一部を選択的に露出させるコンタクトホール２９が形成されている。この実施形態では、コンタクトホール２９の外周縁３０は、ｐ型層２５とｐ型ＪＴＥ構造２２との境界（ｐ型層エッジＣ（ｐ型層２５の外周縁））に対してアクティブ領域１１に近い側に設定されている。これにより、フィールド絶縁膜２８は、ｐ型層２５の一部（たとえば、周端部）を覆っている。また、コンタクトホール２９は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
フィールド絶縁膜２８上には、本発明の表面電極の一例としてのアノード電極３１が形成されている。アノード電極３１は、コンタクトホール２９から露出するアクティブ領域１１全体を覆うように形成されており、トレンチ１３に埋め込まれた埋め込み部３２と、埋め込み部３２を覆うようにエピタキシャル層４の表面１０に倣って形成された平面部３３とを一体的に含む。
埋め込み部３２は、トレンチ１３の内面においてｐ＋型コンタクト層１８に接していて、ｐ＋型コンタクト層１８との間にオーミック接合を形成している。
平面部３３は、単位セル１４の上面９（エピタキシャル層４の表面１０）においてｎ−型ドリフト層８に接していて、ｎ−型ドリフト層８との間にショットキー接合を形成している。また、平面部３３は、コンタクトホール２９の外方へフランジ状に張り出してフィールド絶縁膜２８に乗り上がっている。この実施形態では、アノード電極３１の平面部３３の外周縁（電極エッジＢ）は、ｐ型ＪＴＥ構造２２の外周縁（ＪＴＥエッジＡ）に対してアクティブ領域１１に近い側、かつｐ型層２５の外周縁（ｐ型層エッジＣ）に対してアクティブ領域１１から遠い側に位置している。つまり、これらエッジの位置関係は、端面２０（外側）から順にＪＴＥエッジＡ、電極エッジＢおよびｐ型層エッジＣとなっている。これにより、アノード電極３１の平面部３３は、当該ｐ型層エッジＣよりも端面２０側にはみ出すオーバーラップ部３５を有している。
半導体装置１の最表面には、表面保護膜３６が形成されている。表面保護膜３６には、アノード電極３１の一部をパッドとして選択的に露出させるパッド開口３７が形成されている。ボンディングワイヤ等は、このパッド開口３７を介してアノード電極３１に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１は、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
ｎ＋型基板２の厚さは、５０μｍ〜７００μｍであり、ｎ型バッファ層７の厚さは、０．１μｍ〜１０μｍであり、ｎ−型ドリフト層８の厚さは、２μｍ〜１００μｍである。
半導体装置１の各部で用いられるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。一方、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
ｎ＋型基板２のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ｎ型バッファ層７のドーパント濃度は、１×１０１５〜１×１０１９ｃｍ−３であり、ｎ−型ドリフト層８のドーパント濃度は、１×１０１４〜１×１０１７ｃｍ−３であってもよい。
ｐ型層１７のドーパント濃度は、１×１０１７〜１×１０１９ｃｍ−３であり、ｐ＋型コンタクト層１８，２７のドーパント濃度は、１×１０１９〜３×１０２１ｃｍ−３であってもよい。
ｐ型ＪＴＥ構造２２およびガードリング２６のｐ型層２５ドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３である。
ｐ型層２５のドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３であってもよい。
互いに隣り合うトレンチ１３の中央間の距離（ピッチ）は、たとえば、２μｍ〜２０μｍであってもよい。また、トレンチ１３と除去領域１９の深さは同じであってもよい。
カソード電極６の材料としては、たとえば、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ等を使用できる。
アノード電極３１の材料としては、たとえば、Ｔｉ／Ａｌ等を使用できる。
フィールド絶縁膜２８の材料としては、たとえば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）等を使用できる。また、フィールド絶縁膜２８は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
表面保護膜３６の材料としては、たとえば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、ポリイミド等を使用できる。また、表面保護膜３６は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、８０００Å程度とされてもよい。
次に、半導体装置１の製造方法について説明する。
図８は、前記半導体装置の製造工程の一例を説明するための流れ図である。図９（ａ）〜図９（ｃ）は、トレンチの形成および犠牲酸化膜の形成に関連する工程を説明するための平面図である。図９（ａ）〜図９（ｃ）では、単位セル１４の一例として、ライン状の単位セル１４を示す。
まず、ウエハ状態のｎ＋型基板２上に、ｎ型バッファ層７およびｎ−型ドリフト層８を順にエピタキシャル成長させる（ステップＳ１）。
次に、図９（ａ）に示すように、トレンチ１３のパターンに応じた開口を有するマスクを形成し、当該マスクを用いたエッチングによって、トレンチ１３が形成され、同時に、トレンチ１３によって区画された単位セル１４が形成される（ステップＳ２）。トレンチ１３の複数の側面１６（単位セル１４の側面）は、互いに結晶学的に等価な面方位を有しているので、互いに均一なダメージ４２が現れる。このとき、トレンチ１３の複数の側面１６の面方位が結晶学的に互いに等価であるため、トレンチ１３の複数の側面１６を同一の異方性構造に揃えることができる。そのため、エッチング時にトレンチ１３の複数の側面１６が受けるダメージ４２の程度を均一にすることができる。なお、図９（ａ）〜図９（ｃ）において、一点鎖線、二点鎖線および実線の引き出し線で示した側面１６は、それぞれ図７（ａ）で示した側面３８ａ１、側面３８ａ２および側面３８ａ３の面方位に一致している。また、トレンチ１３の形成時、除去領域１９も同時に同じ深さで形成してもよい。
次に、図９（ｂ）に示すように、熱酸化によって、トレンチ１３の側面１６に犠牲酸化膜４３が形成される（ステップＳ３）。トレンチ１３の複数の側面１６の面方位が結晶学的に互いに等価であるため、犠牲酸化膜４３は、トレンチ１３の側面１６に対して、一様な酸化速度で均一な膜質で形成される。
次に、図９（ｃ）に示すように、犠牲酸化膜４３が剥離される（ステップＳ４）。これにより、同じレベルでダメージ４２が改善された複数の側面１６が現れる。
次に、トレンチ１３および除去領域１９の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入することによって、ｐ型ＪＴＥ構造２２、ガードリング２６およびｐ型層１７と同一形状のｐ型層が同時に形成される（ステップＳ５）。
次に、ｐ型層１７，２５およびｐ＋型コンタクト層１８，２７のパターンに応じた開口を有するマスクを形成し、当該マスクを用いてトレンチ１３および除去領域１９の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入することによって、ｐ型層１７，２５およびｐ＋型コンタクト層１８，２７が同時に形成される（ステップＳ６）。
次に、たとえば、熱酸化法またはＣＶＤ法によって、エピタキシャル層４の表面１０に、コンタクトホール２９を有するフィールド絶縁膜２８が形成される（ステップＳ７）。その後、ｎ＋型基板２の裏面５に、ＮｉＳｉ等のオーミックコンタクトが形成される。
次に、たとえば、スパッタ法によって、エピタキシャル層４上にアノード電極３１が形成され（ステップＳ８）、このアノード電極３１を覆うように、パッド開口３７を有する表面保護膜３６が形成される（ステップＳ９）。
そして、最後に、ｎ＋型基板２の裏面５にカソード電極６を形成することによって、図１等に示す半導体装置１が得られる（ステップＳ１０）。
以上の方法によって製造された半導体装置１においては、トレンチ１３の複数の側面１６のダメージ４２（図９（ａ）参照）が同じレベルで改善されるため、複数の側面１６の物性を同じにすることができる。そのため、トレンチ１３の側面１６（単位セル１４の側面）を介して逆方向リーク電流が流れても、当該逆方向リーク電流のばらつきを小さくすることができる。
また、単位セル１４がトレンチ１３で区画されているので、単位セル１４の上面９での電界集中を緩和することができる。これにより、単位セル１４の上面９での電界強度を弱めることができるので、単位セル１４の上面９を介する逆方向リーク電流を低減することができる。さらに、単位セル１４の上面９に接するアノード電極３１と単位セル１４との間のバリアハイトを低くできるので、順方向電圧を低減することができる。
また、トレンチ１３の内面に倣って形成されたｐ型層１７によって、トレンチ１３の内面（底面１５および側面１６）を介する逆方向リーク電流を低減することができる。
さらに、ｐ型ＪＴＥ構造２２とｎ−型ドリフト層８との界面のｐｎ接合部から発生する空乏層によって、トレンチ１３と除去領域１９との間での等電位面の密集を防止することができる。これにより、トレンチ１３の底部における電界集中を緩和することができる。その結果、トレンチ１３の底部での逆方向リーク電流の発生を低減することができる。
図１０は、本発明の第２実施形態に係る半導体装置５１の模式的な断面図である。図１０において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、コンタクトホール２９の外周縁３０は、ｐ型層エッジＣに対してアクティブ領域１１に近い側に設定されていた。これに対し、この第２実施形態の半導体装置５１では、コンタクトホール２９の外周縁３０は、ｐ型層２５とｐ型ＪＴＥ構造２２とのｐ型層エッジＣに対してアクティブ領域１１から遠い側に設定されている。これにより、フィールド絶縁膜２８は、ｐ型ＪＴＥ構造２２の一部を選択的に覆っており、ｐ型層２５全体を露出させている。
この半導体装置５１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１１は、本発明の第３実施形態に係る半導体装置６１の模式的な断面図である。図１１において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、フィールド絶縁膜２８が設けられていたが、この第３実施形態の半導体装置６１では、フィールド絶縁膜２８が省略されている。アノード電極３１の平面部３３は、除去領域１９の側面２３および底面２４に接するように形成されている。平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置している。そして、このアノード電極３１から露出した除去領域１９の底面２４に接するように、表面保護膜３６が形成されている。
この半導体装置６１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１２は、本発明の第４実施形態に係る半導体装置７１の模式的な断面図である。図１２において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、アノード電極３１の平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１から遠い側に位置していた。これに対し、この第４実施形態の半導体装置７１では、アノード電極３１の平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置している。つまり、オーバーラップ部３５は、ｐ型層２５の内方領域に収まっている。
この半導体装置７１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１３は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。図１３において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、除去領域１９は、その外周縁が端面２０に一致するように、アクティブ領域１１から端面２０に至る外周領域１２の全領域に形成されていた。これに対し、この第５実施形態の半導体装置８１では、外周領域１２におけるｐ型ＪＴＥ構造２２およびガードリング２６それぞれの形成位置に、本発明の除去領域の一例としてのＪＴＥトレンチ８２およびガードリングトレンチ８３が選択的に形成されている。
そして、ｐ型ＪＴＥ構造２２はＪＴＥトレンチ８２の内面（側面８４および底面８５）に倣って形成され、ガードリング２６はガードリングトレンチ８３の内面（底面および側面）に倣って形成されている。この実施形態では、ｐ型ＪＴＥ構造２２およびガードリング２６は、それぞれトレンチ８２，８３の内面全部に形成されているが、内面の一部のみに選択的に形成されていてもよい。また、フィールド絶縁膜２８は、ＪＴＥトレンチ８２およびガードリングトレンチ８３に埋め込まれるように形成されている。
この半導体装置８１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１４は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。図１４において、前述の図２および図１３に示された各部と対応する部分には同一の参照符号を付して示す。
図１３の第５実施形態では、ｐ型ＪＴＥ構造２２の外側に複数のガードリング２６が形成されていたが、この第６実施形態の半導体装置９１では、ガードリング２６が省略されている。この半導体装置９１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１５は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。図１５において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、ｐ型ＪＴＥ構造２２の外側に複数のガードリング２６が形成されていたが、この第７実施形態の半導体装置１０１では、ガードリング２６が省略されている。この半導体装置１０１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１６は、本発明の第８実施形態に係る半導体装置の模式的な断面図である。図１６において、前述の図２および図１３に示された各部と対応する部分には同一の参照符号を付して示す。
図１３の第５実施形態では、フィールド絶縁膜２８がガードリングトレンチ８３に埋め込まれるように設けられていたが、この第８実施形態の半導体装置１１１では、フィールド絶縁膜２８が省略されている。アノード電極３１の平面部３３は、ＪＴＥトレンチ８２の側面８４および底面８５に接するように形成されている。平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置している。そして、このアノード電極３１から露出したＪＴＥトレンチ８２の底面８５に接するように、表面保護膜３６が形成されている。表面保護膜３６は、ガードリングトレンチ８３に埋め込まれている。
図１７は、本発明の第９実施形態に係る半導体装置の模式的な断面図である。図１７において、前述の図２および図１３に示された各部と対応する部分には同一の参照符号を付して示す。
図１３の第５実施形態では、アノード電極３１の平面部３３と埋め込み部３２が同じ材料で一体的に形成されていた。これに対し、この第９実施形態の半導体装置１２１では、平面部３３と埋め込み部３２は、互いに異なる材料で形成されている。
平面部３３の材料としては、前述のようにＴｉ／Ａｌ等を使用できる。一方、埋め込み部３２の材料としては、たとえば、ポリシリコン（ｎ型またはｐ型ドープトポリシリコン）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金等、埋め込み性に優れる材料を使用できる。
図１８は、本発明の第１０実施形態に係る半導体装置の模式的な断面図である。図１８において、前述の図２および図１７に示された各部と対応する部分には同一の参照符号を付して示す。
図１７の第９実施形態では、ガードリングトレンチ８３にフィールド絶縁膜２８が埋め込まれていた。これに対し、この第１０実施形態の半導体装置１３１は、ガードリングトレンチ８３に埋め込まれたガードリング埋め込み層１３２をさらに含む。
ガードリング埋め込み層１３２の材料としては、アノード電極３１の埋め込み部３２と同じ材料を使用できる。これにより、ガードリング埋め込み層１３２とアノード電極３１の埋め込み部３２を同時に形成することができる。
図１９は、本発明の第１１実施形態に係る半導体装置の模式的な断面図である。図１９において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
図２の第１実施形態では、アノード電極３１の平面部３３と埋め込み部３２が同じ材料で一体的に形成されていた。これに対し、この第１１実施形態の半導体装置１４１では、平面部３３と埋め込み部３２は、互いに異なる材料で形成されている。
平面部３３の材料としては、前述のようにＴｉ／Ａｌ等を使用できる。一方、埋め込み部３２の材料としては、たとえば、ポリシリコン（ｎ型またはｐ型ドープトポリシリコン）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金等、埋め込み性に優れる材料を使用できる。
次に、半導体装置におけるｐ型の層１７，１８，２２，２５〜２７の形成方法について、ＪＴＥトレンチ８２およびガードリングトレンチ８３を有する半導体装置８１，９１，１１１，１２１，１３１の場合と、除去領域１９を有する半導体装置１，５１，６１，７１，１４１の場合に分けて説明する。
まず、図２０Ａおよび図２０Ｂを参照して、前者の半導体装置８１，９１，１１１，１２１，１３１の場合について説明する。
図２０Ａに示すように、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３のパターンに応じた開口を有するハードマスク８６を形成し、当該ハードマスク８６を用いたエッチングによって、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３が形成され、同時に、トレンチ１３によって区画された単位セル１４が形成される。
次に、ハードマスク８６を残した状態で、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２、ガードリング２６およびｐ型層１７と同一形状のｐ型層８８が同時に形成される。
次に、図２０Ｂに示すように、ｐ型ＪＴＥ構造２２およびガードリング２６を選択的に覆うレジストマスク８７を形成する。そして、このレジストマスク８７およびハードマスク８６を残した状態で、トレンチ１３およびＪＴＥトレンチ８２の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２およびガードリング２６に比べて相対的に高濃度なｐ型層１７，２５およびｐ＋型コンタクト層１８，２７が同時に形成される。
次に、図２１Ａ〜図２１Ｃを参照して、後者の半導体装置１，５１，６１，７１，１４１の場合について説明する。
図２０Ａに示すように、トレンチ１３および除去領域１９のパターンに応じた開口を有するハードマスク８９を形成し、当該ハードマスク８９を用いたエッチングによって、トレンチ１３および除去領域１９が形成され、同時に、トレンチ１３によって区画された単位セル１４が形成される。
次に、図２１Ｂに示すように、ハードマスク８９を残した状態で、除去領域１９においてｐ型ＪＴＥ構造２２のパターンに応じた開口を有するレジストマスク９０を形成する。そして、ハードマスク８９およびレジストマスク９０を用いて、トレンチ１３および除去領域１９の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２およびｐ型層１７と同一形状のｐ型層９３が同時に形成される。
次に、図２１Ｃに示すように、ｐ型ＪＴＥ構造２２を選択的に覆うレジストマスク９２を形成する。そして、このレジストマスク９２およびハードマスク８９を残した状態で、トレンチ１３およびＪＴＥトレンチ８２の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２に比べて相対的に高濃度なｐ型層１７，２５およびｐ＋型コンタクト層１８，２７が同時に形成される。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。
また、前述の半導体装置１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ｎ＋型基板
４ エピタキシャル層
６ カソード電極
７ ｎ型バッファ層
８ ｎ−型ドリフト層
９ （単位セル）上面
１０ （エピタキシャル層）表面
１１ アクティブ領域
１２ 外周領域
１３ トレンチ
１４ 単位セル
１５ （トレンチ）底面
１６ （トレンチ）側面
１７ ｐ型層
１８ ｐ＋型コンタクト層
１９ 除去領域
２０ （エピタキシャル層）端面
２２ ｐ型ＪＴＥ構造
２３ （除去領域）側面
２４ （除去領域）底面
２５ ｐ型層
２６ ガードリング
２７ ｐ＋型コンタクト層
２８ フィールド絶縁膜
２９ コンタクトホール
３１ アノード電極
３８ａ１ 側面
３８ａ２ 側面
３８ａ３ 側面
３９ａ１ 側面
３９ａ２ 側面
４０ａ１ 側面
４０ａ２ 側面
４０ａ３ 側面
４１ａ１ 側面
４２ａ２ 側面
４２ａ３ 側面
４３ 犠牲酸化膜
５１ 半導体装置
６１ 半導体装置
７１ 半導体装置
８１ 半導体装置
８２ ＪＴＥトレンチ
８３ ガードリングトレンチ
８４ （トレンチ）側面
８５ （トレンチ）底面
９１ 半導体装置
１０１ 半導体装置
１１１ 半導体装置
１２１ 半導体装置
１３１ 半導体装置
１４１ 半導体装置
Ａ ＪＴＥエッジ
Ｂ 電極エッジ
Ｃ ｐ型層エッジ

Claims (30)

  1. ワイドバンドギャップ半導体からなる半導体層と、
    前記半導体層の表面部に選択的に形成され、当該表面部に所定の形状の単位セルを区画するトレンチと、
    前記単位セルの上面を覆うように前記トレンチに埋め込まれ、前記単位セルとの間にショットキー接合を形成する表面電極とを含み、
    前記トレンチの前記側面は、互いに結晶学的に等価な面方位を有する複数の面のみで形成されている、半導体装置。
  2. 前記トレンチの前記側面は、所定の結晶軸周りに所定の角度回転させる対称操作を行った結果互いに移りあう複数の面のみで形成されている、請求項１に記載の半導体装置。
  3. 前記半導体層は、４Ｈ−ＳｉＣからなり、
    前記トレンチの前記側面は、［０００１］軸周りに６０°回転させる対称操作を行った結果互いに移りあう複数の面のみで形成されている、請求項２に記載の半導体装置。
  4. 前記単位セルは平面視で、ライン状、ひし形状または六角形状に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体層は、前記トレンチの内面の一部または全部に倣うように形成された第１導電型の電界緩和層と、前記単位セルの前記上面に露出するように前記電界緩和層に接して形成された第２導電型のドリフト層とを含み、
    前記表面電極は、前記ドリフト層との間にショットキー接合を形成している、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記電界緩和層は、前記トレンチの前記内面から露出する部分に選択的に形成され、当該電界緩和層の他の部分に比べて高濃度な高濃度層を含む、請求項５に記載の半導体装置。
  7. 前記表面電極は、前記高濃度層との間にオーミック接合を形成している、請求項６に記載の半導体装置。
  8. 前記高濃度層は、前記トレンチの前記内面から１０００Å深さの位置よりも浅い領域に形成されている、請求項６または７に記載の半導体装置。
  9. 前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、
    前記半導体装置は、
    前記外周領域において前記半導体層の前記表面部に形成された除去領域と、
    前記除去領域の底面に倣うように形成された第１導電型の終端構造とをさらに含む、請求項５〜８のいずれか一項に記載の半導体装置。
  10. 前記半導体装置は、前記終端構造に対して前記半導体層の端面に向かう外側に形成された、複数のガードリングをさらに含む、請求項９に記載の半導体装置。
  11. 前記半導体装置は、前記終端構造に形成され、前記終端構造に比べて相対的に高濃度な第１導電型層をさらに含み、
    前記第１導電型層は、前記終端構造の外周に対して内側に間隔を空けた位置に配置されている、請求項９または１０に記載の半導体装置。
  12. 前記第１導電型層は、前記除去領域の前記底面から露出するように形成され、前記第１導電型層に比べて高濃度な高濃度領域を含む、請求項１１に記載の半導体装置。
  13. 前記高濃度領域は、前記除去領域の前記底面から１０００Å深さの位置よりも浅い領域に形成されている、請求項１２に記載の半導体装置。
  14. 前記半導体装置は、前記終端構造を選択的に覆うように前記除去領域の前記底面に形成されたフィールド絶縁膜を含む、請求項９〜１３のいずれか一項に記載の半導体装置。
  15. 前記フィールド絶縁膜には、前記アクティブ領域の全域および前記外周領域の一部を選択的に露出させるコンタクトホールが形成されており、
    前記コンタクトホールは、その幅が開口端に向かって広くなるテーパ形状に形成されている、請求項１４に記載の半導体装置。
  16. 前記フィールド絶縁膜は、ＳｉＯ２(酸化シリコン）またはＳｉＮ（窒化シリコン）からなる、請求項１４または１５に記載の半導体装置。
  17. 前記終端構造は、前記電界緩和層と異なる不純物濃度を有しており、前記電界緩和層と同じ深さ位置または前記電界緩和層よりも深い位置に形成されている、請求項９〜１６のいずれか一項に記載の半導体装置。
  18. 前記終端構造のエッジ部、前記表面電極のエッジ部および前記第１導電型層のエッジ部は、前記半導体層の端面からこの順に配置されている、請求項１１〜１３のいずれか一項に記載の半導体装置。
  19. 前記表面電極は、前記第１導電型層との間にオーミック接合を形成している、請求項１１〜１３のいずれか一項に記載の半導体装置。
  20. 前記表面電極は、そのエッジ部が前記フィールド絶縁膜上に位置するように、前記フィールド絶縁膜に乗り上がって形成されている、請求項１４〜１６のいずれか一項に記載の半導体装置。
  21. 互いに結晶学的に等価な面方位を有する複数の面のみで側面が形成されるように、ワイドバンドギャップ半導体からなる半導体層をエッチングすることによってトレンチを形成し、同時に、当該トレンチによって所定の形状の単位セルを区画する工程と、
    熱酸化によって、前記トレンチの前記側面に犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜を剥離する工程と、
    前記犠牲酸化膜の剥離後、前記単位セルの上面を覆うように、前記単位セルとの間にショットキー接合を形成する材料からなる表面電極を前記トレンチに埋め込む工程とを含む、半導体装置の製造方法。
  22. 前記表面電極を前記トレンチに埋め込む工程は、ポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金をＣＶＤ法によって埋め込む工程を含む、請求項２１に記載の半導体装置の製造方法。
  23. アクティブ領域および前記アクティブ領域を取り囲む外周領域に区画された表面を有するワイドバンドギャップ半導体からなる半導体層と、
    前記アクティブ領域において前記半導体層の表面部に選択的に形成されたトレンチと、
    前記トレンチの内面の一部または全部に倣うように形成された第１導電型の電界緩和層と、
    前記半導体層の前記表面部に露出するように前記電界緩和層に接して形成された第２導電型のドリフト層と、
    前記半導体層の前記表面部を覆うように前記トレンチに埋め込まれ、前記ドリフト層との間にショットキー接合を形成する表面電極と、
    前記外周領域において前記半導体層の前記表面部に形成された除去領域と、
    前記除去領域の底面に倣うように形成された第１導電型の終端構造とを含み、
    前記終端構造は、前記電界緩和層と異なる不純物濃度を有しており、前記電界緩和層と同じ深さ位置または前記電界緩和層よりも深い位置に形成されている、半導体装置。
  24. 前記半導体装置は、前記終端構造に対して前記半導体層の端面に向かう外側に形成された、複数のガードリングをさらに含む、請求項２３に記載の半導体装置。
  25. 前記半導体装置は、前記終端構造に形成され、前記終端構造に比べて相対的に高濃度な第１導電型層をさらに含み、
    前記第１導電型層は、前記終端構造の外周に対して内側に間隔を空けた位置に配置されている、請求項２３または２４に記載の半導体装置。
  26. 前記第１導電型層は、前記除去領域の前記底面から露出するように形成され、前記第１導電型層に比べて高濃度な高濃度領域を含む、請求項２５に記載の半導体装置。
  27. 前記終端構造のエッジ部、前記表面電極のエッジ部および前記第１導電型層のエッジ部は、前記半導体層の端面からこの順に配置されている、請求項２５または２６に記載の半導体装置。
  28. 前記表面電極は、前記第１導電型層との間にオーミック接合を形成している、請求項２５〜２７のいずれか一項に記載の半導体装置。
  29. 前記半導体装置は、前記終端構造を選択的に覆うように前記除去領域の前記底面に形成されたフィールド絶縁膜を含む、請求項２３〜２８のいずれか一項に記載の半導体装置。
  30. 前記表面電極は、そのエッジ部が前記フィールド絶縁膜上に位置するように、前記フィールド絶縁膜に乗り上がって形成されている、請求項２９に記載の半導体装置。
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