JP5999678B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。

従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１の図１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。

また、特許文献１の図４は、ＳｉＣが採用された縦型ＭＩＳ電界効果トランジスタを開示している。当該縦型ＭＩＳ電界効果トランジスタは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｎ型不純物領域（ソース領域）と、当該ｎ型不純物領域の両サイドに隣接して形成されたｐ型ウェル領域と、エピタキシャル層の表面に形成されたゲート酸化膜と、ゲート酸化膜を介してｐ型ウェル領域に対向するゲート電極とを備えている。

特開２００５−７９３３９号公報 特開２０１１−９７９７号公報

本発明の目的は、逆方向リーク電流および順方向電圧を低減することができる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含み、前記異種半導体層は、前記半導体層の前記表面に対して前記トレンチの深さ方向に間隔を空けた高さ位置まで埋め込まれ、前記半導体層の前記表面よりも一段低くされた頂面を有している。

図１は、本発明の一実施形態に係るショットキーバリアダイオードの模式的な平面図である。 図２（ａ）（ｂ）は、図１のショットキーバリアダイオードの要部拡大図であって、図１の破線IIで囲まれた部分を示す。 図３は、図１のショットキーバリアダイオードの断面図であって、図２（ａ）の切断線III−IIIでの切断面を示す。 図４（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は、ＳＢＤトレンチの断面形状の変形例を示す図であって、図４（ａ）が第１変形例、図４（ｂ）が第２変形例、図４（ｃ）が第３変形例、図４（ｄ）が第４変形例、図４（ｅ）が第５変形例、図４（ｆ）が第６変形例をそれぞれ示す。 図５は、ｐ型ＳｉＣ層の変形例を示す図である。 図６は、ｐ型ＳｉＣ層の変形例を示す図である。 図７は、ｐ型ポリシリコン層の変形例を示す図である。 図８は、ｐ型ポリシリコン層の変形例を示す図である。 図９は、ｐ型ポリシリコン層の変形例を示す図である。 図１０は、基板、バッファ層およびドリフト層の不純物濃度を説明するための図である。 図１１は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図１２Ａは、図３のショットキーバリアダイオードの製造工程の一部を示す図である。 図１２Ｂは、図１２Ａの次の工程を示す図である。 図１２Ｃは、図１２Ｂの次の工程を示す図である。 図１２Ｄは、図１２Ｃの次の工程を示す図である。 図１２Ｅは、図１２Ｄの次の工程を示す図である。 図１２Ｆは、図１２Ｅの次の工程を示す図である。 図１２Ｇは、図１２Ｆの次の工程を示す図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るショットキーバリアダイオード１の模式的な平面図である。図２（ａ）（ｂ）は、図１のショットキーバリアダイオード１の要部拡大図であって、図１の破線IIで囲まれた部分を示す。
半導体装置の一例としてのショットキーバリアダイオード１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、ショットキーバリアダイオード１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。

ショットキーバリアダイオード１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、ショットキーバリアダイオード１のチップサイズは、たとえば、０．５ｍｍ／□〜２０ｍｍ／□である。
ショットキーバリアダイオード１の表面は、環状の素子分離トレンチ２によって、素子分離トレンチ２の内側のアクティブ領域３と、素子分離トレンチ２の外側の外周領域４とに区画されている。素子分離トレンチ２の幅Ｗ_１（図２（ａ）（ｂ）参照）は、たとえば、５μｍ〜１００μｍである。

アクティブ領域３には、複数本のＳＢＤトレンチ５が互いに間隔を空けて形成されている。アクティブ領域３は、互いに隣り合うＳＢＤトレンチ５により複数の単位セル６に区画されている。この実施形態では、アクティブ領域３は、ストライプパターンのＳＢＤトレンチ５により、直線状の単位セル６に区画されている。なお、ＳＢＤトレンチ５のパターンは、ストライプパターンに限らず、たとえば、格子パターンであってもよい。この場合、格子パターンのＳＢＤトレンチ５の各窓部分に単位セル６が区画され、全体として単位セル６が行列状に配列される。

ストライプパターンのＳＢＤトレンチ５は、たとえば、図２（ａ）に示すように、互いに隣り合う単位セル６の端部８同士がアクティブ領域３の周縁に沿って繋がるように形成されていてもよいし、図２（ｂ）に示すように、互いに隣り合う単位セル６の同士が分断されるように形成されていてもよい。図２（ａ）の場合、各単位セル６の幅Ｗ_２は、互いに隣り合う単位セル６同士を連結する部分７の幅Ｗ_３よりも大きいことが好ましい（Ｗ_２＞Ｗ_３）。これにより、各連結部分７の電流経路を各単位セル６に比べて狭めることができるので、ショットキーバリアダイオード１における逆方向リーク電流の経路を単位セル６側に偏らせることができる。そのため、ショットキーバリアダイオード１全体の逆方向リーク電流に対する当該連結部分７での逆方向リーク電流の寄与度を低くすることができる。その結果、ＳＢＤトレンチ５およびｐ型ＳｉＣ層２３（後述）によって単位セル６での逆方向リーク電流を低減することにより、ショットキーバリアダイオード１全体の逆方向リーク電流を効果的に低減することができる。

また、この実施形態では、素子分離トレンチ２の後述する側面３０（内周面）が段差のない滑らかな連続面となるように、各単位セル６は、その長手方向端部８が位置ごとに設計された所定の形状に形成されているが、全ての単位セル６の長手方向端部８の形状は一様に揃っていてもよい。たとえば、全ての単位セル６の長手方向端部８の形状は、図２（ｂ）の破線で示した端部８のように、角形で揃っていてもよい。

一方、外周領域４には、複数本の終端トレンチ９が互いに間隔を空けて形成されている。各終端トレンチ９は、素子分離トレンチ２を取り囲む環状に形成されている。
次に、図１および図２（ａ）（ｂ）のショットキーバリアダイオード１の断面構造について説明する。
図３は、図１のショットキーバリアダイオード１の断面図であって、図２（ａ）の切断線III−IIIでの切断面を示す。

ショットキーバリアダイオード１は、半導体層の一例としてのｎ^＋型ＳｉＣからなる基板１０を備えている。基板１０の厚さは、たとえば、５０μｍ〜６００μｍである。ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる（以下、同じ）。
基板１０の裏面１２には、その全域を覆うようにカソード電極１３が形成されている。カソード電極１３は、ｎ型ＳｉＣとの間にオーミックコンタクトを形成できる金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。カソード電極１３は、たとえば、基板１０（ＳｉＣ）の裏面１２にＮｉやＴｉを形成し、熱処理して合金化することによりオーミックコンタクト層を形成した後、そのオーミックコンタクト層上に形成することにより得てもよい。

基板１０の表面１１には、半導体層の一例としてのｎ型ＳｉＣからなるバッファ層１４およびドリフト層１５が順に積層されている。
ドリフト層１５は、ベースドリフト層１６、低抵抗ドリフト層１７および表面ドリフト層１８の３層構造のドリフト層が、基板１０の表面１１からこの順に積層されて形成された構造を有している。ベースドリフト層１６は、ドリフト層１５の裏面２０を形成しており、バッファ層１４に接している。一方、表面ドリフト層１８は、ドリフト層１５の表面１９を形成している。

バッファ層１４の厚さＴ_１は、たとえば、０．１μｍ〜１μｍである。一方、ドリフト層１５の総厚さＴ_２は、３μｍ〜１００μｍである。ドリフト層１５において、ベースドリフト層１６の厚さｔ_１は、たとえば、２μｍ〜１００μｍである。低抵抗ドリフト層１７の厚さｔ_２は、たとえば、１μｍ〜３μｍである。表面ドリフト層１８の厚さｔ_３は、たとえば、０．２μｍ〜０．５μｍである。

アクティブ領域３においてＳＢＤトレンチ５は、ドリフト層１５の表面１９側に形成されている。各ＳＢＤトレンチ５は、当該表面１９から表面ドリフト層１８を貫通して、最深部が低抵抗ドリフト層１７の途中部に達している。また、互いに隣り合うＳＢＤトレンチ５の中央間の距離（ピッチＰ_１）は、たとえば、２μｍ〜１０μｍである。
そして、ドリフト層１５には、前述したように、互いに隣り合うＳＢＤトレンチ５で挟まれることによって区画された単位セル６（ラインセル）がストライプ状に形成されている。各単位セル６は、その大半の領域を占めるベースが低抵抗ドリフト層１７により形成され、当該ベースに対して表面側の表層部が表面ドリフト層１８により形成されている。

各ＳＢＤトレンチ５は、ドリフト層１５の表面１９に対して平行な底面２１（底部）と、当該底面２１に対して傾斜する側面２２（側部）とによって区画されている。底面２１に対する側面２２の傾斜角θは、たとえば、９０°以下、具体的には、４５°〜９０°である。また、各ＳＢＤトレンチ５の深さ（ドリフト層１５の表面１９からＳＢＤトレンチ５の底面２１までの距離）は、たとえば、３０００Å〜１５０００Åである。また、各ＳＢＤトレンチ５の長手方向に直交する幅（最深部の幅）は、０．３μｍ〜１０μｍである。

各ＳＢＤトレンチ５の具体的な形状としては、図３に示すように、傾斜角θ＝約９０°で、底面２１のエッジ部が外方へ向かって湾曲し、側面２２と底面２１とが曲面で連続することにより底部が断面視Ｕ字状に形成されたＵ字トレンチが例示される。
この場合、各ＳＢＤトレンチ５の底面２１のエッジ部の内面（湾曲面）の曲率半径Ｒは、下記式（１）を満たすことが好ましい。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
式（１）において、ＬはＳＢＤトレンチ５の幅方向に沿って対向するエッジ部間の直線距離を示している（単位は、μｍ、ｎｍ、ｍ等、長さの単位であれば特に制限されない）。具体的には、ドリフト層１５の表面１９に対して平行な底面の幅であって、ＳＢＤトレンチ５の幅からエッジ部の幅を差し引いた値である。

また、エッジ部の曲率半径Ｒは、０．０２Ｌ＜Ｒ＜１Ｌ・・・（２）を満たすことが好ましい。
曲率半径Ｒは、たとえば、ＳＢＤトレンチ５の断面をＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影し、得られたＳＥＭ画像のエッジ部の曲率を測定することにより求めることができる。

なお、ＳＢＤトレンチ５の側面２２および底面２１は、角張った面で連続していてもよい。
また、ＳＢＤトレンチ５は、たとえば、傾斜角θが９０°未満で、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであってもよい。逆台形状のトレンチは、図４（ａ）に示すように、側面２２の全部が傾斜角θ＜９０°で傾斜していてもよいし、図４（ｂ）に示すように、側面２２の一部（側面２２の下部２２Ａ）が選択的に傾斜角θ＜９０°で傾斜しており、側面２２の他の部分（側面２２の上部２２Ｂ）は、底面２１に対して９０°の角度を形成していてもよい。この場合、ｐ型ＳｉＣ層２３は、ＳＢＤトレンチ５の底面２１からエッジ部を経て側面２２の下部２２Ａ（台形部）のみに形成されている。

また、側面２２の全部が傾斜角θ＜９０°で傾斜している場合、ｐ^＋型コンタクト部２５は、たとえば、図４（ｃ）に示すように、ｐ型ＳｉＣ層２３と同様に、底面２１からエッジ部を経てＳＢＤトレンチ５の開口端に至るまで、ＳＢＤトレンチ５の内面全体にわたって形成されていてもよい。また、側面２２の一部（側面２２の下部２２Ａ）が選択的に傾斜角θ＜９０°で傾斜している場合、ｐ^＋型コンタクト部２５は、図４（ｄ）に示すように、ｐ型ＳｉＣ層２３と同様に、ＳＢＤトレンチ５の底面２１からエッジ部を経て側面の下部２２Ａの上端に至るまで形成されていてもよい。

また、ＳＢＤトレンチ５がＵ字トレンチの場合（図３の構成）、ｐ型ＳｉＣ層２３は、図４（ｅ）に示すように、ＳＢＤトレンチ５の底面２１およびそのエッジ部のみに形成されていてもよい。また、ｐ^＋型コンタクト部２５は、図４（ｆ）に示すように、ｐ型ＳｉＣ層２３と同様に、ＳＢＤトレンチ５の底面２１からエッジ部を経てＳＢＤトレンチ５の開口端に至るまで形成されていてもよい。

各ＳＢＤトレンチ５の底面２１および側面２２には、ＳＢＤトレンチ５の内面に沿って電界緩和層の一例としてのｐ型ＳｉＣ層２３が形成されている。ｐ型ＳｉＣ層２３は、ＳＢＤトレンチ５の底面２１から、低抵抗ドリフト層１７および表面ドリフト層１８に跨るようにＳＢＤトレンチ５の開口端に至るまで形成されている。また、ｐ型ＳｉＣ層２３のＳＢＤトレンチ５の側面２２に形成された部分は、当該側面２２に沿って一定の厚さｔ_４であってもよい。なお、ｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）などを使用できる。

また、ｐ型ＳｉＣ層２３は、ｎ型のドリフト層１５との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード１には、ｐ型ＳｉＣ層２３およびｎ型ドリフト層１５（低抵抗ドリフト層１７）によって構成されたｐｎダイオード２４が内蔵されている。
また、ｐ型ＳｉＣ層２３は、ｐ型ＳｉＣ層２３の他の部分よりも高濃度に不純物が導入されたｐ^＋型コンタクト部２５を含んでいる。ｐ^＋型コンタクト部２５は、ＳＢＤトレンチ５の長手方向に沿って直線状に形成されており、ＳＢＤトレンチ５の底面２１からｐ型ＳｉＣ層２３の深さ方向途中までの深さ（たとえば、０．０５μｍ〜０．２μｍ）を有している。

一方、外周領域４において終端トレンチ９は、ＳＢＤトレンチ５と同様に、ドリフト層１５の表面１９側に形成され、当該表面１９から表面ドリフト層１８を貫通して、最深部が低抵抗ドリフト層１７の途中部に達している。各終端トレンチ９は、ＳＢＤトレンチ５と同じ深さ、同じ形状で形成されている。また、互いに隣り合う終端トレンチ９のピッチは、アクティブ領域３から離れるにしたがって大きくなるように設けられている。これにより、互いに隣り合う終端トレンチ９で挟まれる部分の幅は、アクティブ領域３から離れるにしたがって大きくなっている。

また、終端トレンチ９の底面２６および側面２７には、終端トレンチ９の内面に沿ってガードリング２８が形成されている。ガードリング２８は、ｐ型ＳｉＣ層２３と同一の工程で形成されるものであって、ｐ型ＳｉＣ層２３と同じ不純物濃度および厚さを有している。
さらに、素子分離トレンチ２もＳＢＤトレンチ５と同様に、ドリフト層１５の表面１９側に形成され、当該表面１９から表面ドリフト層１８を貫通して、最深部が低抵抗ドリフト層１７の途中部に達している。素子分離トレンチ２は、ＳＢＤトレンチ５と同じ深さ、同じ形状で形成されている。

また、素子分離トレンチ２の底面２９および側面３０（内周面および外周面）には、素子分離トレンチ２の内面に沿ってｐ型ＳｉＣ層３１が形成されている。ｐ型ＳｉＣ層３１は、ｐ型ＳｉＣ層２３およびガードリング２８と同一の工程で形成されるものであって、ｐ型ＳｉＣ層２３およびガードリング２８と同じ不純物濃度および厚さを有している。
ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９には、ｐ型ＳｉＣ層２３，３１およびガードリング２８にそれぞれ接するように、異種半導体層の一例としてのｐ型ポリシリコン層３２が埋め込まれている。ｐ型ポリシリコン層３２は、たとえば、Ｂ（ホウ素）を不純物として含んでおり、その濃度は、１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３である。

ＳＢＤトレンチ５に埋め込まれたｐ型ポリシリコン層３２は、ドリフト層１５の表面１９に対してＳＢＤトレンチ５の深さ方向に間隔を空けた高さ位置までＳＢＤトレンチ５を満たし、当該表面１９よりも一段低くされた頂面３３を有している。ｐ型ポリシリコン層３２は、ｐ型ＳｉＣ層２３との間にオーミックコンタクトを形成している。この実施形態では、ｐ型ＳｉＣ層２３にｐ^＋型コンタクト部２５が形成されているので、ｐ型ポリシリコン層３２とｐ型ＳｉＣ層２３との間に良好にオーミックコンタクトを形成することができる。

素子分離トレンチ２に埋め込まれたｐ型ポリシリコン層３２は、ドリフト層１５の表面１９に対して素子分離トレンチ２の深さ方向に間隔を空けた高さ位置まで、素子分離トレンチ２の内周側のエッジ部および外周側のエッジ部に盛られている。これにより、素子分離トレンチ２の底面２９は、内周側のｐ型ポリシリコン層３２と外周側のｐ型ポリシリコン層３２との間で露出している。

終端トレンチ９に埋め込まれたｐ型ポリシリコン層３２は、ＳＢＤトレンチ５のｐ型ポリシリコン層３２と同様に、ドリフト層１５の表面１９に対して終端トレンチ９の深さ方向に間隔を空けた高さ位置まで終端トレンチ９を満たし、当該表面１９よりも一段低くされた頂面３４を有している。
ドリフト層１５上には、アクティブ領域３を露出させる開口３６を有するＳｉＯ_２等の絶縁材料からなるフィールド絶縁膜３５が形成されている。フィールド絶縁膜３５は、終端トレンチ９のｐ型ポリシリコン層３２および素子分離トレンチ２の外周側のｐ型ポリシリコン層３２が隠れるように外周領域４を覆っている。

フィールド絶縁膜３５上には、開口３６内でドリフト層１５の表面１９およびｐ型ポリシリコン層３２に接するように、表面金属層の一例としてのアノード電極３７が形成されている。
このアノード電極３７は、たとえば、モリブデン層、チタン層、アルミニウム層、タングステン層またはニッケル層からなる。これにより、アノード電極３７は、ｎ型ＳｉＣからなるドリフト層１５との間にショットキー障壁（たとえば、０．５ｅＶ〜１．５ｅＶ）を形成できるとともに、ｐ型ポリシリコン層３２との間にオーミックコンタクトを形成することができる。

アノード電極３７は、アクティブ領域３全体を覆うように形成され、各ＳＢＤトレンチ５および素子分離トレンチ２の一部に埋め込まれている。また、アノード電極３７は、フィールド絶縁膜３５における開口３６の周縁部を上から覆うように、当該開口３６の外方へフランジ状に張り出している。
ショットキーバリアダイオード１の最表面には、ＳｉＮ等の絶縁材料からなる表面保護膜３８が形成されている。表面保護膜３８の中央部には、アノード電極３７を露出させる開口３９が形成されている。ボンディングワイヤなどは、この開口３９を介してアノード電極３７に接合される。

このショットキーバリアダイオード１では、アノード電極３７に正電圧、カソード電極１３に負電圧が印加される順方向バイアス状態になることにより、カソード電極１３からアノード電極３７へと、ドリフト層１５のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。
そして、ショットキーバリアダイオード１によれば、ドリフト層１５の表面１９にＳＢＤトレンチ５を形成することにより、互いに隣り合うＳＢＤトレンチ５の間（つまり、単位セル６）に等電位線を入り難くさせることができる。そのため、各単位セル６においては、ドリフト層１５の裏面２０から表面１９へ向かう方向への急峻な電位の変化を防止することができる。その結果、ドリフト層１５の表面１９における電界強度を弱めることができる。これにより、アノード電極３７とドリフト層１５との間のショットキー障壁の高さを低くしても、逆方向リーク電流を低減することができる。

一方、ＳＢＤトレンチ５の形成により、ドリフト層１５における電界集中部分（リーク電流の発生源）がＳＢＤトレンチ５の周囲にシフトするが、このショットキーバリアダイオード１ではさらに、ＳＢＤトレンチ５の底面２１からその開口端に至るまでｐ型ＳｉＣ層２３が形成されている。これにより、ＳＢＤトレンチ５周囲での電界集中も緩和することができるので、ＳＢＤトレンチ５周囲でのリーク電流の発生も低減することができる。

これらの結果、ショットキーバリアダイオード１全体としての逆方向リーク電流を確実に低減することができるとともに、アノード電極３７とドリフト層１５との間のショットキー障壁の高さを低くして順方向電圧を低減することができる。
さらに、このショットキーバリアダイオード１によれば、ｐ型ＳｉＣ層２３に接するようにＳＢＤトレンチ５にｐ型ポリシリコン層３２が埋め込まれている。ｐ型ポリシリコン層３２は、不純物のイオン種や濃度により、ＳｉＣ半導体との間に形成される電位障壁の高さを簡単に制御することができる。そのため、イオン種および濃度を適切に設計することにより、ｐ型ポリシリコン層３２とｐ型ＳｉＣ層２３との間にオーミックコンタクトを形成することができる。これにより、アノード電極３７とドリフト層１５とのショットキーバリアダイオード１に対して、ｐ型ＳｉＣ層２３とｎ型ドリフト層１５とのｐｎダイオード２４を並列に設けることができる。そのため、ショットキーバリアダイオード１にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオード２４に分散させることができる。その結果、ショットキーバリアダイオード１に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード１の熱破壊を防止することができる。

そして、このようなｐ型ポリシリコンは、後述するように、ＣＶＤ法によりＳＢＤトレンチ５に埋め込まれるので、ＳＢＤトレンチ５を微細化しても、ＳＢＤトレンチ５を隙間無く埋め尽くすことができる。つまり、ＳＢＤトレンチ５内部に空孔が生じることを防止することができる。そのため、ＳＢＤトレンチ５内部のｐ型ＳｉＣ層２３に対してｐ型ポリシリコン層３２を確実に接触させることができる。

これに対し、ｐ型ポリシリコン層３２を形成せず、微細化されたＳＢＤトレンチ５にアノード電極３７のような金属層を埋め込むと、ＳＢＤトレンチ５の内部に空孔４０が発生する不具合が発生する。さらに、ＳＢＤトレンチ５の内部において、ｐ型ＳｉＣ層２３のみにシリサイドを形成して、ｐ型ＳｉＣ層２３との間にオーミックコンタクトを形成し、ドリフト層１５においてｐ型ＳｉＣ層２３が形成されていないｎ型の部分との間にオーミックコンタクトを形成しないことが困難である。

なお、ショットキーバリアダイオード１において、ｐ型ＳｉＣ層２３のＳＢＤトレンチ５の側面２２に形成された部分は、図５に示すように、ＳＢＤトレンチ５の開口端に対して間隔を隔てるように形成されていてもよい。また、図６に示すように、ドリフト層１５の表面１９に露出するようにＳＢＤトレンチ５の開口端に形成された第１の厚さｔ_５を有する上端部４１と、上端部４１の下方に形成された第１の厚さｔ_５よりも小さい第２の厚さｔ_６を有する下端部４２とを含む構成であってもよい。

また、ショットキーバリアダイオード１において、ｐ型ポリシリコン層３２は、図７に示すように、ドリフト層１５の表面１９の高さ位置まで埋め込まれ、ドリフト層１５の表面１９と同一平面上に位置する頂面４３を有していてもよい。
また、ｐ型ポリシリコン層３２は、図８に示すように、ドリフト層１５の表面１９の上方位置まで埋め込まれ、ドリフト層１５の上方に突出した部分４４を含んでいてもよい。この場合、ｐ型ポリシリコン層３２の突出した部分４４は、図９に示すように、ＳＢＤトレンチ５の開口端からドリフト層１５の表面１９に沿って横方向に引き出された周縁部４５を有していてもよい。この場合、当該周縁部４５は、表面１９において表面ドリフト層１８に接し、表面ドリフト層１８との間に電位障壁を形成することになるが、その電位障壁の高さは、アノード電極３７とドリフト層１５との間のショットキー障壁よりも高いことが好ましい。これにより、通常動作時に、ショットキーバリアダイオード１に優先的に電流を流すことができる。

なお、図３および図５〜図９に示した構造は、適宜組み合わせることができる。たとえば、図６と図８とを組み合わせることにより、上端部４１および下端部４２を含むｐ型ＳｉＣ層２３と、突出部分４４を含むｐ型ポリシリコン層３２とを有するショットキーバリアダイオードの構成にすることもできる。
次に、図１０を参照して、基板１０およびドリフト層１５の不純物濃度の大きさについて説明する。図１０は、基板１０、バッファ層１４およびドリフト層１５の不純物濃度を説明するための図である。

図１０に示すように、基板１０、バッファ層１４およびドリフト層１５は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、基板１０＞バッファ層１４＞ドリフト層１５である。
基板１０の濃度は、たとえば、その厚さ方向に沿って１×１０^１８〜１×１０^２０ｃｍ^−３で一定である。バッファ層１４の濃度は、たとえば、その厚さ方向に沿って、１×１０^１７〜５×１０^１８ｃｍ^−３で一定である。

ドリフト層１５の濃度は、ベースドリフト層１６、低抵抗ドリフト層１７および表面ドリフト層１８それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。
ベースドリフト層１６の濃度は、たとえば、その厚さ方向に沿って、５×１０^１４〜５×１０^１６ｃｍ^−３で一定である。なお、ベースドリフト層１６の濃度は、図１０の破線で示すように、ドリフト層１５の裏面２０から表面１９へ向かうにしたがって、約３×１０^１６ｃｍ^−３から約５×１０^１５ｃｍ^−３まで連続的に減少していてもよい。

低抵抗ドリフト層１７の濃度は、ベースドリフト層１６の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０^１５〜５×１０^１７ｃｍ^−３で一定である。なお、低抵抗ドリフト層１７の濃度は、図１０の破線で示すように、ドリフト層１５の裏面２０から表面１９へ向かうにしたがって、約３×１０^１７ｃｍ^−３から約５×１０^１５ｃｍ^−３まで連続的に減少していてもよい。

表面ドリフト層１８の濃度は、ベースドリフト層１６および低抵抗ドリフト層１７の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０^１４〜１×１０^１６ｃｍ^−３で一定である。
図１、図２（ａ）（ｂ）および図３に示すように、ストライプパターンのＳＢＤトレンチ５で区画された単位セル６（ラインセル）では電流を流すことができる領域（電流経路）がＳＢＤトレンチ５のピッチＰ_１（図３参照）に制約されるので、ドリフト層１５における単位セル６を形成する部分の不純物濃度が低いと、単位セル６の抵抗値が高くなるおそれがある。

そこで図１０に示すように、単位セル６のベース部を形成する低抵抗ドリフト層１７の濃度をベースドリフト層１６よりも高くすることにより、電流経路がＳＢＤトレンチ５のピッチＰ_１に制約されていても、比較的高い濃度を有する低抵抗ドリフト層１７により単位セル６の抵抗値の上昇を抑制することができる。その結果、単位セル６の低抵抗化を図ることができる。

一方、アノード電極３７（ショットキー電極）に接する単位セル６の表層部には、比較的低い濃度を有する表面ドリフト層１８を設けることにより、逆方向電圧印加時にドリフト層１５の表面１９にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
次に、図１１を参照して、ＳＢＤトレンチ５とＳｉＣ結晶構造との関係について説明する。

図１１は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
ショットキーバリアダイオード１に使用されるＳｉＣには、結晶構造の違いにより、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣなどの種類がある。
これらのうち、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子族原子に対して［０００−１］軸側に位置している。

［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
［１−１００］軸を法線とする六角柱の側面がそれぞれ（１−１００）面であり、隣り合わない一対の稜線を通り、［１１−２０］軸を法線とする面が（１１−２０）面である。これらは、（０００１）面および（０００−１）面に対して直角な結晶面である。

そして、この実施形態では、（０００１）面を主面とする基板１０を用い、その上に（０００１）面が主面となるようにドリフト層１５を成長させることが好ましい。また、ＳＢＤトレンチ５は、側面２２の面方位が（１１−２０）面となるように形成されていることが好ましい。
次に、ショットキーバリアダイオード１の製造方法について説明する。

図１２Ａ〜図１２Ｆは、図３のショットキーバリアダイオード１の製造工程の一部を工程順に示す図である。
まず、図１２Ａに示すように、ウエハ状態の基板１０上に、バッファ層１４およびドリフト層１５を順にエピタキシャル成長させる。
次に、図１２Ｂに示すように、ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９のパターンに応じたマスクを形成し、当該マスクを用いたエッチングにより、ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９を同時に同じ深さで形成する。

次に、図１２Ｃに示すように、ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入することにより、ｐ型ＳｉＣ層２３，３１およびガードリング２８を同時に形成する。
次に、図１２Ｄに示すように、ｐ^＋型コンタクト部２５のパターンに応じたマスクを形成し、当該マスクを用いてＳＢＤトレンチ５の底面２１へ不純物（この実施形態では、Ａｌイオン）を選択的に注入することにより、ｐ^＋型コンタクト部２５を形成する。

この後、ドリフト層１５を１７００℃程度の温度でアニール処理する。これにより、ｐ型ＳｉＣ層２３，３１、ガードリング２８およびｐ^＋型コンタクト部２５に導入されたイオンを活性化させる。
次に、図１２Ｅに示すように、ＣＶＤ法により、ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９を満たし、ドリフト層１５の表面１９全体が覆われるまでｐ型ポリシリコン４６を堆積させる。この実施形態では、ｐ型ポリシリコン４６の不純物として、Ｂイオンを用いる。

堆積後、１５００℃未満の温度、好ましくは、８００℃〜１２００℃の温度でドリフト層１５をアニール処理する。これにより、ｐ型ポリシリコン４６に含まれるＢイオンを、ＳＢＤトレンチ５の内部まで良好に拡散させて活性化させることができる。
次に、図１２Ｆに示すように、エッチバックにより、ＳＢＤトレンチ５、素子分離トレンチ２および終端トレンチ９外のｐ型ポリシリコン４６を選択的に除去する。エッチバックは、ｐ型ポリシリコン層３２の頂面３３，３４がドリフト層１５の表面１９に対して一段低くなるまで続けられる。

この際、素子分離トレンチ２の幅Ｗ_１が、ＳＢＤトレンチ５および終端トレンチ９の幅よりも大きいので、素子分離トレンチ２内におけるエッチングレートが相対的に速くなる。そのため、素子分離トレンチ２内には、図１２Ｆに示すように、素子分離トレンチ２の内周側のエッジ部および外周側のエッジ部のみにｐ型ポリシリコン４６が残るか、頂面３３，３４よりもさらに一段低くなった頂面を有するｐ型ポリシリコン層３２が残ることになる（図示せず）。

次に、図１２Ｇに示すように、フィールド絶縁膜３５を形成した後、スパッタ法により、ｐ型ポリシリコン層３２上にアノード電極３７の材料を堆積し、パターニングすることによって、アノード電極３７を形成する。
その後は、表面保護膜３８、カソード電極１３等を形成することにより、図３のショットキーバリアダイオード１が得られる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述のショットキーバリアダイオード１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
たとえば、表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含む、半導体装置。
ワイドバンドギャップ半導体は、シリコンに比べて非常に高い降伏電圧を有しており、高い耐圧性能を発揮する。これは、ワイドバンドギャップ半導体が、シリコンに比べて絶縁破壊電界強度が非常に高いためである。従って、ワイドバンドギャップ半導体を用いたショットキーバリアダイオード構造により、比較的高い逆方向電圧のデバイスの設計が可能である。
しかしながら、ショットキーバリアダイオードに高い逆方向電圧が印加されると、ダイオードがブレークダウンしなくても、ワイドバンドギャップ半導体には高い電界がかかることとなる。そのため、ショットキーバリアダイオードの順方向電圧を低減するために、表面金属層とワイドバンドギャップ半導体との間のショットキー障壁の高さ（バリアハイト）を低くすると、逆方向電圧印加時に当該ショットキー障壁を越えて流れる逆方向リーク電流が増加する。
そこで、上記半導体装置によれば、半導体層の表面にトレンチを形成することにより、半導体層の表面における電界強度を弱めることができる。これにより、ショットキー障壁の高さを低くしても、逆方向リーク電流を低減することができる。
一方、トレンチの形成により、半導体層における電界集中部分（リーク電流の発生源）がトレンチの周囲にシフトするが、上記半導体装置ではさらに、トレンチの一部または全部に第２導電型の電界緩和層が形成されている。これにより、トレンチ周囲での電界集中も緩和することができるので、トレンチ周囲でのリーク電流の発生も低減することができる。
これらの結果、半導体装置全体としての逆方向リーク電流を確実に低減することができるとともに、ショットキー障壁の高さを低くして順方向電圧を低減することができる。
さらに、上記半導体装置によれば、電界緩和層に接するようにトレンチの底部から所定の高さ位置まで異種半導体層が埋め込まれている。異種半導体層は、不純物のイオン種や濃度により、ワイドバンドギャップ半導体との間に形成される電位障壁の高さを簡単に制御することができる。そのため、イオン種および濃度を適切に設計することにより、異種半導体層と電界緩和層との間にオーミックコンタクトを形成することができる。これにより、表面金属層と半導体層とのショットキーバリアダイオードに対して、電界緩和層（第２導電型）と半導体層（第１導電型）とのｐｎダイオードを並列に設けることができる。そのため、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに分散させることができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
そして、上記半導体装置は、たとえば、第１導電型のワイドバンドギャップ半導体からなる半導体層を表面から選択的にエッチングすることによりトレンチを形成する工程と、前記半導体層において前記トレンチの一部または全部に第２導電型の不純物を選択的に導入することにより、前記不純物が導入された部分に電界緩和層を形成する工程と、ＣＶＤ法により、前記トレンチを満たし、前記半導体層の前記表面が覆われるまで異種半導体を堆積させる工程と、堆積した前記異種半導体の一部をエッチバックすることにより、前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層を形成する工程と、前記半導体層との間にショットキー障壁を形成可能な金属を前記異種半導体層上に堆積させることにより、表面金属層を形成する工程とを含む、半導体装置の製造方法により製造することができる。
この方法によれば、異種半導体がＣＶＤ法により埋め込まれるので、トレンチを微細化してもトレンチ内部に空孔が生じることを防止することができる。そのため、トレンチの一部または全部に形成された電界緩和層に対して異種半導体層を確実に接触させることができる。
上記半導体装置では、前記電界緩和層は、少なくとも前記トレンチの前記底部に形成されていることが好ましく、前記トレンチの前記底部および側部に跨るように、さらに前記側部に形成されていることがさらに好ましい。
トレンチが形成された半導体層では、トレンチの底部に電界が集中し易いので、少なくとも当該底部に電界緩和層を形成することにより、逆方向リーク電流の低減効果を一層高めることができる。また、電界緩和層が底部のみに形成されている場合、トレンチの他の部分をショットキー障壁の形成に利用することができる。
また、上記半導体装置では、前記電界緩和層の前記トレンチの前記側部に形成された部分は、一定の厚さを有していてもよく、前記半導体層の前記表面に露出するように前記トレンチの開口端に形成された第１の厚さを有する上端部と、前記上端部の下方に形成された前記第１の厚さよりも小さい第２の厚さを有する下端部とを含んでいてもよい。
また、上記半導体装置では、前記表面金属層は、前記異種半導体層との間にオーミックコンタクトを形成していることが好ましい。
また、上記半導体装置では、前記電界緩和層は、当該電界緩和層の他の部分よりも高い不純物濃度を有するコンタクト部を含み、前記異種半導体層は、前記コンタクト部との間にオーミックコンタクトを形成していることが好ましい。
この構成によれば、コンタクト部が形成されているので、異種半導体層と電界緩和層との間に良好にオーミックコンタクトを形成することができる。
また、上記半導体装置では、前記異種半導体層は、前記半導体層と前記表面金属層との間のショットキー障壁よりも高い電位障壁を形成するように、さらに前記半導体層に接していてもよい。
異種半導体層が半導体層に接する場合でも、半導体層と表面金属層との間のショットキー障壁が、異種半導体層と半導体層との間の電位障壁よりも低いので、通常動作時に、ショットキーバリアダイオードに優先的に電流を流すことができる。
また、上記半導体装置では、前記異種半導体層は、前記半導体層の前記表面に対して前記トレンチの深さ方向に間隔を空けた高さ位置まで埋め込まれ、前記半導体層の前記表面よりも一段低くされた頂面を有していてもよい。また、前記異種半導体層は、前記半導体層の前記表面の高さ位置まで埋め込まれ、前記半導体層の前記表面と同一平面上に位置する頂面を有していてもよい。
また、前記異種半導体層は、前記半導体層の前記表面の上方位置まで埋め込まれ、前記半導体層の上方に突出した部分を含んでいてもよい。その場合、前記異種半導体の前記突出した部分は、前記トレンチの開口端から前記半導体層の前記表面に沿って横方向に引き出された周縁部を有していてもよい。
また、上記半導体装置では、前記トレンチは、前記半導体層の前記表面に平行な面に対して９０°未満の角度θで傾斜した側面を有することが好ましい。
この構成によれば、θ＝９０°で側面が直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
さらに、トレンチの底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第２導電型の不純物を半導体層に導入する場合に、不純物をトレンチの側面に確実に当てることができる。その結果、トレンチの側部に電界緩和層を容易に形成することができる。
なお、θ＜９０°のトレンチとは、側面の全部が９０°未満の角度θで傾斜しているトレンチ、側面の一部（たとえば、トレンチの底面と交わる部分）が９０°未満の角度θで傾斜しているトレンチのいずれをも含む概念である。
また、上記半導体装置では、前記異種半導体層は、ｐ型ポリシリコン層であることが好ましい。また、前記表面金属層は、モリブデン層、チタン層、アルミニウム層、タングステン層またはニッケル層であることが好ましい。
また、上記半導体装置では、前記半導体層は、基板と、前記基板上に形成された前記基板よりも低い不純物濃度を有するドリフト層とを含み、前記ドリフト層は、ベースドリフト層と、前記ベースドリフト層上に形成された前記ベースドリフト層よりも高い不純物濃度を有する低抵抗ドリフト層とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト層に達するように形成されていることが好ましい。
トレンチで区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト層に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト層で形成することができる。そのため、当該低抵抗ドリフト層が形成された部分では、電流経路がたとえ狭められても、比較的高い不純物濃度を有する低抵抗ドリフト層により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
また、前記ベースドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって一定であってもよいし、前記半導体層の裏面から表面へ向かうにしたがって減少していてもよい。
また、前記ドリフト層は、前記低抵抗ドリフト層上に形成された前記ベースドリフト層よりも低い不純物濃度を有する表面ドリフト層をさらに含むことが好ましい。
この構成により、半導体層の表層部の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表層部にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
また、前記半導体層は、前記基板と前記ドリフト層との間に形成され、前記基板よりも低く前記ドリフト層よりも高い不純物濃度を有するバッファ層をさらに含んでいてもよい。
また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などである。

１ ショットキーバリアダイオード
２ 素子分離トレンチ
３ アクティブ領域
４ 外周領域
５ ＳＢＤトレンチ
６ 単位セル
７ （単位セルの）連結部分
８ （単位セルの）端部
９ 終端トレンチ
１０ 基板
１１ （基板の）表面
１２ （基板の）裏面
１３ カソード電極
１４ バッファ層
１５ ドリフト層
１６ ベースドリフト層
１７ 低抵抗ドリフト層
１８ 表面ドリフト層
１９ （ドリフト層の）表面
２０ （ドリフト層の）裏面
２１ （ＳＢＤトレンチの）底面
２２ （ＳＢＤトレンチの）側面
２３ ｐ型ＳｉＣ層
２４ ｐｎダイオード
２５ ｐ^＋型コンタクト部
２６ （終端トレンチの）底面
２７ （終端トレンチの）側面
２８ ガードリング
２９ （素子分離トレンチの）底面
３０ （素子分離トレンチの）側面
３１ ｐ型ＳｉＣ層
３２ ｐ型ポリシリコン層
３３ （ｐ型ポリシリコン層の）頂面
３４ （ｐ型ポリシリコン層の）頂面
３５ フィールド絶縁膜
３６ （フィールド絶縁膜の）開口
３７ アノード電極
３８ 表面保護膜
３９ （表面保護膜の）開口
４０ 空孔
４１ （ｐ型ＳｉＣ層の）上端部
４２ （ｐ型ＳｉＣ層の）下端部
４３ （ｐ型ポリシリコン層の）頂面
４４ （ｐ型ポリシリコン層の）突出部分
４５ （ｐ型ポリシリコン層の）周縁部
４６ ｐ型ポリシリコン

Claims (26)

1. 表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、
   前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、
   前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、
   前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含み、
   前記異種半導体層は、前記半導体層の前記表面に対して前記トレンチの深さ方向に間隔を空けた高さ位置まで埋め込まれ、前記半導体層の前記表面よりも一段低くされた頂面を有している、半導体装置。
2. 表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、
   前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、
   前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、
   前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含み、
   前記異種半導体層は、前記半導体層と前記表面金属層との間のショットキー障壁よりも高い電位障壁を形成するように、さらに前記半導体層に接している、半導体装置。
3. 前記電界緩和層は、少なくとも前記トレンチの前記底部に形成されている、請求項１または２に記載の半導体装置。
4. 前記電界緩和層は、前記トレンチの前記底部および側部に跨るように、さらに前記側部に形成されている、請求項３に記載の半導体装置。
5. 前記電界緩和層の前記トレンチの前記側部に形成された部分は、一定の厚さを有している、請求項４に記載の半導体装置。
6. 前記電界緩和層の前記トレンチの前記側部に形成された部分は、前記半導体層の前記表面に露出するように前記トレンチの開口端に形成された第１の厚さを有する上端部と、前記上端部の下方に形成された前記第１の厚さよりも小さい第２の厚さを有する下端部とを含む、請求項４に記載の半導体装置。
7. 表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、
   前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、
   前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、
   前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含み、
   前記電界緩和層は、前記トレンチの前記底部および側部に跨るように、前記トレンチの前記底部および前記側部に形成されており、
   前記電界緩和層の前記トレンチの前記側部に形成された部分は、前記半導体層の前記表面に露出するように前記トレンチの開口端に形成された第１の厚さを有する上端部と、前記上端部の下方に形成された前記第１の厚さよりも小さい第２の厚さを有する下端部とを含む、半導体装置。
8. 前記表面金属層は、前記異種半導体層との間にオーミックコンタクトを形成している、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記電界緩和層は、当該電界緩和層の他の部分よりも高い不純物濃度を有するコンタクト部を含み、
   前記異種半導体層は、前記コンタクト部との間にオーミックコンタクトを形成している、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記異種半導体層は、前記半導体層と前記表面金属層との間のショットキー障壁よりも高い電位障壁を形成するように、さらに前記半導体層に接している、請求項１に記載の半導体装置。
11. 前記異種半導体層は、前記半導体層の前記表面の高さ位置まで埋め込まれ、前記半導体層の前記表面と同一平面上に位置する頂面を有している、請求項２に記載の半導体装置。
12. 前記異種半導体層は、前記半導体層の前記表面の上方位置まで埋め込まれ、前記半導体層の上方に突出した部分を含む、請求項２に記載の半導体装置。
13. 前記異種半導体の前記突出した部分は、前記トレンチの開口端から前記半導体層の前記表面に沿って横方向に引き出された周縁部を有する、請求項１２に記載の半導体装置。
14. 前記トレンチは、前記半導体層の前記表面に平行な面に対して９０°未満の角度θで傾斜した側面を有する、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記異種半導体層は、ｐ型ポリシリコン層である、請求項１〜１４のいずれか一項に記載の半導体装置。
16. 前記表面金属層は、モリブデン層、チタン層、アルミニウム層、タングステン層またはニッケル層である、請求項１〜１５のいずれか一項に記載の半導体装置。
17. 前記半導体層は、基板と、前記基板上に形成された前記基板よりも低い不純物濃度を有するドリフト層とを含み、
    前記ドリフト層は、ベースドリフト層と、前記ベースドリフト層上に形成された前記ベースドリフト層よりも高い不純物濃度を有する低抵抗ドリフト層とを含み、
    前記トレンチは、その最深部が前記低抵抗ドリフト層に達するように形成されている、請求項１〜１６のいずれか一項に記載の半導体装置。
18. 前記ベースドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって減少している、請求項１７に記載の半導体装置。
19. 前記低抵抗ドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって一定である、請求項１７または１８に記載の半導体装置。
20. 前記低抵抗ドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって減少している、請求項１７または１８に記載の半導体装置。
21. 表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、
    前記半導体層において前記トレンチの一部または全部に形成された第２導電型の電界緩和層と、
    前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれた異種半導体層と、
    前記半導体層との間にショットキー障壁を形成するように前記異種半導体層上に形成された表面金属層とを含み、
    前記半導体層は、基板と、前記基板上に形成された前記基板よりも低い不純物濃度を有するドリフト層とを含み、
    前記ドリフト層は、ベースドリフト層と、前記ベースドリフト層上に形成された前記ベースドリフト層よりも高い不純物濃度を有する低抵抗ドリフト層とを含み、
    前記トレンチは、その最深部が前記低抵抗ドリフト層に達するように形成されており、
    前記低抵抗ドリフト層の濃度は、前記半導体層の裏面から表面へ向かうにしたがって減少している、半導体装置。
22. 前記ドリフト層は、前記低抵抗ドリフト層上に形成された前記ベースドリフト層よりも低い不純物濃度を有する表面ドリフト層をさらに含む、請求項１７〜２１のいずれか一項に記載の半導体装置。
23. 前記半導体層は、前記基板と前記ドリフト層との間に形成され、前記基板よりも低く前記ドリフト層よりも高い不純物濃度を有するバッファ層をさらに含む、請求項１７〜２２のいずれか一項に記載の半導体装置。
24. 前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜２３のいずれか一項に記載の半導体装置。
25. 前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドからなる、請求項１〜２４のいずれか一項に記載の半導体装置。
26. 第１導電型のワイドバンドギャップ半導体からなる半導体層を表面から選択的にエッチングすることによりトレンチを形成する工程と、
    前記半導体層において前記トレンチの一部または全部に第２導電型の不純物を選択的に導入することにより、前記不純物が導入された部分に電界緩和層を形成する工程と、
    ＣＶＤ法により、前記トレンチを満たし、前記半導体層の前記表面が覆われるまで異種半導体を堆積させる工程と、
    堆積した前記異種半導体の一部をエッチバックすることにより、前記電界緩和層に接するように前記トレンチの底部から所定の高さ位置まで前記トレンチに埋め込まれ、前記半導体層の前記表面よりも一段低くされた頂面を有する異種半導体層を形成する工程と、
    前記半導体層との間にショットキー障壁を形成可能な金属を前記異種半導体層上に堆積させることにより、表面金属層を形成する工程とを含む、半導体装置の製造方法。

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