JP5531620B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置、特にトレンチ構造を有するショットキーバリアダイオード（以下、ＳＢＤと略記する)の構造に関する。
図１５に、トレンチ構造を有するＳＢＤであるＴｒｅｎｃｈ ＭＯＳ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙダイオード（以下、ＴＭＢＳダイオードと呼ぶ）の断面構造を示す。このＴＭＢＳダイオードの表面にはｎ型ドリフト層２と、ｎ型ドリフト層２とショットキー接合を形成するアノード電極３が形成されている。また導通時の電流の経路となる活性部２１に、内壁が酸化膜１１で覆われた活性部トレンチ１２が等間隔に形成されている。活性部トレンチ１２の内部には、アノード電極と同じ金属か、あるいは導電性のポリシリコンのような導電体が充填されている。ＴＭＢＳダイオードに逆バイアス電圧を印加すると、アノード電極３とｎ型ドリフト層２によるショットキー接合から空乏層が広がる。空乏層の深さがトレンチ底部よりも深くなると、トレンチ底部に形成されていてシリコンよりも誘電率が低い酸化膜１１に等電位線が集中するようになり、相対的にショットキー接合近傍の電界強度が低下する。その結果、バリア高さの低下現象を抑えてリーク電流が低減されるだけでなく、印加された電圧を酸化膜にも分担することができるようになる。そのため、周知のリサーフ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）効果により、従来のＳＢＤよりも耐圧を向上させることが出来る。また、前記リサーフ効果によりｎ型ドリフト層２のドーピング濃度も増加させることができるので、従来と同等のリーク電流で高耐圧にも関わらず、より低いオン抵抗を実現することが出来る。
アノード電極３の周辺領域には、耐圧構造部２２（活性部２１の外周側に形成された電界緩和領域のこと）が形成されている。アノード電極３の端部（以下、活性端部１９と呼ぶ）にはトレンチが形成されており、アノード電極３は、前記トレンチの内部に埋め込まれたポリシリコン１３の上部にて終端している。以下、活性端部１９に形成されたトレンチを、端部トレンチ７と呼ぶことにする。活性部トレンチ１２と端部トレンチ７の間にはｐ型ガードリング層５が形成され、アノード電極３と接続している。図示しないが、さらにこのｐ型ガードリング層５が省略された構造もある。ここで特にｐ型ガードリング層５が無い場合は、端部トレンチ７の内部に埋め込まれたポリシリコン１３の上面で活性端部１９が終端するようにして、活性端部１９がｎ型ドリフト層２と直に接しないようにする。こうすることで、活性端部１９近傍のｎ型ドリフト層２において、逆バイアス印加時に局所的に電界強度が増大することを防ぐ。
次に、活性部トレンチ１２の長手方向の端部の処理方法、および端部トレンチ７との位置関係について説明する。図１６−１および図１６−２は、従来の考え方による活性部トレンチ１２、端部トレンチ７の位置関係を示した平面図である。ここで、これらのトレンチに形成された側壁酸化膜およびトレンチに埋め込まれたポリシリコン１３の記載は省略し、図１６−１および図１６−２ではこれらを含んでいるものとする。図１６−１では、活性部トレンチ１２は隣接するもう一つの活性部トレンチ１２と、活性部トレンチ１２の長手方向の端部がつながるように処理している。つまり活性部トレンチ１２はドーナツ形状であり、互いに隣接している。このような端部処理は、トレンチゲートのＭＯＳＦＥＴもしくは同じくＩＧＢＴにおける細長い複数のトレンチゲートのレイアウトにて、しばしば見られる方法である。また、図１６−２に示すように、活性部トレンチ１２を長手方向の端部でそのまま終端させる方法もある。この場合、活性部トレンチ１２の端部は、そのトレンチの幅を直径とする半円形状にて終端させることになる。
特開２００２−５０７７３号公報
しかしながらこのような従来構造では、以下に示す問題が生じることが分かった。アノード電極３とカソード電極４の間に高い逆バイアスを印加したとき、活性部２１の端部トレンチ７の外周側底部近傍に電界が集中する。そのため、活性部２１ではなく図１５の中に記載した位置Ｑにおいてアバランシェ降伏が生じる。アバランシェ電流は活性部２１よりも耐圧構造部２２を主に流れるから、耐圧構造部２２にアバランシェ電流が集中する結果、耐圧が低下する。
その解決策として、トレンチ側壁の酸化膜１１を厚くする方法もある。しかしながら、例えば厚さが５０００Å以上の酸化膜１１を形成するには、酸化工程において１０００℃以上の温度を長時間にわたり保持しながらガス流を制御しなくてはならず、処理工程そのものが難しくなる。また高い逆バイアス電圧を印加しているときに、誘電率の低い酸化膜１１に等電位線が集中する。その結果、前述のような良好なリサーフ効果が得られず、ＴＭＢＳダイオードのメリットである高耐圧化およびリーク電流の低減効果が小さくなる。
更にｐ型ガードリング層５がアノード電極３と接している場合、以下の問題がある。オン動作時の順バイアス電圧の値が、ｐ型ガードリング層５とｎ型ドリフト層２にて形成されるｐｎ接合の内蔵電位を超えると、前記ｐｎ接合に順バイアスが印加され、少数キャリア（正孔）がｎ型ドリフト層２に注入される。その為に、オフ状態に切り替えるときには、蓄積された少数キャリアが掃き出されるので、逆回復時間が極めて大きくなる。よって、ｎ型ドリフト層２に接するｐ型ガードリングはＴＭＢＳダイオードのメリットの一つである高速動作を妨げる要因となる。
また、従来の活性部トレンチ１２の長手方向の端部の処理方法についても問題がある。図１６−１に示す終端処理をＴＭＢＳダイオードに適用した場合、逆バイアス印加時に同図内部に示す位置Ｍにおいて、電界強度が集中する。つまり活性部トレンチ１２の端部は、ある曲率半径を持って湾曲しているので、等電位線もこの形状を反映してドーナツ形状の外側に向かって広がるため、湾曲する。すると、電界強度は静電ポテンシャルの空間勾配に比例するから、直線状のストライプの形をした活性部トレンチ１２の内部よりも電界強度が増加する。さらに端部トレンチ７も含めて、隣接するトレンチから最も離れている位置Ｍでは、電界強度は最大となる。よってアバランシェが発生しやすくなるほか、位置Ｍにおいて、周知のショットキーバリアの低下現象により漏れ電流も増加する。さらに図１６−２に示す方法においては、活性部トレンチ１２の端部は、そのトレンチの幅を直径とする半円形状にて終端させることになるが、その曲率半径は極めて小さくなる。すると、前述したようにトレンチ端部にて、電界強度が極めて大きく増加する。さらに、活性部トレンチ１２の周辺の半導体層（ｎ型ドリフト層２）、熱酸化等により活性部トレンチ１２の側壁に形成された酸化膜１１、および酸化膜１１の内部に埋め込まれたポリシリコン１３の間に、応力が発生する（図１５を参照）。この応力は、前述のトレンチ端部の曲率半径の減少に従って増加するから、図１６−２中に示すように、メサ領域１８にクラック１４が頻繁に発生するようになる。
本発明は，かかる従来の問題点に鑑みてなされたもので，活性部の端部に形成されたトレンチにおいて、前記トレンチの外周側底部に集中する電界強度を緩和しながら、製造が容易であり、低い漏れ電流で耐圧が高く、少数キャリアの注入が抑えられた半導体装置を提供しようとするものである。
第１導電型の半導体基体からなるカソード層と、前記カソード層の一方の主面に該カソード層よりも低濃度の第１導電型半導体基体からなるドリフト層が設けられ、前記ドリフト層の上面に少なくとも１つの第１のトレンチと前記第１のトレンチを取り囲む端部トレンチが設けられ、前記第１のトレンチおよび前記端部トレンチには絶縁膜を介して第１の導電体が埋め込まれており、前記ドリフト層の上面に、前記導電体と接していて、且つ前記ドリフト層とショットキー接合をなすようにアノード電極が設けられ、前記カソード層の他方の主面にカソード電極が設けられている半導体装置において、前記アノード電極の外周側の端部は前記端部トレンチの第１の導電体と接しており、前記アノード電極と離間してフィールドプレートが設けられ、前記端部トレンチと離間して該端部トレンチを取り囲むように第２のトレンチが設けられ、前記第２トレンチには絶縁膜を介して第２の導電体が埋め込まれており、前記フィールドプレートは前記第２の導電体および前記端部トレンチと第２のトレンチの間のメサ領域における前記ドリフト層の表面と同電位に接続していることを特徴とする半導体装置にある。
上記発明における半導体装置の構造は、ＴＭＢＳダイオードの活性部と耐圧構造部について、以下の特徴を有する。
（１）活性部に１つ以上形成されている第１のトレンチを取り囲むように設けられた端部トレンチについて、アノード電極の端部が前記端部トレンチの内部に形成された導電体と接している。
（２）前記端部トレンチの外周側には、前記端部トレンチと離間し、且つ取り囲むように第２のトレンチが形成されている。
（３）アノード電極の外周部には、前記アノード電極とは離間するフィールドプレートが、前記端部トレンチと前記第２のトレンチの間におけるｎ型ドリフト層のメサ領域の表面の一部と、前記第２のトレンチの内部に形成されている導電体との両方と接するように形成されている。
上記構成とすることで、アノード電極とｎ型ドリフト層との接合に逆バイアス電圧が印加されると、前記第２のトレンチ近傍の電位は前記アノード電極よりも高くなる。このとき、前記端部トレンチと前記第２のトレンチとの間のメサ領域において、前記メサ領域におけるｎ型ドリフト層の表面がフィールドプレートと接する箇所の電位は、前記第２のトレンチ内部の導電体と同じ電位となる。その結果、前記アノード電極とｎ型ドリフト層とのショットキー接合から広がる空乏層が、前記フィールドプレートの電位に引っ張られる。このように耐圧構造部の表面近くにおいて、空乏層が前記表面に平行な方向に広がりやすくなり、前記端部トレンチの底部近傍の電界強度は緩和されることが可能となる。
上記発明について、より好ましい手段を説明する。
前記端部トレンチの外周側側壁から、前記フィールドプレートと前記ドリフト層が接している領域のチップ内周側端部（以下、この部分を位置Ｐと呼ぶ）までの距離Ｗ１が、前記位置Ｐから前記第２のトレンチのチップ内周側端部までの距離Ｗ２よりも小さいことが好ましい。
この場合には、前記活性端部のトレンチの外周側端部から前記位置Ｐまでの間隔が狭いので、逆バイアス時に広がる空乏層が、前記フィールドプレートの電位に一層強く引っ張られる。このため、低い逆バイアス電圧で空乏層が前記第２のトレンチに向かって広がることができるので、前記活性端部のトレンチ底部近傍の電界強度の緩和効果が強くなる。その結果、耐圧構造部へのアバランシェ電流の集中を防ぐことができる。
また、前記端部トレンチの幅は、前記第１のトレンチの幅よりも大きいことが好ましい。
導通時に無効領域となる前記第１のトレンチの幅は、できるだけ小さくすることが望ましい。一方で端部トレンチにおいては、アノード電極の端部が端部トレンチの内部に埋め込まれたポリシリコン等の導電体の領域にて終端していなければならない。よって端部トレンチの幅を第１のトレンチの幅よりも大きくすれば、アノード電極が安定に終端することができる。
また、前記第１のトレンチと前記端部トレンチの間に配設され、直線部分の長さが前記第１のトレンチの長さよりも短く、両端が前記端部トレンチ７の曲率半径よりも小さい半径にて湾曲し、且つ前記両端が前記第１のトレンチのうち最も端に設けられた前記第１のトレンチに接続する第３のトレンチを有することが好ましい。
この場合、通常では、活性部に形成された前記第１のトレンチ側壁の長手方向の端部は、チップ上面に対して湾曲し、且つその曲率半径が小さいため、逆バイアス印加時に空乏層が広がるときに、電界強度が増加する。よって上記の構成にすることで、前記第１のトレンチの長手方向の端部は存在しなくなるので、前述のような電界強度の集中は起きなくなる。
あるいはまた、前記活性部に形成された複数の第１のトレンチは、前記ドリフト層上面においてドーナツ形状をなし、その幾何学的中心が、前記第１のトレンチの中で前記アノード電極の最内周に形成された最小の直径を有するドーナツ形状のトレンチ内部に位置することが好ましい。
この場合では、前記活性部に形成された前記第１のトレンチはドーナツ型の形状をなしている。そのため、前記第１のトレンチにはその側壁の長手方向には端部が存在しない。さらに前記ドーナツ形状の第１のトレンチのチップ表面における幾何学的な重心の位置は、活性部の中心付近に形成された最内周の第１のトレンチの内部にあるように設けられている。よって上記のような長手方向端部の近傍における電界強度の集中は存在せず、前記電界強度の集中に起因した耐圧低下を防ぐことができる。
さらに前記端部トレンチもしくは前記第２のトレンチの両方もしくはどちらか一方と接続し、且つ前記フィールドプレートと接続し、前記ドリフト層の上面に形成されている第２導電型浮遊層が、前記アノード電極から離間するように配置され、且つ前記浮遊層の前記ドリフト層の上面からの深さは、前記端部トレンチもしくは第２のトレンチの両方もしくはどちらか一方の深さよりも深いとよい。
この場合では、逆バイアス時に広がる空乏層は、前記第２のトレンチよりも先に、前記浮遊層に達することができるため、さらに空乏層を外周側に引っ張る効果が強くなる。その結果、前記端部トレンチおよび第２のトレンチの底部近傍における電界強度は一層緩和される。また、このｐ型浮遊層はアノード電極とは接していないので、少数キャリアである正孔がドリフト層に注入されることなく、前記電界強度を緩和することができる。さらに、前記浮遊層の接合深さが前記第１もしくは第２のトレンチよりも深くなることで、空乏層は前記浮遊層のｐｎ接合から広がるため、前記接合深さよりも浅い位置にある前記トレンチ底部には空乏層がほとんど広がらない。そのため、前記トレンチ底部の電界強度がほとんど増加せず、耐圧をほぼ活性領域の構造のみで決めることが可能となる。
また、前記浮遊層は、前記第２のトレンチに接するとよい。
このようにすると、さらに空乏層がチップ外周に広がりやすくなり、その結果、活性部のみの耐圧値よりも耐圧構造部を含めた耐圧値を大きくすることができる。
他に、前記端部トレンチと前記第２のトレンチに挟まれている前記ドリフト層の表面に、前記ドリフト層の濃度よりも高濃度で且つ前記端部トレンチもしくは前記第２のトレンチの両方もしくはいずれか一方よりも浅い第１導電型表面層が形成されているとよく、さらにまた、前記表面層の最大濃度が、前記ドリフト層の示す値以上であり、且つ前記ドリフト層の示す値の１０倍以下であるとよい。
前記耐圧構造部に外部電荷が侵入してくる場合、前記表面層により前記メサ領域１８表面の帯電が生じにくくなり、ホールチャネルの形成もしくは電界強度分布の変化が起きず、耐圧もしくは漏れ電流が安定する。
このように上記本発明によれば、活性部の端部に形成されたトレンチの外周側底部に集中する電界強度を緩和しながら、製造が容易であり、低い漏れ電流で耐圧が高く、少数キャリアの注入が抑えられた半導体装置を実現することが出来る。
この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 従来例の半導体装置の要部特性断面図である。 この発明の実施の形態にかかる半導体装置の要部特性断面図である。 この発明の実施の形態にかかる半導体装置の要部特性断面図である。 この発明の実施の形態にかかる半導体装置の要部深さ方向における電気的特性を示した特性図である。 この発明の実施の形態にかかる半導体装置の要部深さ方向における電気的特性を示した特性図である。 従来例の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態および従来例にかかる半導体装置の電気的特性を示した特性関係図である。 この発明の実施の形態にかかる半導体装置の特性関係図である。 この発明の実施の形態および従来例にかかる半導体装置の電流−電圧特性を示した特性図である。 この発明の実施の形態にかかる半導体装置の電気的特性を示した特性関係図である。 この発明の実施の形態にかかる半導体装置の要部平面図である。 この発明の実施の形態にかかる半導体装置の要部斜視図である。 この発明の実施の形態にかかる半導体装置の要部平面図である。 この発明の実施の形態にかかる半導体装置の要部斜視図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 この発明の実施の形態にかかる半導体装置の要部断面図である。 従来例の半導体装置の要部断面図である。 従来例にかかる半導体装置の要部平面図である。 従来例にかかる半導体装置の要部平面図である。
以下、第１導電型をｎ型、第２導電型をｐ型とするが、ｎ型とｐ型を入れ替えても本発明は同様に動作する。また、下記実施例では、半導体装置であるＴＭＢＳダイオードについて、素子、もしくはチップという表現も用いているが、同じ対象を示している。
本発明の第１の実施例にかかるＴＭＢＳダイオードについて、図１を用いて説明する。
ｎ型半導体基板１の上面に、素子の耐圧を高く保持するためにｎ型半導体基板１よりも低濃度のｎ型ドリフト層２が形成されている。ｎ型ドリフト層２の上面には、電流を流す主経路となる活性部２１と耐圧構造部２２が形成されている。この耐圧構造部２２は、素子に逆バイアスが印加されチップ外周部に向かって空乏層が広がるときに、活性部２１の外周側に集中する電界強度を緩和するための領域である。活性部２１におけるチップ上面には、一定の周期でトレンチが配置されている（以下、活性部トレンチ１２と呼ぶ）。活性部トレンチ１２の側壁には、酸化膜１１が形成されており、さらに酸化膜１１の内部には、導電性のポリシリコン１３が埋め込まれている。酸化膜１１は、ｎ型ドリフト層２とポリシリコン１３を絶縁している。活性部２１の上面には、ｎ型ドリフト層２とショットキー接合をなすようにアノード電極３が形成されている。このとき、隣り合う活性部トレンチ１２の間のメサ部分の幅は、熱平衡状態でショットキー接合１６および隣接する両側の活性部トレンチ１２の側壁からｎ型ドリフト層２に広がっているビルトイン空乏層の幅Ｗｂｉの２倍よりも狭いことが好ましい。このようにすると、逆バイアス電圧を印加した時に、ショットキー接合１６および隣接する両側の活性部トレンチ１２の側壁から広がる空乏層がすぐにピンチオフ（異なる方向から広がった空乏層が結合して一つの空乏層のように広がること）することができる。その結果、ショットキー接合１６の電界強度が小さく抑えられるので、ショットキーバリア高さの低下現象がほとんど起きず、リーク電流の増加を抑えることができる。アノード電極３は、ポリシリコン１３とも接触しており、ポリシリコン１３とはオーミック接触をなしている。前述の活性端部１９をもう少し厳密に定義すると、活性端部１９とは、アノード電極３がｎ型ドリフト層２もしくはポリシリコン１３と接触している領域の端部となる。本発明の実施例１における活性端部１９は、必ずポリシリコン１３の内部にて終端するようにして、活性端部１９がｎ型ドリフト層２と直に接しないような構造とする。こうすることで、活性端部１９近傍のｎ型ドリフト層２において、逆バイアス印加時に局所的に電界強度が増大することを防ぐ。活性端部１９に形成されており、アノード電極を終端させているトレンチを、端部トレンチ７と呼ぶことにする。端部トレンチ７の上部には、層間絶縁膜６が形成され、チップ外周方向に伸長している。アノード電極３は層間絶縁膜６の上面にてチップ外周方向に伸長し、層間絶縁膜６の上面にて終端している。一方、端部トレンチ７よりもチップ外周側にある耐圧構造部２２には、端部トレンチ７と離間するように、ガードトレンチ８が形成されている。ガードトレンチ８の内部は、活性部トレンチ１２と同様に、トレンチ側壁に酸化膜が形成され、導電性のポリシリコン１３が埋め込まれている。さらに、ガードトレンチ８に埋め込まれたポリシリコン１３に接するように、導電性のフィールドプレート９が形成されている。このフィールドプレート９は、ガードトレンチ８の内部のポリシリコン１３だけではなく、端部トレンチ７とガードトレンチ８の間におけるｎ型ドリフト層２のメサ領域１８と、メサ領域１８上面の開口部にて接続している。
上記構成とすることで、アノード電極３とｎ型ドリフト層２との接合に逆バイアス電圧が印加されると、ガードトレンチ８近傍の電位はアノード電極３よりも高くなる。このとき、端部トレンチ７とガードトレンチ８の間のメサ領域１８において、ｎ型ドリフト層２がフィールドプレート９と接する箇所の電位は、ガードトレンチ８内部の導電性のポリシリコン１３と同じ電位となる。その結果、アノード電極３とｎ型ドリフト層２とのショットキー接合１６から広がる空乏層が、フィールドプレート９の電位に引っ張られる。こうして、耐圧構造部２２においても、空乏層がチップ外周に向かって広がりやすくなり、端部トレンチ７の底部近傍の電界強度は緩和される。
端部トレンチ７の外周側側壁から、フィールドプレート９とｎ型ドリフト層２が接している領域のチップ内周側端部（図１中の位置Ｐ）までの距離Ｗ１が、位置Ｐからガードトレンチ８のチップ内周側端部までの距離Ｗ２よりも小さいことが好ましい。この場合には、端部トレンチ７の外周側側壁から位置Ｐまでの間隔が狭められるので、逆バイアス時に広がる空乏層が、フィールドプレート９の電位に一層強く引っ張られる。このため、低い逆バイアス電圧で空乏層がガードトレンチ８に向かって広がることができるので、端部トレンチ７の底部近傍の電界強度に対する緩和効果が強くなる。その結果、耐圧構造部２２へのアバランシェ電流の集中を防ぐことができる。なお、Ｗ１とＷ２との間の関係については後述する。
次に、本発明の実施例１にかかる製造方法を記述する。以下では、定格電圧を１００ＶのＴＭＢＳダイオードとする。
含有する砒素の濃度が１×１０19／ｃｍ3以上で厚さが５００μｍであり、ＣＺ法にて形成されたｎ型半導体基板１のミラー研磨面を上面とする。前記ｎ型半導体基板１の上面に、含有するリンの濃度が４×１０15／ｃｍ3であるｎ型ドリフト層２を、エピタキシャル成長法により堆積する。続いて、ｎ型ドリフト層２の上面に熱酸化膜を４０００Å成長させる。続いて、熱酸化膜にフォトリソグラフによりパターニングおよびエッチング（主に異方性ドライエッチング）を行って、トレンチエッチングのための酸化膜マスクを形成する。続いて、異方性エッチングにより、酸化膜マスクの開口部からシリコンをエッチングし、トレンチを形成する。続いてトレンチ側壁に熱酸化膜を３０００Å形成する。次に、リンがドープされたポリシリコンを化学気相成長（ＣＶＤ）法等にて堆積する。続いて、ポリシリコンをエッチングし、ポリシリコン１３がトレンチ内部のみに残るようにする。次に、ＢＰＳＧ（ボロン・リンガラス）、ＨＴＯ等の層間絶縁膜を、ＣＶＤ法等にて堆積する。続いて、パターニングおよびエッチングにて、ｎ型ドリフト層２とアノード電極３もしくはフィールドプレート９を接続する領域において、層間絶縁膜を開口する。続いて、アノード電極３となる金属を、スパッタリング法もしくは蒸着法により形成する。金属の選定は、周知の金属（モリブデン、チタン、タングステン、白金、パラジウム等）と、半導体（シリコン、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等）とのショットキー接合により決まるバリア高さを考慮し、定格電圧に合わせて適宜行う。実施例１では、ニッケルを用いた。続いて、アノード電極３をパターニングおよびエッチングする。さらにポリイミド膜もしくは窒化シリコン膜等を堆積し、パターニングおよびエッチングを行い、図示しないパシベーション膜を形成する。次にｎ型半導体基板１の下面からバックグラインドを行い、ｎ型ドリフト層２およびｎ型半導体基板１を含めた残り厚さを３００μｍにする。続いて、前記グラインド面にスパッタリングもしくは蒸着法により、カソード電極４を形成する。最後に、ダイアモンドカッター等により、ウェハーをダイシングし、個々のチップに切り分ける。なお、上記工程の順番については、本発明の実施例を製造できる範囲で一部を入れ替えても構わない。
ここで、トレンチ内部のポリシリコン１３は、トレンチ内部の電位をアノード電極３と同電位にするために用いられている。そのため、トレンチの内部を埋め込む材料は導電性を示せばよく、例えばアルミニウムおよびアルミニウムとシリコンの合金、あるいはアノード電極３と同じ金属、あるいはシリコンよりも融点の高い白金等の高融点金属であっても構わない。また、前述の製造方法の記述では、定格電圧を１００Ｖと想定していたが、それ以外の定格電圧（３０、５０、２００Ｖ等）でも構わない。この場合、ｎ型ドリフト層２の厚さ、ドーピング濃度、およびアノード電極３用の金属等を、必要に応じて適宜調整もしくは選択すればよい。
次に、本発明の実施例１のＴＭＢＳダイオードと従来型のＴＭＢＳダイオードにおける、１００Ｖの逆バイアス電圧を印加した時の電位分布および断面電界強度分布の比較を行う。
図５−１および図５−２は、逆バイアス電圧を１００Ｖ印加したときの、チップ表面に対して垂直に切った断面における等電位線１５の分布（または静電ポテンシャル分布ともいう）を示した図である。図５−１が従来型のＴＭＢＳダイオードで、図５−２が実施例１のＴＭＢＳダイオードである。特に図５−２のチップ上面には、活性部トレンチ１２、端部トレンチ７、ガードトレンチ８、層間絶縁膜６、アノード電極３およびフィールドプレート９のチップ表面上における仕上がり寸法（プロセスを完了したあとの寸法のこと。フォトマスクにおける寸法から、エッチングされた部分を考慮した寸法である）を記載した。図５−１の構造の特徴は、端部トレンチ７内部のポリシリコン１３に接続されたアノード電極３自体が、耐圧構造部２２においてもフィールドプレート９の機能を持つことである。つまり、耐圧構造部２２のフィールドプレート９は、常にアノード電極３と同じ電位である。その結果、端部トレンチ７の底部外周側に等電位線１５が密に分布するものの、フィールドプレート９の横方向の長さに渡って等電位線１５がチップ外周の向きに引っ張られていることがわかる。このことが、端部トレンチ７底部近傍の等電位線１５の集中具合を緩和している。一方で、層間絶縁膜６の内部には、０〜６０Ｖにわたる等電位線１５が入り込んでいる。これは、酸化シリコンである層間絶縁膜６の比誘電率（３．９）がシリコンの値（１１．９）よりも小さいためである。よってフィールドプレート９の長さを、図５−１のように十分長くしても（本図では約１６μｍ）、端部トレンチ７の底部外周側における等電位線１５の集中具合の緩和は、まだ十分ではない。一方、図５−２に示す実施例１の構造では、端部トレンチ７の底部外周側における等電位線１５が、図５−１にしめす従来型の構造と比べて、その集中具合が緩和されている。端部トレンチ７の底部近傍の電位も４５Ｖであり、従来構造と比べて１５Ｖ小さくできている。端部トレンチ７とガードトレンチ８の間におけるｎ型ドリフト層２の領域（メサ領域１８）の等電位線１５を見ると、ガードトレンチ８の底部（下面の方向）に向かって湾曲していることがわかる。これは、ガードトレンチ８内部と接続しているフィールドプレート９がメサ領域１８にも接続していることで、メサ領域１８の表面電位がガードトレンチ８内部の電位に固定されているためである。つまり、ガードトレンチ８がフィールドプレート９を介してメサ領域１８の電位を引っ張ることで、端部トレンチ７の底部の等電位線１５の集中具合を、緩和しているのである。
等電位線１５の緩和の度合いは、電界強度分布を見ればよく分かる。図６は、図５−１および図５−２それぞれの内部において、位置Ｒ１からＲ２に渡って切断したときの、切断線に沿った電界強度分布を示した図である。円形のマーカーを伴った太い線が実施例１の場合で、細い線のみの方が従来例である。横方向距離が５μｍの位置、すなわち端部トレンチ７のチップ外周側におけるトレンチ底部の電界強度が最大値である。実施例１の最大電界強度は４．３×１０5Ｖ／ｃｍであり、従来型フィールドプレート構造の値に比べておよそ１４％減少していることがわかる。アバランシェによるインパクトイオン化率は電界強度に極めて敏感であり、例えば電界強度が２０％程度増えると、インパクトイオン化率は５〜１０倍高くなる。よって上記の最大電界強度の削減は、耐圧構造部２２によるアバランシェの発生を防ぐ上で、極めて大きな効果となる。
ここで図５−２に示すように、端部トレンチ７もしくはガードトレンチ８の幅は、活性部トレンチ１２の幅よりも大きいほうが好ましい。活性部トレンチ１２それ自体は、順方向電流の通電時においては電流経路とはならないから、無効領域となる。よって活性部トレンチ１２の幅は、プロセス・デザインルールによって許容される最も小さい幅にて形成することが好ましい。一方、端部トレンチ７においては、図１にて示しているようにアノード電極３の端部（活性端部１９）が端部トレンチ７の内部に埋め込まれたポリシリコン１３の上部にて終端している必要がある。またガードトレンチ８についても、フィールドプレート９がガードトレンチ８の内部に埋め込まれたポリシリコン１３の上部にて終端している必要がある。よって端部トレンチ７もしくはガードトレンチ８の幅は、ある程度広く確保する必要があり、活性部トレンチ１２よりも大きい幅にすれば、アノード電極３もしくはフィールドプレート９の端部がそれぞれ安定に終端することができる。よって端部トレンチ７もしくはガードトレンチ８の幅は、活性部トレンチ１２よりも大きいほうが好ましい。
次に、本発明の実施例１の構造が、従来のフィールドプレート構造をＴＭＢＳダイオードの耐圧構造として採用した場合に比べて、耐圧の確保という点でどれだけ優れているかについて、説明する。図８−1は、従来のフィールドプレート構造をＴＭＢＳダイオードの耐圧構造として採用した場合について、活性部２１から耐圧構造部２２までの断面を示した図である。前述したようにＴＭＢＳダイオードにおいて、ｐ型ガードリング層５を用いずに耐圧構造部２２を形成する場合は、アノード電極３の活性端部１９の部分を、端部トレンチ７における導電性のポリシリコン１３の内側の領域にて終端させる必要がある。そして、端部トレンチ７底部のチップ外周側における電界強度を緩和するために、フィールドプレート９の長さをチップ外周側に伸ばす必要がある。そこで、端部トレンチ７に最隣接する活性部トレンチ１２の中心から、フィールドプレート９のチップ外周側端部までの長さをＬEとする。このＬEを変化させたときの従来型フィールドプレート構造の示す耐圧を、実施例１の構造の耐圧と比較したグラフを、図８−２に示す。従来型フィールドプレート構造にてＬEを長くすると、図８−２のようにＬEが４０μｍ以上で耐圧値が１０８Ｖに飽和する。これは、層間絶縁膜６に等電位線が吸収されるため、４０μｍ以上にＬEを伸ばしても電界強度が緩和されないからである。よってＬEは最低でも４０μｍは必要となる。一方、ＬEを２０μｍとして形成した実施例１では、耐圧は１１５Ｖを示し、従来型フィールドプレート構造でＬE＞４０μｍよりも６％高くできる。したがって、耐圧構造部２２の長さを格段に縮小しても、耐圧を高く確保することが可能となる。
次に、本発明の実施例１における作用効果のポイントについて説明する。本発明の実施例１のポイントは、以下の通りである。つまり前述のように、端部トレンチ７とガードトレンチ８の間のメサ領域１８の表面を、ガードトレンチ８の内部に埋め込まれた導電性のポリシリコン１３と同電位のフィールドプレート９と接続して、メサ領域１８の電位をガードトレンチ８に固定することである。活性端部１９から、フィールドプレート９とｎ型ドリフト層２が接している領域のチップ内周側端部（以下、この部分を位置Ｐと呼ぶ）までの距離をＷ１、位置Ｐからガードトレンチ８のチップ内周側端部までの距離をＷ２（いずれも図１に記載）とする。つまり、Ｗ１はメサ領域１８の表面において、層間絶縁膜６で覆われている領域の長さである。一方、Ｗ２は同じくメサ領域１８の表面において、ｎ型ドリフト層２がフィールドプレート９に接している領域の長さとなる。このとき、Ｗ１とＷ２の相対関係が重要になる。図９は、Ｗ１およびＷ２の比（Ｗ２／Ｗ１）と、素子耐圧との関係を示すグラフである。Ｗ１を２．０μｍとしている。Ｗ２がＷ１よりも小さい場合、耐圧は図８−２に示した値（１１５Ｖ）よりも急激に小さくなっている。この理由は、以下の通りである。フィールドプレート９とメサ領域１８が接する領域の長さＷ２が短くなると、ガードトレンチ８がフィールドプレート９を介してメサ領域１８の電位を引っ張る効果が弱くなる。その結果、等電位線１５が層間絶縁膜６から外部に抜け出て、端部トレンチ７の底部の電界強度が高くなる。よって、Ｗ２はＷ１よりも長いことが望ましい。さらにＷ２をＷ１よりも長くすると、耐圧は増加して１１９Ｖとなり、且つＷ２がＷ１の２倍以上においてほぼ飽和する。つまりＷ２の長さがＷ１の２倍の長さで、メサ領域１８の電位を引っ張る効果が最大となり、且つ安定するようになる。よって、Ｗ２はＷ１の２倍以上であることが、一層好ましい。
なお実際の設計では、端部トレンチ７とガードトレンチ８に挟まれたメサ領域１８は、チップの表面において、主に環状に配置される。このとき環状のメサ領域１８の一部にＷ１＞Ｗ２となる部分が少々あってもよく、実際の耐圧が、上記のようにＷ１＜Ｗ２の値から大きく減少していなければよい。
ガードトレンチ８をｎ型ドリフト層２と接続せずに、端部トレンチ７とガードトレンチ８間のメサ領域１８を浮遊電位とした場合では、以下のような問題がある。メサ領域１８を電位的に浮遊とした場合、逆バイアス印加時に空乏層が広がるとき、等電位線１５は端部トレンチ７の側壁に形成された酸化膜１１及び層間絶縁膜６から外部に抜け出るため、ガードトレンチ８がメサ部分の等電位線を引っ張ることが出来ない。その結果、実質的にガードトレンチ８が無いことと同じ状態となり、端部トレンチ７の底部に電界強度が局所的に増加する。その結果、低い電圧値でアバランシェが発生し、耐圧が活性部２１のみの耐圧値よりも低下する。また、トレンチ作製時に何らかの要因で浮遊電位であるはずのガードトレンチ８が帯電した場合も、同様に耐圧低下の要因となる。
図２は、本発明の実施例２にかかるＴＭＢＳダイオードの断面を示す図である。実施例１との相違点は、活性部２１に活性部トレンチ１２を形成せず、端部トレンチ７のみとしたことである。ＴＭＢＳダイオードの活性部トレンチ１２は、それ自体は電流経路ではないので、導通時は無効領域である。例えばＴＭＢＳダイオードを小電流容量用途として定格電流を小さくする場合（例えば１Ａ以下）、活性部２１の面積が小さくなり、無効領域である活性部トレンチ１２が占める面積の割合が大きくなることがある。その場合は、あえて活性部２１にトレンチを形成しなくても、実施例２のように端部トレンチ７さえあれば、耐圧は十分確保でき、しかも順電圧降下を小さくできる。
次に、本発明の実施例３にかかるＴＭＢＳダイオードについて、図３を用いて説明する。図３は、実施例３にかかるＴＭＢＳダイオードの断面図である。実施例３の実施例１との相違点は、以下の通りである。端部トレンチ７とガードトレンチ８の間に、ｐ型浮遊層１０が形成されている。ｐ型浮遊層１０は端部トレンチ７に接している。ｐ型浮遊層１０とｎ型ドリフト層２およびガードトレンチ８内のポリシリコン１３は、フィールドプレート９を介して接続されている。逆バイアス時に広がる空乏層は、ガードトレンチ８よりも先に、ｐ型浮遊層１０に達することができるため、空乏層（等電位線）をチップ外周側に引っ張る効果がさらに強くなる。その結果、端部トレンチ７およびガードトレンチ８の底部近傍における電界強度はさらに緩和される。さらに重要な特徴は、ｐ型浮遊層１０はアノード電極３とは接続せずに離間していることである。つまりｐ型浮遊層１０はアノード電極３とは接していないので、少数キャリアである正孔がドリフト層に注入されることなく、電界強度を緩和することができる。また、ｐ型浮遊層１０におけるｎ型ドリフト層２の上面からの深さは、端部トレンチ７もしくはガードトレンチ８の深さより浅くてもよいが、図３のように端部トレンチ７よりも深くすることが好ましい。ｐ型浮遊層１０の接合深さが端部トレンチ７もしくはガードトレンチ８よりも深くなると、空乏層はｐ型浮遊層１０のｐｎ接合から広がるようになる。そのため、接合深さよりも浅い位置にある端部トレンチ７もしくはガードトレンチ８の底部には、空乏層がほとんど広がらない。その結果、端部トレンチ７底部の電界強度がほとんど増加せず、耐圧をほぼ活性領域の構造のみで決めることが可能となる。
図１０−１は、従来型フィールドプレート構造と本発明の実施例１および実施例３における、逆バイアス電圧印加時の電流−電圧カーブを示した図である。ここでＬEはいずれも２０μｍである。アバランシェ電流が流れて漏れ電流が急激に増加する電圧を耐圧と定義すると、従来型フィールドプレート構造の耐圧は１０４Ｖ、実施例１は１１５Ｖ、実施例３は１２０Ｖである。この耐圧値を比較したグラフを、図１０−２に示す。
ここで、活性部２１のみの構造で耐圧値を算出すると、１１５Ｖとなる。つまり、従来型フィールドプレート構造の耐圧は活性部２１のみで決まる理想耐圧値よりも小さくなり、実施例１では活性部２１の値と同じ、そして実施例３では活性部２１のみの値よりも５Ｖ高くなっていることが分かる。これは、本発明の実施例３において新たに発見した効果であり、以下にこの効果について説明する。実施例３について、逆バイアス電圧を１００Ｖ印加した時の静電ポテンシャル分布を、図５−３に示す。図５−３から、端部トレンチ７からガードトレンチ８にかかるメサ領域１８の電位が、ｐ型浮遊層１０により外周部に押し出され、ガードトレンチ８近傍の電位が図５−２に示す実施例１の構成と比べて低くなっていることがわかる。すなわち、ガードトレンチ８によりメサ領域１８の電位がガードトレンチ８側に引っ張られるだけでなく、ｐ型浮遊層１０がさらにメサ領域１８の電位の引っ張りをアシストする効果が発生している。このときの位置Ｒ１からＲ２に渡る断面上の電界強度分布を、図７に示す。マーカー付の太い線が実施例３である。横方向距離が５μｍの位置、つまり端部トレンチの底部における電界強度は、従来型フィールドプレート構造の同位置の値に比べて、６０％にまで低減できている。このため、耐圧構造部２２ではアバランシェ電流はもはや発生しないと考えることができる。さらに活性部２１で発生したアバランシェ電流は、耐圧部であるチップ外周側に分散するから、活性部２１のみのアバランシェ電流と比べて、その電流密度を小さくできる。アバランシェ降伏は、アバランシェ電流による正帰還の増幅現象であるから、ＴＭＢＳダイオードの場合、アバランシェ電流は活性部２１の小さなセルピッチ（約３μｍ）に集中することになり、増幅が起きやすい。一方、実施例３のようにもはやアバランシェ電流が発生しない耐圧構造部２２が隣接していると、アバランシェ電流は活性部２１から耐圧構造部２２に分散し、アバランシェ電流の活性部２１における増幅作用は緩和される。よって逆バイアス電圧を活性部２１のみの耐圧値よりも若干高い電圧まで上げることができる。これが、活性部２１のみの耐圧値よりも実施例３の耐圧が高くなった理由である。
本発明のように浮遊のｐ型浮遊層１０を設けることで、さらに以下のメリットがある。つまり、チップの耐圧が活性部２１のみの値よりも増加する分を、活性部２１におけるｎ型ドリフト層２のドーパント濃度を上げるか、あるいはｎ型ドリフト層２の厚さを小さくすることに還元することが可能となる。その結果、従来型の耐圧構造では得られない、よりオン抵抗の小さいＴＭＢＳダイオードとすることが可能となる。
図４は、本発明の実施例４にかかるＴＭＢＳダイオードの断面を示す図である。実施例３との相違点は、ｐ型浮遊層１０を、端部トレンチ７だけでなく、ガードトレンチ８にも接するように形成した点である。このようにすると、さらに空乏層がチップ外周に広がりやすくなり、その結果、活性部２１のみの耐圧値よりも耐圧構造部２２を含めた耐圧値を大きくすることができる。
次に、活性部トレンチ１２の長手方向の端部の処理方法、およびその端部トレンチ７もしくはガードトレンチ８との好ましい位置関係について説明する。
図１１−１は、実施例５にかかる活性部２１および耐圧構造部２２の構造を示す、平面図である。この構造を斜めから見ると、図１１−２に示すような構造となる。実施例５における活性部トレンチ１２は、ストライプの形状である。ストライプ状の活性部トレンチ１２の長手方向端部は、端部トレンチ７に接続している。一方、活性部トレンチ１２と端部トレンチ７の間には、活性部トレンチ１２の長さよりも短い長さの活性湾曲トレンチ２０が設けられている。この活性湾曲トレンチ２０の両端は、端部トレンチ７のコーナーにて湾曲している部分の曲率半径よりも小さい半径にて湾曲しており、且つ両端は活性部トレンチ１２の中で最も端に設けられたトレンチに接続している。このようにすると、上述の図１６−１に示したようなトレンチの長手方向における曲率半径の小さい端部をチップ上面から無くすることができる。よって、電界強度の増加やクラック等を十分減らすことが可能となる。
さらに、活性部トレンチ１２の長手方向の端部の処理方法、およびその端部トレンチ７もしくはガードトレンチ８との好ましい位置関係を、本発明の実施例６のようにしてもよい。図１２−１は、実施例６にかかる活性部２１および耐圧構造部２２の構造を示す、平面図である。この構造を斜めから見ると、図１２−２に示すような構造となる。本構造は活性部トレンチ１２についても、端部トレンチ７もしくはガードトレンチ８と同様に、ドーナツ形状としている。そして、全ドーナツ形状を有するトレンチの幾何学的重心は、チップの中心近傍に形成した最内周の活性部トレンチ１２によって囲まれたメサ領域１８にくるように、活性部トレンチ１２を配置する。このようにすると、全ての活性部トレンチ１２の終端は無くなり、等しい間隔で互いに隣接する。よって電界強度はトレンチが湾曲している隅の位置（以下、コーナー部と呼ぶ）だけで大きくなり、しかもその曲率半径を大きめにすれば、前記電界強度の増加分は無視できる。活性部トレンチ１２の曲率半径は、例えば活性部トレンチ１２のピッチ（隣り合う活性部トレンチ１２の繰り返し配置の単位周期、以下トレンチピッチ）以上であれば、コーナー部における電界集中も十分抑えられる。また、活性部トレンチ１２のドーナツ形状は、四辺形のコーナー部を図１２−１に図示するように面取りした形状でもよいし、円形（真円もしくは楕円等）でも構わず、形状において最も曲率半径の小さいところが、前述のトレンチピッチ程度であればよい。ただし、トレンチの平面形状が円形の場合、チップ（四辺形）の四隅の近傍では、無効領域の面積が大きくなるので、前述のように四辺形のコーナー部を面取りしてまるめた形状であることが望ましい。また、コーナー部の曲率半径も、トレンチピッチの１０００倍以下であれば、無効領域の占める割合を３％以下まで低減し、無効領域の存在を無視することが可能となる。また、コーナー部の好ましい曲率半径の範囲（トレンチピッチの等倍すなわち同値以上で１０００倍以下）の適用は、実施例６にとどまらない。例えば、実施例５の端部トレンチ７もしくはガードトレンチ８、もしくは活性部トレンチ１２のうち端部トレンチ近傍にあるトレンチのコーナー部曲率半径に適用しても構わない。そのようにすれば、あらゆるトレンチにおいて、トレンチ端部の電界集中およびクラック発生に対する抑止効果を奏することができる。
ここで、実施例５および６について、端部トレンチ７とガードトレンチ８の断面形状の説明をする。図１１−１、図１１−２、図１２−１、および図１２−２の各図に示す位置ＡからＡ'までの断面形状を、図１３−１に示す。また図１１−１および図１１−２に示す位置ＢからＢ' までの断面形状を、図１３−２に示す。図１３−１の断面の方向は、互いに平行に並ぶ端部トレンチ７およびガードトレンチ８の長手方向に対して垂直に交わる箇所の断面であり、例えば図１等に示す図と同じ形状となる。一方、図１３−２は、活性部トレンチ１２が端部トレンチ７と垂直に交わる位置の断面である。この場合、線Ｂ−Ｂ'において、活性部トレンチ１２が長手方向に続く形状ではあるが、端部トレンチ７のチップ外周側の終端形状は、例えば図１等に示す図と同じ形状である。したがって、端部トレンチ７とガードトレンチ８との間のメサ領域１８、およびメサ領域１８とフィールドプレート９およびガードトレンチ８内部のポリシリコン１３とのそれぞれの接続形態も、図１３−１と同じものとなる。よって、活性部トレンチ１２と端部トレンチ７の接続形態によらず、本発明の作用効果は同じように奏することができ、活性部トレンチ１２の端部の処理により特定な部分に電気的に弱い部分が生じることを防ぐことができる。
次に、本発明の実施例７にかかるＴＭＢＳダイオードについて、図１４を用いて説明する。実施例７の実施例１との相違点は、端部トレンチ７とガードトレンチ８の間のメサ領域１８表面に、ｎ型ドリフト層２よりも高濃度のｎ型表面層１７を形成した点である。ｎ型表面層１７の濃度は、例えばｎ型ドリフト層２の２倍〜１０倍程度の濃度とする。ｎ型表面層１７があると、チップ外部から電荷がチップ表面に侵入してきたとき、メサ領域１８の表層が帯電し、等電位線１５の分布が変化することがある。このとき、例えばメサ領域１８の表層にホールのチャネルが形成され、それがリーク電流の増加をもたらすほか、電界強度分布が変化し、メサ領域１８の表層に局所的に大きな電界強度の集中部分が発生し、耐圧が低下することがある。本発明の実施例７に示すｎ型表面層１７を形成すると、外部電荷の侵入時に、メサ領域１８の表層のｎ型ドーパント濃度が高いので、帯電が生じ難くなる。そのため、外部電荷の侵入時に上記におけるホールチャネルの形成もしくは電界強度分布の変化が起き難く、耐圧もしくは漏れ電流が安定する。上記の効果は、ｎ型表面層１７の最大濃度が、ｎ型ドリフト層２よりも大きければよく、およそ２倍以上となれば、十分な効果を奏するようになる。ただし、等電位線は高濃度のｎ型表面層１７を横切るから、濃度によっても等電位線の分布が変化する。ｎ型表面層１７の濃度がｎ型ドリフト層２の１０倍よりも高いと、ｎ型表面層１７で電界が集中し、耐圧が低くなる。よってｎ型表面層１７はｎ型ドリフト層２の１０倍以下であることが好ましい。またｎ型表面層１７の深さが端部トレンチ７もしくはガードトレンチ８のどちらかよりも深くなると、同様に等電位線分布が変化して、局所的な電界集中が生じ易くなる。よって、の深さは、端部トレンチ７もしくはガードトレンチ８のどちらかもしくは両方よりも、浅いほうが良い。
さらに、図示しないが、実施例３の図３に示した構造において、端部トレンチ７とガードトレンチ８の間のメサ領域１８において、ｐ型浮遊層１０が形成されていない領域にｎ型表面層１７を形成しても良い。この場合、ｎ型表面層１７はフィールドプレート９にのみ接しており、層間絶縁膜６からは離間するように形成する。このようにすると、等電位線はｐ型浮遊層１０からほぼ直接的にガードトレンチ８に向かって伸びるため、ｎ型表面層１７を横切らなくなる。よってｎ型表面層１７の最大濃度を、上記の場合よりもさらに高濃度にすることができ、耐圧は外部電荷に対して一層安定にすることが可能となる。
１ ｎ型半導体基板
２ ｎ型ドリフト層
３ アノード電極
４ カソード電極
５ ｐ型ガードリング層
６ 層間絶縁膜
７ 端部トレンチ
８ ガードトレンチ
９ フィールドプレート
１０ ｐ型浮遊層
１１ 酸化膜
１２ 活性部トレンチ
１３ ポリシリコン
１４ クラック
１５ 等電位線
１６ ショットキー接合
１７ ｎ型表面層
１８ メサ領域
１９ 活性端部
２０ 活性湾曲トレンチ
２１ 活性部
２２ 耐圧構造部

Claims (10)

  1. 第１導電型の半導体基体からなるカソード層と、
    前記カソード層の一方の主面に該カソード層よりも低濃度の第１導電型半導体基体からなるドリフト層が設けられ、
    前記ドリフト層の上面に少なくとも１つの第１のトレンチと前記第１のトレンチを取り囲む端部トレンチが設けられ、
    前記第１のトレンチおよび前記端部トレンチには絶縁膜を介して第１の導電体が埋め込まれており、
    前記ドリフト層の上面に、前記導電体と接していて、且つ前記ドリフト層とショットキー接合をなすようにアノード電極が設けられ、
    前記カソード層の他方の主面にカソード電極が設けられている半導体装置において、
    前記アノード電極の外周側の端部は前記端部トレンチの第１の導電体と接しており、
    前記アノード電極と離間してフィールドプレートが設けられ、
    前記端部トレンチと離間して該端部トレンチを取り囲むように第２のトレンチが設けられ、
    前記第２トレンチには絶縁膜を介して第２の導電体が埋め込まれており、
    前記フィールドプレートは前記第２の導電体および前記端部トレンチと第２のトレンチの間のメサ領域における前記ドリフト層の表面と同電位に接続していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記端部トレンチの外周側側壁から、前記フィールドプレートと前記ドリフト層が接する領域の内周側端部の位置Ｐまでの距離Ｗ１が、
    前記位置Ｐから前記第２のトレンチの内周側端部までの距離Ｗ２よりも小さいことを特徴とする半導体装置。
  3. 請求項１もしくは２のいずれか１項に記載の半導体装置において、前記端部トレンチの幅は、前記第１のトレンチの幅よりも大きいことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか１項に記載の半導体装置において、前記第１のトレンチと前記端部トレンチの間に配設され、直線部分の長さが前記第１のトレンチの長さよりも短く、両端が前記端部トレンチ７の曲率半径よりも小さい半径にて湾曲し、且つ前記両端が前記第１のトレンチのうち最も端に設けられた前記第１のトレンチに接続する第３のトレンチを有することを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか１項に記載の半導体装置において、
    前記第１のトレンチは前記ドリフト層の上面においてドーナツ形状をなしており、
    前記ドーナツ形状をなす第１のトレンチの幾何学的重心は、該第１のトレンチのうち最内周に形成された前記第１のトレンチの内部に位置することを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか１項に記載の半導体装置において、
    前記端部トレンチもしくは前記第２のトレンチの両方もしくはどちらか一方と接続し、
    且つ前記フィールドプレートと接続し、前記ドリフト層の上面に形成されている第２導電型浮遊層が、前記アノード電極から離間するように配置され、
    且つ前記浮遊層の前記ドリフト層の上面からの深さは、前記端部トレンチもしくは第２のトレンチの両方もしくはどちらか一方の深さよりも深いことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    該浮遊層は、前記端部トレンチおよび前記第２のトレンチの両方に接することを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか１項に記載の半導体装置において、前記端部トレンチと前記第２のトレンチに挟まれている前記ドリフト層の表面に、前記ドリフト層の濃度よりも高濃度で且つ前記端部トレンチもしくは前記第２のトレンチの両方もしくはいずれか一方よりも浅い第１導電型表面層が形成されていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、前記表面層の最大濃度が、前記ドリフト層の示す値以上であり、且つ前記ドリフト層の示す値の１０倍以下であることを特徴とする半導体装置。
  10. 前記フィールドプレートは前記第２の導電体および前記端部トレンチと第２のトレンチの間のメサ領域における前記ドリフト層の表面とショットキー接合をなしていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置
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