CN111883527B - 一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片 - Google Patents

一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片 Download PDF

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Abstract

本发明公开了一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，所述芯片上布局有至少两个相互垂直设置的沟槽基本单元，所述沟槽基本单元包括外围沟槽、环形隔离平台和由环形隔离平台将其与所述外围沟槽隔离的有源区，所述有源区包括多列有源区沟槽、将所述多列有源区沟槽连接并封闭的连接沟槽和位于相邻的两列有源区沟槽之间并由连接沟槽封闭的有源区平台。本发明提出两种适用于八英寸或者十二英寸等大尺寸晶圆制造的沟槽型肖特基势垒芯片布局方案，以显著减小沟槽刻蚀、高温氧化及多晶淀积所致的晶圆整体型变，有利于芯片加工及良率提升。第一种方案以沟槽方向90°翻转布局为特征，第二种方案以沟槽方向360°旋转对称布局为特征。

Description

一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片
技术领域
本发明涉及半导体制造领域，具体涉及一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片。
背景技术
传统沟槽型肖特基势垒器件制造以一次沟槽刻蚀、一次氧化物淀积以及一次多晶硅填充为基本特征，具有沟槽刻蚀、炉管氧化工艺能力的晶圆厂均可以批量生产。
沟槽型肖特基势垒芯片制造工艺中，其沟槽刻蚀深度可达1-5um，沟槽宽度0.5-1.5um，沟槽间距1-3um，对于五寸或者六寸晶圆，因晶圆尺寸相对较小，沟槽刻蚀、高温氧化及多晶淀积所致应力引起的晶圆整体变形较小，尚不足以对后续加工带来重大困难。然而，对于八英寸或者十二英寸晶圆，上述工艺引起的晶圆整体型变可达数毫米，而且有一定概率呈不规则状，这种型变对后续加工十分不利，可能导致加工设备误操作甚至碎片，或者即便加工完成，芯片良率也难以保证。针对此类状况，本发明提出两种方案以显著减小大尺寸晶圆在加工沟槽型肖特基势垒芯片中的整体型变。
发明内容
为了克服现有技术的不足，本发明提供一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，其提出两种方案以显著减小大尺寸晶圆在加工沟槽型肖特基势垒芯片中的整体型变。
本发明的技术方案：
一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，所述芯片上布局有至少两个相互垂直设置的沟槽基本单元，所述沟槽基本单元包括外围沟槽、环形隔离平台和由环形隔离平台将其与所述外围沟槽隔离的有源区，所述有源区包括多列有源区沟槽、将所述多列有源区沟槽连接并封闭的连接沟槽和位于相邻的两列有源区沟槽之间并由连接沟槽封闭的有源区平台。
进一步地，所述沟槽基本单元的数量为两个，两个沟槽基本单元呈上下或左右排列，两个沟槽基本单元的外围沟槽连成一片。
进一步地，所述沟槽基本单元的数量为四个，四个沟槽基本单元分处于四个象限内，相邻的两个沟槽基本单元相互垂直，四个沟槽基本单元的外围沟槽连成一片。
进一步地，所述外围沟槽的四角设有圆弧形拐角，所述环形隔离平台的四角设有圆弧形拐角，所述有源区的四角设有圆弧形拐角。
进一步地，所述有源区平台中位于最外侧的两个有源区平台的长度短于其他有源区平台。
进一步地，所述芯片上的同一方向上的多个沟槽基本单元的环形隔离平台的长度相同、宽度相同。
与现有技术相比，本发明提出两种适用于八英寸或者十二英寸等大尺寸晶圆制造的沟槽型肖特基势垒芯片布局方案，以显著减小沟槽刻蚀、高温氧化及多晶淀积所致的晶圆整体型变，有利于芯片加工及良率提升。第一种方案以沟槽方向90°翻转布局为特征，第二种方案以沟槽方向360°旋转对称布局为特征。
传统的单一方向沟槽布局，使得晶圆曝光后，整体晶圆上只有一个方向的沟槽排列，将产生固定方向的应力增强效应，这种效应被芯片加工过程中的高温氧化及多晶淀积强化或者叠加；本发明提出的两种芯片内沟槽布局方案，使得沟槽应力在芯片内就得到一定程度的抵消，就整体晶圆而言，高温氧化及多晶淀积产生的应力也随沟槽方向的不同而发生一定程度的抵消，使得晶圆整体型变得以显著减小，最终型变可控制在亚毫米量级，十分有利于晶圆制造与良率提升。
附图说明
图1是本发明第一种沟槽基本单元平面图；
图2是本发明第二种沟槽基本单元平面图；
图3是本发明相互垂直的两个沟槽基本单元布局平面图；
图4是本发明第三种沟槽基本单元平面图；
图5是本发明相互垂直的、位于四个象限内的四个沟槽基沟槽基本单元布局平面图。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细说明。
实施例1：
一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，如图1、2和3所示，所述芯片上布局有两个相互垂直设置的沟槽基本单元1（其中图1所示为I型沟槽基本单元，图2为II型沟槽基本单元，I型和II相互垂直，其中II型是I型沟槽基本单元整体翻转90°，而且内部沟槽与平台数量及长度进行调整），两个沟槽基本单元1呈上下排列（也可以左右排列，所得结构本质上与上下排列的方案相同），所述沟槽基本单元1包括外围沟槽14、环形隔离平台15和由环形隔离平台15将其与所述外围沟槽隔离的有源区，所述有源区包括多列有源区沟槽11、将所述多列有源区沟槽连接并封闭的连接沟槽13和位于相邻的两列有源区沟槽11之间并由连接沟槽13封闭的有源区平台12，两个沟槽基本单元1的外围沟槽14连成一片。
其中，所述外围沟槽14的四角设有圆弧形拐角16，所述环形隔离平台的四角设有圆弧形拐角，所述有源区的四角设有圆弧形拐角。
其中，所述有源区平台12中位于最外侧的两个有源区平台12的长度短于其他有源区平台。
其中，所述芯片上的同一方向上的多个沟槽基本单元1的环形隔离平台15的长度相同、宽度相同。
实施例2：
一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，如图4和5所示，所述芯片上布局有四个相互垂直设置的沟槽基本单元1，四个沟槽基本单元1分处于四个象限内，相邻的两个象限内的沟槽基本单元1相互垂直，所述沟槽基本单元1包括外围沟槽14、环形隔离平台15和由环形隔离平台15将其与所述外围沟槽14隔离的有源区，所述有源区包括多列有源区沟槽11、将所述多列有源区沟槽11连接并封闭的连接沟槽13和位于相邻的两列有源区沟槽11之间并由连接沟槽13封闭的有源区平台12，四个沟槽基本单元1的外围沟槽14连成一片。
其中，所述外围沟槽14的四角设有圆弧形拐角16，所述环形隔离平台的四角设有圆弧形拐角，所述有源区的四角设有圆弧形拐角。
其中，所述有源区平台15中位于最外侧的两个有源区平台的长度短于其他有源区平台。
其中，所述芯片上的同一方向上的多个沟槽基本单元1的环形隔离平台15的长度相同、宽度相同。
与现有技术相比，本发明提出两种适用于八英寸或者十二英寸等大尺寸晶圆制造的沟槽型肖特基势垒芯片布局方案，以显著减小沟槽刻蚀、高温氧化及多晶淀积所致的晶圆整体型变，有利于芯片加工及良率提升。第一种方案以沟槽方向90°翻转布局为特征，第二种方案以沟槽方向360°旋转对称布局为特征。
传统的单一方向沟槽布局，使得晶圆曝光后，整体晶圆上只有一个方向的沟槽排列，将产生固定方向的应力增强效应，这种效应被芯片加工过程中的高温氧化及多晶淀积强化或者叠加；本发明提出的两种芯片内沟槽布局方案，使得沟槽应力在芯片内就得到一定程度的抵消，就整体晶圆而言，高温氧化及多晶淀积产生的应力也随沟槽方向的不同而发生一定程度的抵消，使得晶圆整体型变得以显著减小，最终型变可控制在亚毫米量级，十分有利于晶圆制造与良率提升。
与现有技术相比，本发明提出两种适用于八英寸或者十二英寸等大尺寸晶圆制造的沟槽型肖特基势垒芯片布局方案，以显著减小沟槽刻蚀、高温氧化及多晶淀积所致的晶圆整体型变，有利于芯片加工及良率提升。第一种方案以沟槽方向90°翻转布局为特征，第二种方案以沟槽方向360°旋转对称布局为特征。
传统的单一方向沟槽布局，使得晶圆曝光后，整体晶圆上只有一个方向的沟槽排列，将产生固定方向的应力增强效应，这种效应被芯片加工过程中的高温氧化及多晶淀积强化或者叠加；本发明提出的两种芯片内沟槽布局方案，使得沟槽应力在芯片内就得到一定程度的抵消，就整体晶圆而言，高温氧化及多晶淀积产生的应力也随沟槽方向的不同而发生一定程度的抵消，使得晶圆整体型变得以显著减小，最终型变可控制在亚毫米量级，十分有利于晶圆制造与良率提升。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明的范围内。本发明要求保护范围由所附的权利要求书及其等同物界定。

Claims (1)

1.一种用于大尺寸晶圆制造的沟槽型肖特基势垒芯片，其特征在于：所述芯片上布局有至少两个相互垂直设置的沟槽基本单元，所述沟槽基本单元包括外围沟槽、环形隔离平台和由环形隔离平台将其与所述外围沟槽隔离的有源区，所述有源区包括多列有源区沟槽、将所述多列有源区沟槽连接并封闭的连接沟槽和位于相邻的两列有源区沟槽之间并由连接沟槽封闭的有源区平台；
所述沟槽基本单元的数量为两个，两个沟槽基本单元呈上下或左右排列，两个沟槽基本单元的外围沟槽连成一片；或所述沟槽基本单元的数量为四个，四个沟槽基本单元分处于四个象限内，相邻的两个沟槽基本单元相互垂直，四个沟槽基本单元的外围沟槽连成一片；
所述外围沟槽的四角设有圆弧形拐角，所述环形隔离平台的四角设有圆弧形拐角，所述有源区的四角设有圆弧形拐角；所述有源区平台中位于最外侧的两个有源区平台的长度短于其他有源区平台；所述芯片上的同一方向上的多个沟槽基本单元的环形隔离平台的长度相同、宽度相同。
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Denomination of invention: A Grooved Schottky Barrier Chip for Large Size Wafer Manufacturing

Granted publication date: 20210427

Pledgee: China Co. truction Bank Corp Chizhou branch

Pledgor: ANHUI ANXIN ELECTRONIC TECHNOLOGY CO.,LTD.

Registration number: Y2024980003211