CN116884969B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，其中半导体器件包括：基板主体，所述基板主体从中央向外周依次包括元胞区、过渡区和终端区；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为触发区；所述元胞区中形成有MOS管，所述过渡区中形成有栅极电阻和栅极结构，所述栅极结构与所述MOS管的栅极相连接；所述触发区中形成有TVS管；第一互连金属，使TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间。本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
瞬态电压抑制器（TVS）被广泛应用于ESD保护领域，传统的TVS器件普遍采用二极管结构，存在箝位电压高，箝位系数大的缺点，难以有效保护电路。
现有技术中，提供一种SCR结构的TVS器件，能够有效地降低箝位系数，但是使用该结构的TVS器件存在触发电压高、易触发闩锁效应、ESD窗口难以优化等问题。
因此，如何在不影响器件其他性能的情况下降低箝位系数，是目前需要解决的问题。
发明内容
本发明的目的是提出一种半导体器件及其制造方法，能够降低器件箝位系数，提高器件的静电防护及电流泄放能力。
为了实现上述目的，本发明提供了一种半导体器件，包括：
基板主体，所述基板主体从中央向外周依次包括元胞区、过渡区和终端区；
所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为触发区；
所述元胞区中形成有MOS管，所述过渡区中形成有栅极电阻和栅极结构，所述栅极结构与所述MOS管的栅极相连接；所述触发区中形成有TVS管；
第一互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；
第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间。
可选方案中，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，且所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
所述分压内环、所述分压外环、所述栅极电阻、所述栅极结构、所述TVS管、所述MOS管的源极和栅极均形成在所述外延层中，所述衬底作为所述MOS管的漏极。
可选方案中，所述触发区包括：
形成在所述外延层中的重掺杂第一导电类型的第一掺杂区，形成在所述第一掺杂区上的第二导电类型的第二掺杂区，以构成所述TVS管。
可选方案中，所述过渡区包括：
形成在所述外延层中的第二导电类型的基区，所述栅极结构和所述栅极电阻位于所述基区，所述栅极结构和所述栅极电阻的材料均为多晶硅。
可选方案中，所述分压内环和所述分压外环均为环绕所述元胞区的环形多晶硅柱以及所述环形多晶硅柱外周的第一氧化层。
可选方案中，所述TVS管为单个二极管，所述MOS管为Trench MOS管。
可选方案中，所述半导体器件还包括第三互连金属，所述第三互连金属使所述TVS管的阴极与所述MOS管的漏极电连接。
另一方面，本发明还提供了一种半导体器件的制造方法，包括：
提供基板主体，所述基板主体从中央向外周依次定义为元胞区、过渡区和终端区；
在所述元胞区形成MOS管；在所述过渡区形成栅极电阻和栅极结构，且所述栅极结构和所述MOS管的栅极相连接；在所述终端区形成分压内环和分压外环，所述分压内环和分压外环之间的区域定义为触发区，在所述触发区形成TVS管；
形成第一互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；
形成第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间。
可选方案中，所述基板主体包括：第一导电类型的衬底和形成在所述衬底上的同质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；
形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环包括：
在所述过渡区的外延层上形成栅极电阻沟槽和栅极结构沟槽；在所述终端区的外延层上形成分压内环沟槽和分压外环沟槽；
在所述栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽的内壁形成第一氧化层，之后再形成多晶硅，以形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环。
可选方案中，形成所述TVS管和所述MOS管包括：
在所述元胞区的所述外延层上形成栅极沟槽，且所述栅极沟槽和所述栅极结构沟槽相连通；在所述栅极沟槽的内壁形成第一氧化层，之后在所述栅极沟槽中形成多晶硅，以形成所述MOS的栅极；
通过掺杂工艺，在所述触发区的外延层中形成重掺杂第一导电类型的第一掺杂区；
通过掺杂工艺，在整个所述外延层表面形成第二导电类型的基区；
通过掺杂工艺，在所述触发区形成第二导电类型的第二掺杂区，所述第二掺杂区的深度小于所述第一掺杂区的深度，所述第一掺杂区和所述第二掺杂区形成所述TVS管；
通过掺杂工艺，在所述元胞区的所述基区形成重掺杂第一导电类型的源区，所述源区的深度小于所述基区的深度，以形成所述MOS管的源极；所述衬底作为所述MOS管的漏极。
可选方案中，所述第二掺杂区在所述衬底方向上的投影包围所述第一掺杂区在所述衬底方向上的投影。
可选方案中，所述第二掺杂区的深度小于所述分压内环和所述分压外环的深度。
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了根据本发明一实施例的半导体器件各区分布图。
图2至图5b示出了根据本发明一实施例的半导体器件制造方法中不同步骤对应的结构示意图。
图6示出了根据本发明一实施例的半导体器件的立体图。
附图标记说明：
100-衬底；110-外延层；200-元胞区；204-过渡区；201-终端区；210-触发区；202-栅极电阻；203-栅极结构；20-第一氧化层；30-第二氧化层；60-多晶硅；111-基区；112-体区；113-源区；120-第一掺杂区；121-第二掺杂区； 90-接触孔金属；91-正面金属；92-背面金属。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该” 也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例
参照图1至图6，本实施例提供了一种半导体器件的制造方法，包括：
步骤S01：提供基板主体，所述基板主体从中央向外周依次定义为元胞区、过渡区和终端区；
步骤S02：在所述元胞区形成MOS管；在所述过渡区形成栅极电阻和栅极结构，且所述栅极结构和所述MOS管的栅极相连接；在所述终端区形成分压内环和分压外环，所述分压内环和分压外环之间的区域定义为触发区，在所述触发区形成TVS管；
步骤S03：形成第一互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；形成第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间。
具体地，参照图1和图2，提供基板主体，所述基板主体包括：第一导电类型的衬底100和形成在所述衬底100上的同质外延层110，所述衬底100的掺杂浓度大于所述外延层110的掺杂浓度。本实施中，第一导电类型为N型，下文中的第二导电类型为P型。衬底100为重掺杂的硅，外延层110为轻掺杂的硅。所述基板主体从中央向外周依次定义为元胞区200、过渡区204（虚线框中）和终端区201。
参照图2，在所述过渡区的外延层110上形成栅极电阻沟槽和栅极结构沟槽；在所述终端区的外延层上形成分压内环沟槽和分压外环沟槽；在所述元胞区的所述外延层上形成栅极沟槽，且所述栅极沟槽和所述栅极结构沟槽相连通。本实施例中，形成上述各沟槽的方法包括以下步骤：在所述外延层110上利用热氧化工艺或薄膜沉积工艺形成硬掩膜，硬掩膜的材质包括但不限于二氧化硅。利用蚀刻工艺，蚀刻硬掩膜及所述外延层110，形成栅极电阻沟槽、栅极结构沟槽、分压内环沟槽、分压外环沟槽以及MOS管的栅极沟槽。具体的，基于光刻版图图形化硬掩膜以定位沟槽所在位置，并经由图形化的硬掩膜蚀刻外延层110，得到上述各沟槽。在本实施方式中，经由图形化的硬掩膜干法蚀刻所述外延层110，之后利用蚀刻工艺去除硬掩膜。
本实施例中，形成上述各沟槽后，在各沟槽中形成牺牲氧化层，再去除所述牺牲氧化层，之后在上述各沟槽中形成第一氧化层20。本实施例牺牲氧化层的作用为修复外延层110由于刻蚀形成沟槽造成的表面损伤。牺牲氧化层为采用热氧化工艺形成的二氧化硅层。去除牺牲氧化层后利用热氧化工艺、薄膜沉积工艺在所述外延层110上形成第一氧化层20。接着，在上述各沟槽中形成多晶硅60。具体的，利用薄膜沉积工艺或其他方法，在上述各沟槽中形成多晶硅60，利用蚀刻工艺、平坦化工艺去除沟槽外的多晶硅。此时，分压内环沟槽和分压外环沟槽中的多晶硅和第一氧化层形成了分压内环和分压外环，栅极电阻沟槽中的多晶硅形成栅极电阻，栅极结构沟槽中的多晶硅形成了栅极结构，元胞区中栅极沟槽中的多晶硅形成MOS管的栅极，且MOS管的栅极和栅极结构相连接。
参照图3a和图3b，图3a为触发区210和终端区201的剖面，图3b为元胞区200的剖面。通过掺杂工艺，在所述触发区210的外延层110中形成重掺杂第一导电类型的第一掺杂区120；通过掺杂工艺，在整个所述外延层110表面形成第二导电类型的基区111；通过掺杂工艺，在所述触发区210形成第二导电类型的第二掺杂区121，所述第二掺杂区121的深度小于所述第一掺杂区120的深度，即第二掺杂区121在第一掺杂区120上方。第二掺杂区121深度小于等于触发区中沟槽的深度，所述第一掺杂区120和所述第二掺杂区121相接触形成所述TVS管。
掺杂工艺包括光刻、离子注入和扩散。本实施例中，形成基区111和形成第二掺杂区121的扩散工艺同步进行。本实施例中，所述第二掺杂区121在所述衬底100方向上的投影包围所述第一掺杂区120在所述衬底100方向上的投影。
参照图4a和4b，图4a为触发区210和终端区201的剖面，图4b为元胞区200的剖面。利用光刻、注入及退火工艺，在所述元胞区200的所述基区111形成重掺杂第一导电类型的源区113，所述源区113的深度小于所述基区111的深度。具体的，利用光刻版图确定源区113的位置，利用离子注入工艺，于所述基区111表面进行重掺杂，利用退火工艺，恢复晶体结构并激活杂质。源区113形成所述MOS管的源极；所述衬底100作为所述MOS管的漏极。
继续参照图4a和图4b，利用薄膜沉积工艺形成第二氧化层30，覆盖所述第一氧化层20和多晶硅60，形成第二氧化层30后，通过退火或平坦化工艺处理所述第二氧化层30，提高第二氧化层30表面平整度。利用光刻及刻蚀工艺，于外延层110或多晶硅内形成接触孔62。该接触孔用于后续填充金属，实现电连接。接触孔的位置根据电性连接的需要选择合适的位置。本领域技术人员根据电路功能知晓在何处形成接触孔。如在栅极电阻、第二掺杂区、源区、基区形成接触孔。利用注入工艺，通过上述接触孔62的窗口于接触孔62底部形成重掺杂的第二导电类型的体区112。第二掺杂区121的深度大于体区112的深度。
参照图5a和图5b，图5a为触发区210和终端区201的剖面，图5b为元胞区200的剖面。利用薄膜及刻蚀或平坦化工艺，于接触孔62内形成接触孔金属90。优选地，根据工艺及接触电阻等参数需求，接触孔金属可以为多层不同材质金属。利用光刻及刻蚀工艺，于第二氧化层30及接触孔金属90上形成正面金属91，利用减薄及薄膜工艺，减薄衬底100并于衬底100背面形成背面金属92。背面金属92以及与其连接的金属线使TVS管的阴极与MOS管的漏极电性连接。
参照图6，图6的右侧为电路图，左侧为结构图。两者相对应，电路图的红色线路与结构图的红色线路相对应，电路图的黑色线路与结构图的黑色线路相对应。结构图中，绿色区域为多晶硅60，多晶硅用于形成MOS的栅极、栅极电阻、栅极结构，以及分压内环和分压外环，其中红色线路途径的多晶硅为栅极结构。黄色区域为基区111，凸出于表面的红色区域为接触孔金属90，接触孔金属90与正面金属91相接触，使TVS管的阳极通过栅极结构与MOS管的栅极相连接；使栅极电阻并联于TVS管的阳极与MOS管的源极之间。
实施例
参照图1和图6，本实施例提供了一种半导体器件，包括；
基板主体，所述基板主体从中央向外周依次包括元胞区200、过渡区和终端区201；
所述终端区201包括分压内环和分压外环，所述分压内环和所述分压外环之间为触发区210；
所述元胞区200中形成有MOS管，所述过渡区204中形成有栅极电阻202和栅极结构203，所述栅极结构203与所述MOS管的栅极相连接；所述触发区210中形成有TVS管；
第一互连金属，使所述TVS管的阳极通过所述栅极结构203与所述MOS管的栅极相连接；
第二互连金属，使所述栅极电阻202并联于所述TVS管的阳极与所述MOS管的源极之间。
具体地，所述基板主体包括第一导电类型的衬底100和形成在所述衬底100上的同质外延层110，且所述衬底100的掺杂浓度大于所述外延层110的掺杂浓度。本实施中，第一导电类型为N型，下文中的第二导电类型为P型。衬底100为重掺杂的硅，外延层110为轻掺杂的硅。所述分压内环、所述分压外环、所述栅极电阻、所述栅极结构、所述TVS管、所述MOS管的源极和栅极均形成在所述外延层110中，所述衬底100作为所述MOS管的漏极。
本实施例中，所述TVS管为单个二极管，所述MOS管为垂直结构Trench MOS管。所述分压内环和所述分压外环均为环绕所述元胞区的设定高度的环形多晶硅柱，以及多晶硅柱外周隔离外延层的第一氧化层。优选实例中，多晶硅柱为封闭的环形，多晶硅柱和第一氧化层的作用为隔离和分压。在其他实施例中，根据耐压要求还可以在分压外环外再设置一圈分压环。
本实施例中，所述触发区包括：形成在所述外延层110中的重掺杂第一导电类型的第一掺杂区120，形成在所述第一掺杂区120上的第二导电类型的第二掺杂区121，以构成PN结，进而形成TVS管。
本实施例中，所述过渡区包括：形成在所述外延层110中的第二导电类型的基区111，所述栅极结构203和所述栅极电阻202位于所述基区111，其中栅极结构203和所述栅极电阻202的底面位于基区111下方的外延层中，基区111包裹栅极结构203和所述栅极电阻202的侧壁。所述栅极结构203和所述栅极电阻202的材料均为多晶硅。
本实施例中，半导体器件还包括第三互连金属，所述第三互连金属使所述TVS管的阴极与所述MOS管的漏极电连接。
本发明将TVS管的动态电阻转换为MOS管的跨导，MOS管具有负的温度系数，这两点使本发明与传统TVS器件相比具有更小的单位面积动态电阻，降低了器件箝位系数，提高了器件的静电防护及电流泄放能力。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，尤其结构实施例的部分可参考方法实施例的相关内容。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基板主体，所述基板主体从中央向外周依次包括元胞区、过渡区和终端区；所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，且所述衬底的掺杂浓度大于所述外延层的掺杂浓度；所述终端区包括分压内环和分压外环，所述分压内环和所述分压外环之间为触发区；
所述元胞区中形成有MOS管，所述过渡区中形成有栅极电阻和栅极结构，所述栅极结构与所述MOS管的栅极相连接；所述触发区中形成有TVS管；
所述触发区包括：形成在所述外延层中的重掺杂第一导电类型的第一掺杂区，形成在所述第一掺杂区上的第二导电类型的第二掺杂区，以构成所述TVS管；
第一互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；
第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；
第三互连金属，使所述TVS管的阴极与所述MOS管的漏极电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述分压内环、所述分压外环、所述栅极电阻、所述栅极结构、所述TVS管、所述MOS管的源极和栅极均形成在所述外延层中，所述衬底作为所述MOS管的漏极。
3.如权利要求2所述的半导体器件，其特征在于，所述过渡区包括：
形成在所述外延层中的第二导电类型的基区，所述栅极结构和所述栅极电阻位于所述基区，所述栅极结构和所述栅极电阻的材料均为多晶硅。
4.如权利要求3所述的半导体器件，其特征在于，所述分压内环和所述分压外环均为环绕所述元胞区的环形多晶硅柱以及所述环形多晶硅柱外周的第一氧化层。
5.如权利要求1所述的半导体器件，其特征在于，所述TVS管为单个二极管，所述MOS管为Trench MOS管。
6.一种半导体器件的制造方法，其特征在于，包括：
提供基板主体，所述基板主体包括第一导电类型的衬底和形成在所述衬底上的同质外延层，且所述衬底的掺杂浓度大于所述外延层的掺杂浓度；所述基板主体从中央向外周依次定义为元胞区、过渡区和终端区；
在所述元胞区形成MOS管；在所述过渡区形成栅极电阻和栅极结构，且所述栅极结构和所述MOS管的栅极相连接；在所述终端区形成分压内环和分压外环，所述分压内环和分压外环之间的区域定义为触发区，在所述触发区形成TVS管；所述触发区包括：形成在所述外延层中的重掺杂第一导电类型的第一掺杂区，形成在所述第一掺杂区上的第二导电类型的第二掺杂区，以构成所述TVS管；
形成第一互连金属，使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；
形成第二互连金属，使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；
形成第三互连金属，使所述TVS管的阴极与所述MOS管的漏极电连接。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环包括：
在所述过渡区的外延层上形成栅极电阻沟槽和栅极结构沟槽；在所述终端区的外延层上形成分压内环沟槽和分压外环沟槽；
在所述栅极电阻沟槽、栅极结构沟槽、分压内环沟槽和分压外环沟槽的内壁形成第一氧化层，之后再形成多晶硅，以形成所述栅极电阻、所述栅极结构、所述分压内环和所述分压外环。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，形成所述TVS管和所述MOS管包括：
在所述元胞区的所述外延层上形成栅极沟槽，且所述栅极沟槽和所述栅极结构沟槽相连通；在所述栅极沟槽的内壁形成第一氧化层，之后在所述栅极沟槽中形成多晶硅，以形成所述MOS的栅极；
通过掺杂工艺，在所述触发区的外延层中形成重掺杂第一导电类型的第一掺杂区；
通过掺杂工艺，在整个所述外延层表面形成第二导电类型的基区；
通过掺杂工艺，在所述触发区形成第二导电类型的第二掺杂区，所述第二掺杂区的深度小于所述第一掺杂区的深度，所述第一掺杂区和所述第二掺杂区形成所述TVS管；
通过掺杂工艺，在所述元胞区的所述基区形成重掺杂第一导电类型的源区，所述源区的深度小于所述基区的深度，以形成所述MOS管的源极；所述衬底作为所述MOS管的漏极。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述第二掺杂区在所述衬底方向上的投影包围所述第一掺杂区在所述衬底方向上的投影。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，所述第二掺杂区的深度小于所述分压内环和所述分压外环的深度。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037204A (zh) * | 2018-07-17 | 2018-12-18 | 深圳市诚朗科技有限公司 | 一种功率器件及其制作方法 |
| CN112234056A (zh) * | 2020-09-03 | 2021-01-15 | 深圳市汇德科技有限公司 | 一种半导体器件 |
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Family Cites Families (7)
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|---|---|---|---|---|
| US9748346B2 (en) * | 2014-11-25 | 2017-08-29 | Alpha And Omega Semiconductor Incorporated | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| US8896093B2 (en) * | 2012-12-19 | 2014-11-25 | Alpha And Omega Semiconductor Incorporated | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| US8969950B2 (en) * | 2008-12-23 | 2015-03-03 | Alpha & Omega Semiconductor, Inc. | Integrated MOSFET-Schottky diode device with reduced source and body Kelvin contact impedance and breakdown voltage |
| US8558276B2 (en) * | 2009-06-17 | 2013-10-15 | Alpha And Omega Semiconductor, Inc. | Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS) |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037204A (zh) * | 2018-07-17 | 2018-12-18 | 深圳市诚朗科技有限公司 | 一种功率器件及其制作方法 |
| CN112234056A (zh) * | 2020-09-03 | 2021-01-15 | 深圳市汇德科技有限公司 | 一种半导体器件 |
| CN212571005U (zh) * | 2020-09-16 | 2021-02-19 | 上海维安半导体有限公司 | 一种tvs器件 |
| CN112820776A (zh) * | 2021-02-04 | 2021-05-18 | 捷捷微电(无锡)科技有限公司 | 一种提高防静电能力的mosfet器件及制造方法 |
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